复位读取干扰缓解的制作方法

1.本技术案涉及复位读取干扰缓解。

背景技术：

2.本段落希望向读者介绍可能与下文描述及/或主张的本技术的各个方面相关的所属领域的各个方面。据信，此论述有助于向读者提供背景信息以有利于更好地理解本公开的各个方面。因此，应理解，应从这个角度阅读这些陈述且这些陈述并非是对现有技术的承认。
3.通常，计算系统包括处理电路系统，例如一或多个处理器或其它合适组件，以及存储器装置，例如芯片或集成电路。一或多个存储器装置可用于存储器模块，例如双列直插存储器模块(dimm)上，以存储处理电路系统可存取的数据。例如，基于到计算系统的用户输入，处理电路系统可请求存储器模块从其存储器装置中检索对应于用户输入的数据。在一些实例中，所检索的数据可包含固件，或者可由处理电路系统执行以执行操作的指令，且/或可包含将用作操作的输入的数据。此外，在某些情况下，从操作输出的数据可存储在存储器中，例如使得能够稍后从存储器中检索数据。
4.一些存储器装置包含可通过接通将存储器单元(例如，电容器)与字线或位线耦合的晶体管来存取的存储器单元。相反，阈值型存储器装置包含通过跨存储器单元提供电压来存取的存储器装置，其中基于存储器单元的阈值电压来存储数据值。例如，数据值可基于是否超过存储器单元的阈值电压，并且响应于跨存储器单元提供的电压，存储器单元传导电流。所存储的数据值可改变，例如通过施加足以改变存储器单元的阈值电压的电压。阈值型存储器单元的一个实例可为交叉点存储器单元。
5.对于阈值型存储器，阈值电压(vth)确定何时执行某些动作。然而，这个阈值可能会受到复位读取干扰(rdr)通过对相反极性进行软编程来破坏极化效应的可靠性问题的影响。具体来说，随着读取干扰的数目增加，可靠性问题可导致累积vth降级(例如，vth的降低)，直到存储器操作失败。这些可靠性问题对于存储器装置的某些方面(例如复位读取干扰(rdr))来说可能比对于其它方面(例如，写入操作)来说更大或更成问题。

技术实现要素：

6.在一个方面中，本技术案提供一种存储器装置，其包括：多个存储器单元，其经配置以存储数据；及控制电路系统，其包括重试电路系统，所述重试电路系统经配置以：接收具有目标地址的读取命令；确定所述目标地址中的所述数据将从先前读取操作中从感测放大器锁存器重新使用；和通过重新使用所述目标地址致使从所述先前读取操作中从所述感测放大器锁存器读取所述数据，其中重新使用所述目标地址包括绕过针对当前读取操作将所述数据从所述多个存储器单元重新读取到所述感测放大器锁存器中。
7.在另一方面中，本技术案进一步提供一种方法，其包括：接收对应于第一读取操作的第一读取命令；接收对应于在所述第一读取操作之后的第二读取操作的第二读取命令；
确定行、列和分区对应于所述第一读取操作和所述第二读取操作两者；和至少部分地基于所述行、列和分区用于所述第一读取操作和所述第二读取操作两者的所述确定，针对所述第二读取操作从感测放大器锁存器读取数据而不在所述第二读取操作期间将所述数据从存储器阵列加载到所述感测放大器锁存器。
8.在又一方面中，本技术案进一步提供一种存储器装置，其包括：多个存储器单元，其经配置以存储数据；多个感测放大器，其经配置以从所述多个存储器单元中的对应存储器单元读取；多个感测放大器锁存器，其经配置以锁存来自所述多个感测放大器中的对应感测放大器的输出；和控制电路系统，其包括重试电路系统，所述重试电路系统经配置以：接收具有目标地址的第一读取命令；响应于接收到所述第一读取命令，使用所述多个感测放大器中的感测放大器感测来自所述目标地址的数据；响应于感测到所述数据，将来自所述感测放大器的所述数据锁存到所述多个感测放大器锁存器中的感测放大器锁存器中；至少部分地基于锁存所述数据和所述第一读取命令，将所述数据从所述感测放大器锁存器驱动到数据总线上；接收具有所述目标地址的第二读取命令；和至少部分地基于在所述第一读取命令之后的所述第二读取命令，从来自所述感测放大器锁存器的所述数据中重新驱动所述数据，而不重新锁存来自所述感测放大器的所述数据。
附图说明
9.可在阅读下列具体实施方式之后且在参考附图之后更好地理解本公开的各种方面，在附图中：
10.图1是说明根据本公开的实施例的包含重试电路系统和存储器单元的存储器阵列的存储器装置的某些特征的简化框图；
11.图2是说明根据本公开的实施例的图1的存储器阵列的部分的图的侧视图；
12.图3是根据本公开的实施例的图1的存储器装置的分区中的同一地址的连续读取操作的时序图；
13.图4是根据本公开的实施例的图1的存储器装置的读取操作的简化框图；
14.图5是根据本公开的实施例的使用图3的时序图的针对不同读取次数的电压对比原始错误率的图；
15.图6是根据本公开的实施例的用于在图1的存储器装置中针对感测放大器读取重新使用地址的过程的流程图；
16.图7是根据本公开的实施例的使用图1的重试电路系统以在连续读取操作中使用感测放大器锁存器中的值的图1的存储器装置的读取操作的简化框图；以及
17.图8是根据本公开的实施例的图1的重试电路系统的至少一部分的电路图。
具体实施方式
18.下文将描述一或多个特定实施例。为了提供对这些实施例的简洁描述，本说明书中未描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如同任何工程管理或设计项目中，必须进行许多实施方案特定决策以实现开发者的特定目标，例如符合系统相关和业务相关约束，其可因实施方案而异。此外，应了解，此开发努力可为复杂且费时的，但将为获益于本公开的所属领域的一般技术人员的设计、制作和制造的例行任务。
19.存储器通常包含存储器单元阵列，其中每一存储器单元耦合在至少两条存取线之间。例如，存储器单元可耦合到存取线，例如位线和字线。每一存取线可耦合到大量存储器单元。为了选择存储器单元，一或多个驱动器可在存取线上提供选择信号(例如，电压和/或电流)以存取存储器单元的存储容量。通过向相应存取线施加电压和/或电流，可存取存储器单元，例如将数据写入存储器单元和/或从存储器单元读取数据。
20.在一些存储器中，阵列的存储器单元可被组织成存储器单元的层叠。存储器单元层叠可为安置在字线层与位线层之间的存储器单元的单个平面。所述阵列可为包含作为阵列的不同层的任意数目的存储器单元层叠(例如，0个层叠、1个层叠、2个层叠、4个层叠、任意数量的层叠)的层叠堆叠。
21.在层叠内，存储器单元的二维阵列可布置在平面中字线与位线的不同交点处。如先前针对阈值型存储器所述，阈值电压(vth)可能会受到复位读取干扰(rdr)通过对相反极性进行软编程来破坏极化效应的可靠性问题的影响。具体来说，随着读取干扰的数目增加，可靠性问题可导致累积的vth降级(例如，vth的降低)，直到存储器操作重复地失败。在一分区中的先前读取之后不久重新读取所述分区中的相同(或其它)地址可能会加剧vth降级。替代地，可将最小读取到读取(mr2r)持续时间指定为对分区(和/或地址)的读取之间的最小时间。同一分区的短mr2r持续时间可加剧vth降级，但是过长的mr2r持续时间可能会影响存储器装置的性能。为了向基于rdr的降级缓解提供增强的性能，如果数据已经在感测放大器锁存器中，那么可利用感测放大器锁存器的重新读取而不在同一物理单元位置上运行读取过程。读取过程可包含传播时钟、电流和/或电压，其消耗功率且/或可导致存储器装置的降级，除非使用感测放大器锁存器重新读取来避免。一些情形(例如，错误校正码错误、分界电压(vdm)的变化)可导致存储器装置通过替代地利用通过阵列的读取过程而放弃此类重新读取，因为感测放大器锁存器中的数据可能不再被认为与存储器单元中的数据匹配。
22.记住前面的介绍，图1是存储器装置100的一部分的框图。存储器装置100可为任何适当形式的存储器，例如非易失性存储器(例如，交叉点存储器)和/或易失性存储器。存储器装置100可包含一或多个存储器单元102、一或多个位线104(例如104-0、104-1、104-2、104-3)、一或多个字线106(例如106-0、106-1、106-2、106-3)、一或多个字线解码器108(例如字线解码电路系统)和一或多个位线解码器110(例如位线解码电路系统)。存储器单元102、位线104、字线106、字线解码器108和位线解码器110可形成存储器阵列112。
23.存储器单元102中的每一者可包含选择器和/或存储元件。当跨相应存储器单元的选择器的电压达到阈值时，可存取存储元件以从存储元件读取数据值和/或向存储元件写入数据值。在一些实施例中，存储器单元102中的每一者可不包含单独的选择器和存储元件，并且具有一配置，使得存储器单元仍然表现为具有选择器和存储元件(例如，可包含使用表现为类似于选择器材料和存储元件材料两者的材料)。为了便于讨论，可就位线104、字线106、字线解码器108和位线解码器110来讨论图1，但是这些指定是非限制性的。本公开的范围应理解为覆盖耦合到多个存取线并通过相应解码器存取的存储器单元102，其中存取线可用于将数据存储到存储器单元中并从存储器单元102读取数据。此外，存储器装置100可包括其它电路系统，例如经配置以在对应方向上偏置位线104或字线106的偏置电路系统。例如，位线104可用正偏置电路系统偏置，而字线106可用负偏置电路系统偏置。
24.位线解码器110可被组织成多个解码器组。例如，存储器装置100可包含第一位
线解码器组114(例如，多个位线解码器110)和/或第二位线解码器组116(例如，不同组的多个位线解码器110)。类似地，字线解码器108也可被布置成字线解码器108的组，例如第一字线解码器组118和/或第二字线解码器组120。当从存储器单元102中选择目标存储器单元102a时，解码器可彼此组合使用以驱动存储器单元102(例如，在字线106和/或位线104的任一侧成对和/或成对后再成对)。例如，位线解码器110-3可与位线解码器110'-3和/或与字线解码器108-0、108'-0结合操作以选择存储器单元102a。如本文可理解的，字线106和/或位线104的任一端上的解码器电路系统可为不同的。
25.位线104和/或字线106中的每一者可为安置在存储器阵列112中的金属迹线，并且由例如铜、铝、银、钨等金属形成。因此，位线104和字线106可具有每长度的均匀电阻和每长度的均匀寄生电容，使得所产生的寄生负载可每长度均匀增加。注意，存储器装置100的所描绘组件可包含未特别描绘的额外电路系统和/或可以任何合适的布置进行安置。例如，字线解码器108和/或位线解码器110的子集可安置在存储器阵列112的不同侧上和/或包含电路系统的任何平面的不同物理侧上。
26.存储器装置100还可包含控制电路122。控制电路122可通信地耦合到相应字线解码器108和/或位线解码器110以执行存储器操作，例如通过致使解码电路系统(例如，字线解码器108和/或位线解码器110的子集)产生用于选择存储器单元的目标的选择信号(例如，选择电压和/或选择电流)。在一些实施例中，可在位线104和/或字线106中的一或多者上分别向存储器单元102的目标提供正电压和负电压。在一些实施例中，解码器电路可向存取线提供偏置的电脉冲(例如，电压和/或电流)以存取存储器单元。电脉冲可为方形脉冲，或者在其它实施例中，可使用其它整形脉冲。在一些实施例中，提供给存取线的电压可为恒定电压。
27.激活解码器电路可使得能够向存储器单元102的目标传送电脉冲，使得控制电路122能够存取目标存储器单元的数据存储装置，例如从数据存储装置读取或写入数据存储装置。在存取存储器单元102的目标之后，可读取或写入存储在目标存储器单元的存储媒体内的数据。写入目标存储器单元可包含改变由目标存储器单元存储的数据值。如前所讨论，由存储器单元存储的数据值可基于存储器单元的阈值电压。在一些实施例中，存储器单元可被“设置”为具有第一阈值电压，或者可被“复位”为具有第二阈值电压。设置的存储器单元可具有比复位的存储器单元更低的阈值电压。通过设置或复位存储器单元，可由存储器单元存储不同的数据值。读取存储器单元102的目标可包含确定目标存储器单元是否由第一阈值电压和/或第二阈值电压表征。以这种方式，可分析阈值电压窗口以确定由存储器单元102的目标存储的值。阈值电压窗口可通过将具有相反极性偏置的编程脉冲施加到存储器单元102(例如，具体来说，写入到存储器单元的选择器装置(sd)材料)和使用具有给定(例如，已知)固定极性的信号读取存储器单元102(例如，具体来说，读取由存储器单元102的sd材料存储的电压)来创建。在一些实施例中，可从主机装置124接收选择输入126，例如主机处理器从存储器装置100读取数据/向存储器装置100写入数据，以致使控制电路122使用到相应字线解码器108和位线解码器110的相应选择信号存取特定存储器单元102。此外，控制电路122可包含重试电路系统128，重试电路系统128可用于凭借通过读取在先前读取操作中锁存到感测放大器锁存器中的数据而不在当前读取操作中从存储器单元102读取数据放弃读取操作的部分来降低阈值降级。
28.图2是说明根据本公开的实施例的存储器阵列130的一部分的图。在存储器阵列130内，存储器单元定位于正交线的交叉点处。存储器阵列130可为包含字线106(例如106-0、106-1、
…
、106-n)与位线104(例如104-0、104-1、
…
、104-m)的交叉点阵列。存储器单元102可定位于字线106与位线104的交叉点中的每一者处。存储器单元102可在双端架构中起作用(例如，其中特定字线106与位线104组合充当存储器单元102的电极)。
29.存储器单元102中的每一者可为电阻可变存储器单元，例如电阻随机存取存储器(rram)单元、导电桥接随机存取存储器(cbram)单元、相变存储器(pcm)单元和/或自旋转移力矩磁随机存取存储器(stt-ram)单元以及其它类型的存储器单元。存储器单元102中的每一者可包含存储器元件(例如，存储器材料)和选择器元件(例如，选择器装置(sd)材料)和/或在功能上取代单独的存储器元件层和选择器元件层的材料层。选择器元件(例如，sd材料)可安置在字线触点(例如，字线106中的相应一者与存储器材料之间的层接口)与和形成存储器单元的字线或位线相关联的位线触点(例如，位线104中的相应一者与选择器元件之间的层接口)之间。当对存储器单元执行读或写操作时，电信号可在字线触点与位线触点之间传输。
30.选择器元件可为二极管、非欧姆装置(nod)、或硫族化物开关装置等，或类似于下伏单元结构那样形成。在一些实例中，选择器元件可包含选择器材料、第一电极材料和第二电极材料。存储器单元102的存储器元件可包含存储器单元102的存储器部分(例如，可编程到不同状态的部分)。例如，在电阻可变存储器单元102中，存储器元件可包含具有可响应于所施加的编程电压和/或电流脉冲而编程到对应于特定状态的特定电平的电阻的存储器单元的部分。在一些实施例中，存储器单元102可表征为阈值型存储器单元，其基于超过与选择器元件和/或存储器元件相关联的阈值的电压和/或电流而被选择(例如，激活)。实施例不限于特定电阻可变材料或与存储器单元102的存储器元件相关联的材料。例如，电阻可变材料可为由各种掺杂或未掺杂的基于硫族化物的材料形成的硫族化物。可用于形成存储器元件的电阻可变材料的其它实例包含二元金属氧化物材料、庞磁电阻材料和/或各种基于聚合物的电阻可变材料等。
31.在操作中，可通过经由选定的字线106和位线104跨存储器单元102施加电压(例如，写入电压)来对存储器单元102进行编程。可执行感测(例如，读取)操作以通过感测电流来确定一或多个存储器单元102的状态。例如，可响应于施加到形成相应存储器单元102的所选位线104/字线106的特定电压在对应于相应存储器单元102的一或多个位线104/一或多个字线106上感测电流。
32.如说明，存储器阵列130可布置在沿任何方向(例如，x轴、y轴、z轴)延伸的交叉点存储器阵列架构(例如，三维(3d)交叉点存储器阵列架构)中。多层叠交叉点存储器阵列130可包含安置在字线106与位线104的交替(例如，交错)层叠之间的数个连续存储器单元(例如，102b、102c、102d)。层叠的数目可扩大，或可减少，并且不应限于所描绘的体积或布置。存储器单元102中的每一者可形成在字线106与位线104之间(例如，两个存取线之间)，使得存储器单元102中的相应一者可与其相应的位线104与字线106对直接电耦合(例如，串联电耦合)和/或由相应的位线104与字线106对的相应金属部分制成的电极(例如，触点)形成。例如，存储器阵列130可包含可个别寻址(例如，可随机存取)的存储器单元102的三维矩阵，存储器单元102可以与单个存储元件和/或多个存储元件一样小的粒度被存取以进行数据
操作(例如，感测和写入)。在一些情况下，存储器阵列130可包含比图2的实例中所展示的更多或更少的位线104、字线106和/或存储器单元102。每一层叠可包含在同一平面中对准的一或多个存储器单元102。
33.如前所述，复位读取干扰(rdr)可使相应阈值降级。具体来说，对应于复位的第二阈值电压可特别容易受到由于rdr引起的阈值电压降级的影响。如前所述，此降级可至少部分地归因于rdr对极化效应的破坏。此外，降级量可与被破坏的极化效应的量值成比例。此外，当在组上发生读取干扰时，对应于组的第一阈值电压可较不易受此类降级影响或甚至对此类降级免疫，但可从阈值电压降级缓解中获得一些益处。在rdr中，存储器装置100可具有用于存储器阵列130的最小读取到读取容许量(例如，80ns或150ns)，所述最小读取到读取容许量可限制在单元重复失效之前的rdr计数的数目(例如，130k或1m)。如前所述，此阈值降级可依赖于mr2r持续时间和/或在读取干扰中存取分区(和/或分区内的地址)的频率。
34.图3是存储器装置100中使用的命令序列的时序图140。时序图140展示命令142和命令144。例如，命令142和命令144可为读取命令。命令142、144中的每一者可指定分区和地址(包含一或多个行和/或列)。例如，命令142和命令144可指定相同分区内的相同地址。mr2r持续时间146可指定在读取分区中的第一地址与第二地址(例如，第一地址或另一地址)之间的最小所需时间延迟。如前所讨论，相对较短的mr2r持续时间146可加剧基于rdr的vth降级而没有缓解。
35.图4是读取过程150的框图。存储器装置100的用户接口152接收时钟154和读取命令156。用户接口152可包含在控制电路122中，其中时钟154和/或读取命令156从主机装置124接收。读取命令156可包含任何读取命令，例如命令地址循环(cac)位(例如，8位)。在接收到读取命令156之后，用户接口152将信号发送到一或多个阵列解码器158，例如字线解码器108和位线解码器110。信号指定到阵列解码器158的地址和数据，以实现读取存储器阵列130的目标存储器单元。
36.除了到一或多个阵列解码器158的信号之外，用户接口152向与读取命令156的目标相对应的分区控制器160发送信号。分区控制器160控制读取命令156中指定的特定分区的一系列事件，并基于读出的极性控制正电压和/或负电压的断言。具体来说，分区控制器160控制用于将电压和/或电流传播到存储器阵列130以进行读取操作的电源和镜162。分区控制器160还控制启用感测放大器164从存储器阵列130的存储器单元感测电参数并放大逻辑电平，使得可正确地解释存储器单元中的数据。分区控制器160控制时序并使用感测启用信号166在感测放大器164中实现感测。当来自感测放大器164的数据准备好被锁存时，分区控制器160还使用锁存启用信号170使感测放大器锁存器168能够锁存来自感测放大器164的值。
37.加载电路系统171用于使用启用数据驱动信号174将感测放大器锁存器168中的锁存值加载到数据总线172，启用数据驱动信号174被定时以在对存储器单元的感测已完成并被锁存到感测放大器锁存器168中之后加载数据。然后，可将数据总线172上的数据传送回主机装置124。
38.使用读取过程150而不缓解由于rdr引起的vth降级可导致存储器装置100以与预期的方式不同的方式运作。图5是将可能的分界电压182(包含应力电压电平183)与不同rdr计数的原始错误率184(例如，在应用错误校正码之前)进行比较的图180，每一rdr计数对应
于线186、188、190、192、196和198。例如，每一线可对应于不同数目的快速连续读取。例如，线186可对应于130k次读取，线188可对应于40k次读取，线190可对应于10k次读取，线192可对应于1k次读取，线194可对应于100次读取，线196可对应于2次读取。通常，rdr的增加与应力电压电平183与某个分界电压电平198之间的较高错误率相关。除了所展示的vth降级之外，更短的mr2r持续时间可导致更高的错误率，特别是对于更高的分界电压182来说。
39.在一些实施例中，即使当存储器装置100和/或分区处于空闲模式中时，感测放大器锁存器168也可保持数据。因此，如下文所讨论，在至少一些场景中，从先前读取操作滞留在感测放大器锁存器168中的数据可从感测放大器锁存器168重新传输到数据总线172，而无需使用如图4的读取过程150中部署的读取操作使阵列解码器158、分区控制器160和/或电源和镜162重新参与其中。
40.图6是用于通过在读取之间重新使用存储在感测放大器锁存器中的数据来缓解由于rdr引起的vdm阈值降级的过程220的流程图。如所说明，过程220包含接收读取命令(框222)。例如，读取命令可为在控制电路122(例如，用户接口152)处接收的图4的读取命令156。然后，控制电路122中的重试电路系统128确定先前使用的地址是否将在地址的重新使用中与直接锁存器读取一起重新使用(框224)。例如，当先前读取使用相同的地址(例如，行和列)和分区时，先前地址可与锁存器读取一起重新使用。在一些实施例中，重试电路系统128可将用于确定是否在没有到感测放大器锁存器168中的新锁存的情况下从感测放大器锁存器168读取的其它考量考虑在内。例如，如果重新读取是基于错误校正码(ecc)故障(例如，读取重试)，那么新的cac位可指示将通过重新使用地址而不从存储器阵列130读取数据在不从感测放大器锁存器168读取的情况下重新运行图4的读取过程。类似地，vdm变化也可调用读取过程的新运行。当地址被重新使用时，重试电路系统128致使锁存在感测放大器锁存器168中的数据被重新使用而不重新运行读取过程(框226)。通过重新使用地址而不进行读取过程，存储器阵列130可与阵列解码器158、电源和镜162及其多路复用器、分区控制器160和感测放大器164一起被停用，同时延长读取到读取持续时间。另外，通过重新使用地址而不致使存储器单元迅速达到电压电平，存储器装置100可在存储器装置100的部件失效之前增加所述部件的寿命。除了延长对存储器阵列130的rdr之间的持续时间以缓解vth降级之外，还减少了在读取操作中使用的读取功耗。如果将不重新使用地址，那么重试电路系统128发送存储器装置100将继续进行如图4的读取过程150中所描述的读取过程的指示(框228)。例如，重试电路系统128可向分区控制器160和/或阵列解码器158发送信号，以继续图4中讨论的读取过程150。
41.图7是与图4的读取过程150相同的读取操作250的简化框图，区别仅在于读取操作250利用用户接口152与阵列解码器158和分区控制器160之间的重试电路系统252(例如，重试电路系统128)。如前所述，当将在不使用在读取过程150中使用的整个读取操作的情况下重新使用地址时，重试电路系统252抑制来自阵列解码器158和分区控制器160的信号，以使阵列解码器158和分区控制器160能够保持至少部分不活动。对于下游装置，例如电源和镜162、存储器阵列130和感测放大器164，也出现此不活动状态。此外，当地址将被重新使用时，重试电路系统252向用户接口152发送重试信号254以从感测放大器锁存器168发送启用数据驱动信号174，即使在阵列解码器158、分区控制器160、电源和镜162、存储器阵列130和感测放大器164处于非活动状态/跳过读取操作时也如此。当地址将不被重新使用(即，新数
据将被锁存到感测放大器锁存器168中)时，重试电路系统252致使读取操作的其余部分如关于图4的读取过程150所描述那样继续。
42.图8是可包含在重试电路系统128和/或重试电路系统252中的重试电路系统300的示意图。重试电路系统300可在控制电路122中针对存储器装置100的不同分区复制。例如，每一分区可具有专用重试电路系统300。因此，重试电路系统300用于确定是否针对一分区重新使用地址，而重试电路系统300的其它例子可用于其它分区。重试电路系统300包含命令检查电路系统302、行检查电路系统304、列检查电路系统306、vdm检查电路系统308、重试锁存器系统310和中间启用信号314，它们在多路复用器312处接收以控制是否将使用输出启用信号316(或存储器阵列130的其它激活)来起始读取过程或是否将重新使用读取地址。命令检查电路系统302可检查传入命令322是否对应于其中地址可被重新使用和/或从上次操作以来未改变的操作(例如，读取操作)。命令检查电路系统302还接收延迟时钟324。延迟时钟324被延迟以给出时间来在一或多个命令触发器326中执行命令的检查而不覆写。命令触发器326的数目(例如，2个)可等于命令322中的位数。命令检查电路系统302可包含xnor 328(或其它比较器)，其在xnor328的第一输入处接收作为当前命令322的命令触发器326的输入。xnor 328可具有从命令触发器326的输出327作为先前命令322接收的第二输入。xnor 328输出命令322是否随着延迟时钟324的每一时钟周期改变的指示330。换句话说，在所说明的实施例中，指示330指示命令是否已经改变。或者，命令322可为基于从主机装置124接收到的命令的旗标，其指示接收到的命令是否与其中可重新使用地址的操作(例如，读取)有关。
43.行检查电路系统304可用于检查在读取操作中是否再次使用行地址332。行检查电路系统304包含一或多个行触发器334。行触发器334的数目可等于行地址332中的位数(例如，13)，其中每一行触发器334耦合到行地址332的相应位。每一行触发器334输出指示先前行地址中的相同位的输出336。每一输出336与行地址332的相同位一起耦合到xnor 338(或其它比较器)。如果行地址332在先前读取操作与当前的读取操作之间没有改变，那么当其相应输入携带相同的值时，xnor 338中的每一者以逻辑高输出没有改变的指示340。否则，指示340是逻辑低，从而防止在不经由感测放大器164重新锁存来自存储器阵列130的数据的情况下从感测放大器锁存器168读取。
44.列检查电路系统306可用于检查在读取操作中是否再次使用列地址341。列检查电路系统306包含一或多个列触发器342。列触发器342的数目可等于列地址341中的位数(例如，13)，其中每一列触发器342耦合到列地址341的相应位。每一列触发器342输出指示在先前列地址中的相同位的输出344。每一输出344与列地址341的相同位一起耦合到xnor 346(或其它比较器)。如果列地址341在先前读取操作与当前的读取操作之间没有改变，那么当其相应输入携带相同的值时，xnor 346中的每一者以逻辑高输出没有改变的指示348。否则，指示348是逻辑低，从而防止在不经由感测放大器164重新锁存来自存储器阵列130的数据的情况下从感测放大器锁存器168读取。
45.vdm检查电路系统308可用于检查在读取操作中是否再次使用vdm 350。vdm 350可用于指定用于读取操作的vdm。vdm检查电路系统308包含一或多个vdm触发器352。vdm触发器352的数目可等于vdm 350中的位数(例如，2)，其中vdm触发器352中的每一者耦合到vdm 350的相应位。每一vdm触发器352输出指示先前vdm设置中的相同位的输出354。每一输出
354与vdm 350的相同位一起耦合到xnor 356(或其它比较器)。如果vdm 350没有改变，那么当其相应输入携带相同的值时，xnor356中的每一者以逻辑高输出没有改变的指示358。否则，指示358是逻辑低，从而防止在不经由感测放大器164重新锁存来自存储器阵列130的数据的情况下从感测放大器锁存器168读取。
46.重试锁存器310可用于确保不将地址的重新使用用于特定操作。重试旗标318可用于指示将不发生可与非延迟时钟320一起锁存到重试锁存器310中的地址重新使用。例如，重试旗标318可经设置以当读取操作是归因于ecc故障时防止重新使用。启用信号314可用于起始阵列解码器158、分区控制器160、电源和镜162、存储器阵列130和/或感测放大器164中的内部元件。
47.使用重试电路系统300，当对分区的读取是相同的列和行并且没有通过阻止启用信号316的断言来停用重试时，存储器装置100可放弃初始化阵列解码器158、分区控制器160、电源和镜162、存储器阵列130和/或感测放大器164中的内部元件。在这些情况下，存储器装置100可直接从感测放大器锁存器168读取而不经由感测放大器164重新锁存来自存储器阵列130的数据。否则，重试电路系统300可使用启用信号316来初始化阵列解码器158、分区控制器160、电源和镜162、存储器阵列130和/或感测放大器164中的内部元件，从而致使从感测放大器164锁存数据然而将所述数据加载到数据总线172上。
48.虽然本公开可具有各种修改及替代形式，但是特定实施例已在附图中以实例方式展示且已在本文中进行详细描述。然而，应理解，本公开并非意在限于所公开的特定形式。而是，本公开意在涵盖落入如由所附权利要求书界定的本公开的精神及范围内的所有修改、等效物及替代物。
49.本文中所提出及主张的技术被引用且应用于可论证地改进本技术领域的实际性质的实质对象及具体实例且因而并非抽象的、无形的或纯理论的。此外，如果附在本说明书末尾的任何权利要求含有指示为“用于执行[功能]
…
的构件”或“用于执行[功能]
…
的步骤”的一或多个元素，那么此类元素应根据35u.s.c.112(f)进行解释。然而，对于含有以任何其它方式指示的元素的任何权利要求，希望不依据35u.s.c.112(f)来解译此类元素。

技术特征：

1.一种存储器装置，其包括：多个存储器单元，其经配置以存储数据；及控制电路系统，其包括重试电路系统，所述重试电路系统经配置以：接收具有目标地址的读取命令；确定所述目标地址中的所述数据将从先前读取操作中从感测放大器锁存器重新使用；和通过重新使用所述目标地址致使从所述先前读取操作中从所述感测放大器锁存器读取所述数据，其中重新使用所述目标地址包括绕过针对当前读取操作将所述数据从所述多个存储器单元重新读取到所述感测放大器锁存器中。2.根据权利要求1所述的存储器装置，其中所述目标地址包括行地址和列地址。3.根据权利要求2所述的存储器装置，其中所述重试电路系统包括行检查电路系统，所述行检查电路系统经配置以检查用于所述当前读取操作的所述行地址是否与用于所述先前读取操作的所述行地址匹配，并且所述目标地址的所述重新使用是至少部分地基于用于所述当前读取操作的所述行地址与用于所述先前读取操作的所述行地址匹配。4.根据权利要求3所述的存储器装置，其中所述行检查电路系统包括：触发器，其经配置以接收用于所述当前读取操作的所述行地址并输出用于所述先前读取操作的所述行地址；和比较器，其经配置以接收用于所述当前读取操作的所述行地址和用于所述先前读取操作的所述行地址，并确定用于所述当前读取操作的所述行地址与用于所述先前读取操作的所述行地址是否匹配。5.根据权利要求4所述的存储器装置，其中所述比较器包括xnor门。6.根据权利要求2所述的存储器装置，其中所述重试电路系统包括列检查电路系统，所述列检查电路系统经配置以检查用于所述当前读取操作的所述列地址是否与用于所述先前读取操作的所述列地址匹配，并且所述目标地址的所述重新使用是至少部分地基于用于所述当前读取操作的所述列地址与用于所述先前读取操作的所述列地址匹配。7.根据权利要求6所述的存储器装置，其中列检查电路系统包括：触发器，其经配置以接收用于所述当前读取操作的所述列地址并输出用于所述先前读取操作的所述列地址；和比较器，其经配置以接收用于所述当前读取操作的所述列地址和用于所述先前读取操作的所述列地址，并确定用于所述当前读取操作的所述列地址与用于所述先前读取操作的所述列地址是否匹配。8.根据权利要求1所述的存储器装置，其中所述重试电路系统包括分界电压检查电路系统，所述分界电压检查电路系统经配置以确定在所述先前读取操作与所述当前读取操作之间分界电压是否已经改变，并且所述目标地址的所述重新使用是至少基于在所述先前读取操作与所述当前读取操作之间所述分界电压没有改变。9.根据权利要求8所述的存储器装置，其中所述分界电压检查电路系统包括：触发器，其经配置以接收用于所述当前读取操作的所述分界电压的指示并输出用于所述先前读取操作的所述分界电压的指示；和比较器，其经配置以接收用于所述当前读取操作的所述分界电压的所述指示和用于所
述先前读取操作的所述分界电压的所述指示，并确定在所述先前读取操作与所述当前读取操作之间所述分界电压没有变化。10.根据权利要求1所述的存储器装置，其中所述重试电路系统包括重试触发器，所述重试触发器经配置以锁存重试信号，所述重试信号指示是否将使用绕过针对所述当前读取操作将所述数据从所述多个存储器单元重新读取到所述感测放大器锁存器中。11.根据权利要求10所述的存储器装置，其中所述重试信号经配置以指示所述先前读取操作已归因于错误校正码错误而失败。12.根据权利要求1所述的存储器装置，其中所述重试电路系统经配置以：接收具有第二目标地址的后续读取操作的后续读取命令；确定所述第二目标地址与所述目标地址不匹配；激活用于所述多个存储器单元的电源；和使用所述电源将来自所述第二目标地址的数据锁存到对应感测放大器锁存器作为后续读取操作的部分。13.根据权利要求1所述的存储器装置，其中所述多个存储器单元被组织成多个分区，其中所述控制电路系统包括用于所述多个分区中的每一分区的所述重试电路系统的例子。14.一种方法，其包括：接收对应于第一读取操作的第一读取命令；接收对应于在所述第一读取操作之后的第二读取操作的第二读取命令；确定行、列和分区对应于所述第一读取操作和所述第二读取操作两者；和至少部分地基于所述行、列和分区用于所述第一读取操作和所述第二读取操作两者的所述确定，针对所述第二读取操作从感测放大器锁存器读取数据而不在所述第二读取操作期间将所述数据从存储器阵列加载到所述感测放大器锁存器。15.根据权利要求14所述的方法，其中针对所述第二读取操作从所述感测放大器锁存器读取数据而不在所述第二读取操作期间将所述数据从所述存储器阵列加载到所述感测放大器锁存器包括在所述第二读取操作期间维持所述存储器阵列的非活动状态。16.根据权利要求15所述的方法，其中维持所述存储器阵列的所述非活动状态包括在所述第二读取操作期间维持所述存储器阵列的阵列解码器的非活动状态，以及维持所述存储器阵列的电源的非活动状态。17.根据权利要求15所述的方法，其中维持所述存储器阵列的所述非活动状态包括在所述第二读取操作期间维持分区控制器的非活动状态，并且其中所述分区控制器经配置以控制所述分区的读取操作的时序。18.一种存储器装置，其包括：多个存储器单元，其经配置以存储数据；多个感测放大器，其经配置以从所述多个存储器单元中的对应存储器单元读取；多个感测放大器锁存器，其经配置以锁存来自所述多个感测放大器中的对应感测放大器的输出；和控制电路系统，其包括重试电路系统，所述重试电路系统经配置以：接收具有目标地址的第一读取命令；响应于接收到所述第一读取命令，使用所述多个感测放大器中的感测放大器感测来自
所述目标地址的数据；响应于感测到所述数据，将来自所述感测放大器的所述数据锁存到所述多个感测放大器锁存器中的感测放大器锁存器中；至少部分地基于锁存所述数据和所述第一读取命令，将所述数据从所述感测放大器锁存器驱动到数据总线上；接收具有所述目标地址的第二读取命令；和至少部分地基于在所述第一读取命令之后的所述第二读取命令，从来自所述感测放大器锁存器的所述数据中重新驱动所述数据，而不重新锁存来自所述感测放大器的所述数据。19.根据权利要求18所述的存储器装置，其中从来自所述感测放大器锁存器的所述数据重新驱动所述数据而不重新锁存来自所述感测放大器的所述数据包括从所述感测放大器锁存器重新驱动所述数据而不重新感测来自所述目标地址的所述数据。20.根据权利要求19所述的存储器装置，其中所述重试电路系统经配置以：接收在所述第二读取命令之后的第三读取命令，其中所述第三读取命令具有与所述目标地址不同的目标地址；响应于接收到所述第三读取命令，使用所述多个感测放大器中的另一感测放大器从所述不同目标地址感测额外数据；响应于感测到所述额外数据，将来自所述另一感测放大器的所述额外数据锁存到所述多个感测放大器锁存器中的另一感测放大器锁存器中；和至少部分地基于锁存所述额外数据和所述第三读取命令，将所述额外数据从所述另一感测放大器锁存器驱动到所述数据总线上。21.根据权利要求18所述的存储器装置，其中所述多个存储器单元被布置成多个分区，且所述第一读取命令、所述第二读取命令和所述重试电路系统对应于所述多个分区中的一分区。22.根据权利要求21所述的存储器装置，其中所述控制电路系统经配置以：接收在所述第二读取命令之后的第三读取命令，其中所述第三读取命令具有用于所述多个分区中的不同分区的所述目标地址；响应于接收到所述第三读取命令，使用所述多个感测放大器中的另一感测放大器从所述不同分区的所述目标地址感测额外数据；响应于感测到所述额外数据，将来自所述另一感测放大器的所述额外数据锁存到所述多个感测放大器锁存器中的另一感测放大器锁存器中；和至少部分地基于锁存所述额外数据和所述第三读取命令，将所述额外数据从所述另一感测放大器锁存器驱动到所述数据总线上。23.根据权利要求18所述的存储器装置，其中所述重试电路系统经配置以：接收在所述第二读取命令之后的第三读取命令，其中所述第三读取命令具有所述目标地址；响应于接收到所述第三读取命令，使用所述感测放大器从所述目标地址感测额外数据；响应于感测到所述额外数据，将来自所述感测放大器的所述数据锁存到所述感测放大
器锁存器中；和至少部分地基于锁存所述额外数据和所述第三读取命令，将所述额外数据从所述感测放大器锁存器驱动到所述数据总线上。24.根据权利要求23所述的存储器装置，其中所述第三读取命令对应于以基于错误校正码ecc的故障为基础的所述目标地址的重新读取。25.根据权利要求23所述的存储器装置，其中用于所述存储器装置的分界电压在所述第二读取命令与所述第三读取命令之间已经改变。

技术总结

本申请案涉及复位读取干扰缓解。方法和系统包含具有经配置以存储数据的多个存储器单元的存储器装置。所述存储器装置还包含控制电路系统，所述控制电路系统包含重试电路系统。所述重试电路系统经配置以接收具有目标地址的读取命令。所述重试电路系统还经配置以确定存储在所述存储器单元中的所述数据的所述目标地址将从先前读取操作中重新使用。另外，所述重试电路系统经配置以致使通过重新使用所述目标地址从所述先前读取操作中从所述感测放大器锁存器读取所述数据。具体来说，重新使用所述目标地址包含绕过针对当前读取操作将所述数据从所述存储器单元重新读取到所述感测放大器锁存器中。测放大器锁存器中。测放大器锁存器中。