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层叠型半导体晶片的制作方法

层叠型半导体晶片
1.本技术是申请号为201680079361.7的发明专利申请的分案申请，原申请的申请日为2016年12月22日，发明名称为“堆叠型半导体装置及其制造方法”。
技术领域
2.本发明涉及半导体装置。特别涉及将多个半导体堆叠而成的堆叠型半导体装置及其制造方法。

背景技术：

3.dram(dynamic random access memory：动态随机存取存储器)的大容量化发展显著。特别是近年来提出将多个存储芯片堆叠而成的堆叠型dram，使大容量化进一步发展。
4.然而，在dram的电路结构部分产生了缺陷的情况下，为了对该缺陷进行救济而在存储芯片内设置规定的救济电路(替代电路)。例如，在存储芯片的字线(行)发现缺陷的情况下，使用另外的代替字线取代缺陷字线。此外，例如，在存储芯片的位线(列)发现缺陷的情况下，使用另外的代替位线取代缺陷位线。这些作为代替而使用的字线等为救济电路的一个示例。基于在这种存储芯片中设置救济电路的、针对缺陷的应对方法在堆叠型dram中也同样被采用。
5.图8、图9为示意性地对在以往的堆叠型dram50中针对缺陷的字线、位线的应对方法进行说明的说明图。另外，在本文中，堆叠型dram指的是将存储芯片等多个半导体芯片堆叠而成的堆叠芯片或者作为具有该堆叠芯片的dram的电子设备。
6.在图8中示出了多个半导体芯片堆叠而形成以往的堆叠型dram50(半导体芯片)的状况。如该图所示，以往的堆叠型dram50将多个存储芯片cc0、cc1、cc2、cc3以及一枚接口芯片i/f重叠而构成。在该图中，为了便于说明，对存储芯片cc为四张的情况进行了说明，但也可以为其它张数。存储芯片cc为具有配置在矩阵上的存储单元和对存储单元的字线、位线等进行控制的电路的半导体芯片。四张存储芯片cc0、cc1、cc2、cc3为在功能上相同的半导体芯片。此外，接口芯片i/f为具有逻辑电路的半导体芯片，所述逻辑芯片在外部的电路与存储芯片cc之间进行各种信号的控制。另外，在本文中，有时将半导体芯片简单称为“芯片”。如图8所示，构成堆叠型dram50的存储芯片(例如cc0)具有电路区块bk0～bk15和周边电路组52(如图中阴影所示)，所述电路区块bk0～bk15配置有存储单元，所述周边电路组52与电路区块bk0～bk15中的字线、位线进行信号的收发。
7.图9为一枚存储芯片cc0的示意俯视图。在该图中，在检测出电路区块bk0中的字线wl为缺陷的情况下，如该图所示，改为使用作为救济电路的字线rwl。以此方式，将字线wl替代为字线rwl的处理通过改变周边电路组52中的地址的分配等来实现。此外，在图9中示出了在检测出电路区块bk9中的位线ys为缺陷的情况下，改为使用作为救济电路的位线rys的状况。与字线的情况相同，将位线ys替代为位线rys的处理也在周边电路组52中执行。
8.在以往的堆叠型dram50中，以此方式在各存储芯片cc0～cc3中设置救济电路，并发现缺陷的情况下，改为使用对应的救济电路。以此方式，即使在堆叠型dram中也能够实现
提高产品的制造的成品率。
9.现有技术文献
10.例如，在下述专利文献1中公开了具有组装了至少一个反熔丝的开关矩阵的半导体管芯。根据该结构，能够选择性地对半导体管芯上的信号路径进行路径指定，能够再次构成芯片的引脚分配。
11.此外，在下述专利文献2中公开了在使用了贯穿电极的堆叠型的半导体装置中对缺陷的某信号路径进行救济的结构。即，在各半导体芯片中设置多个第一贯穿电极和一个第二贯穿电极。在用于控制的半导体芯片中具有对多个第一贯穿电极和一个第二贯穿电极进行切换连接的单元，从而能够切换缺陷的贯穿电极。
12.此外，在下述专利文献3中公开了一种在使用w2w法制造堆叠型的半导体装置的情况下提高产品成品率的方法。在此公开的方法中，首先，将m张晶片堆叠并对其进行切割，形成第一堆叠芯片。接下来，将n张晶片堆叠并对其进行切割，形成第二堆叠芯片。根据缺陷芯片数量对第一堆叠芯片、第二堆叠芯片进行分类，在分类后对第一堆叠芯片和第二堆叠芯片进行组合。通过这种方法，能够降低组合后的芯片的缺陷率。
13.现有技术文献
14.专利文献
15.专利文献1：日本特表2004-535661号公报；
16.专利文献2：日本特开2013-004601号公报；
17.专利文献3：日本特表2013-077767号公报。
18.发明要解决的课题
19.以此方式，在以往的堆叠型dram50中，如果是字线单位、位线单位则能够使用救济电路去除缺陷，但是在以电路区块bk单位产生缺陷的情况下，救济是困难的。除了电路区块之外，其它以存储库单位、mat电路单位产生缺陷的情况也是如此。在此，mat电路是指将配置有存储单元并配置有字线以及位线的电路区块、和在对于该电路区块的字线的驱动电路、位线的两端配置的传感电路等组合而成的电路的总称。具体而言，是将图8等中的电路区块bk和其周围的周边电路组52组合而成的电路的总称。
20.这种情况的结果为，可认为在将多个存储芯片cc0～cc4等堆叠而成的堆叠型dram50中，相对于构成的存储芯片的数量的增加，缺陷品率以指数函数的方式上升。特别是实施所谓的wow(wafer on wafer：晶片堆叠)堆叠的情况下，在存在电流缺陷芯片的情况下也将其包含进行堆叠，所以能够设想所制造的堆叠芯片的成品率大幅降低的事态。

技术实现要素：

21.本技术发明是鉴于上述课题而完成的，其目的在于，提供能够谋求制造成品率的提高的堆叠型半导体装置，此外提供该堆叠型半导体装置的制造方法。
22.用于解决课题的方案
23.(1)为了解决上述课题，本发明是由多个半导体芯片、备用半导体芯片、控制芯片堆叠而成的堆叠型半导体装置，所述备用半导体芯片用于作为所述半导体芯片的备品来使用，所述控制芯片对所述多个半导体芯片的工作状态和所述备用半导体芯片的工作状态进行控制，所述半导体芯片和所述备用半导体芯片包含非接触通信部和工作开关，所述半导
体芯片和所述备用半导体芯片能够通过所述非接触通信部与其它所述半导体芯片进行非接触式通信，所述控制芯片通过切换所述半导体芯片的所述工作开关来对所述半导体芯片的工作状态进行控制，通过切换所述备用半导体芯片的所述工作开关来对所述备用半导体芯片的工作状态进行控制。
24.(2)此外，在本发明的(1)所述的堆叠型半导体装置中，所述控制芯片在所述多个半导体芯片中发现了缺陷芯片的情况下，切换所述缺陷芯片上的所述工作开关而将所述缺陷芯片置于非工作状态，切换所述备用半导体芯片上的所述工作开关而将所述备用半导体芯片置于工作状态。
25.(3)此外，在本发明的(2)所述的堆叠型半导体装置中，所述控制芯片包含存储部和控制部，所述存储部对表示哪个半导体芯片为缺陷芯片的信息进行存储，所述控制部基于所述存储部存储的所述信息，切换所述缺陷芯片上的所述工作开关，切换所述备用半导体芯片上的所述工作开关。
26.(4)为了解决上述课题，本发明由多个半导体芯片、备用半导体芯片、控制芯片堆叠而成的堆叠型半导体装置，所述备用半导体芯片用于作为所述半导体芯片的备品来使用，所述控制芯片对所述多个半导体芯片的电路区块的工作状态和所述备用半导体芯片的电路区块的工作状态进行控制，所述半导体芯片和所述备用半导体芯片包含非接触通信部、多个所述电路区块、以及工作开关，所述工作开关设置于多个所述电路区块中的每一个所述电路区块，用于切换各个所述电路区块的工作状态，所述半导体芯片和所述备用半导体芯片能够通过所述非接触通信部与其它所述半导体芯片进行非接触式通信，所述控制芯片通过切换所述半导体芯片的所述工作开关来对所述半导体芯片的各个所述电路区块的工作状态进行控制，通过切换所述备用半导体芯片的所述工作开关来对所述备用半导体芯片的各个所述电路区块的工作状态进行控制。
27.(5)此外，在本发明的(4)所述的堆叠型半导体装置中，所述控制芯片在所述多个电路区块中发现了缺陷区块的情况下，切换设置在所述缺陷区块的所述工作开关而将所述缺陷区块置于非工作状态，切换在所述备用半导体芯片上的与所述缺陷区块对应的所述电路区块设置的所述工作开关，将设置有该切换了的所述工作开关的所述电路区块置于工作状态来代替所述缺陷区块。
28.(6)此外，在本发明的(5)所述的堆叠型半导体装置中，所述控制芯片包含存储部和控制部，所述存储部对表示哪个电路区块为缺陷区块的信息进行存储，所述控制部基于所述存储部存储的所述信息，切换所述缺陷区块上的所述工作开关，切换在所述备用半导体芯片上的与所述缺陷区块对应的所述电路区块设置的工作开关。
29.(7)为了解决上述课题，本发明为由多个半导体芯片、备用半导体芯片、控制芯片堆叠而成的堆叠型半导体装置，所述备用半导体芯片用于作为所述半导体芯片的备品来使用，所述控制芯片对针对所述多个半导体芯片的控制线的访问状态和针对所述备用半导体芯片的控制线的访问状态进行控制，所述半导体芯片和所述备用半导体芯片具有非接触通信部，能够通过所述非接触通信部与其它所述半导体芯片进行非接触式通信，所述控制芯片能够基于来自外部的控制信号将针对所述半导体芯片的所述控制线的访问以及针对所述备用半导体芯片的所述控制线的访问切换。
30.(8)此外，在本发明的(7)所述的堆叠型半导体装置中，所述控制芯片在多个所述
控制线中的任一条控制线中检查到缺陷的情况下，将针对检查到所述缺陷的控制线的访问切换为针对所述备用半导体芯片的所述控制线的访问。
31.(9)此外，在本发明的(7)所述的堆叠型半导体装置中，所述控制芯片能够在从所述多个半导体芯片中发现了缺陷芯片的情况下，将针对所述缺陷芯片的所述控制线的访问切换为针对所述备用半导体芯片的所述控制线的访问，或者，能够在从所述多个半导体芯片中发现了缺陷区块的情况下，将针对所述缺陷区块的所述控制线的访问切换为针对所述备用半导体芯片的所述控制线的访问，或者，能够在所述半导体芯片上发现了位线缺陷或字线缺陷的情况下，将针对发现了位线缺陷或字线缺陷的所述半导体芯片的所述控制线的访问切换为针对所述备用半导体芯片的所述控制线的访问。
32.(10)此外，在本发明的(8)所述的堆叠型半导体装置中，所述控制芯片包含存储部、判断部、控制部，所述存储部对表示哪条控制线为缺陷的信息进行存储，所述判断部基于所述存储部存储的所述信息对是否产生了针对所述作为缺陷的控制线的访问进行判断，所述控制部在所述判断部判断为产生了针对作为缺陷的控制线的访问的情况下，将针对所述作为缺陷的控制线的访问切换为针对所述备用半导体芯片的所述控制线的访问。
33.(11)此外，在本发明的(9)所述的堆叠型半导体装置中，所述控制芯片包含存储部、判断部、控制部，所述存储部对表示哪个半导体芯片为缺陷，或者哪个电路区块为缺陷区块，或者哪条位线为位线缺陷，或者哪条字线为字线缺陷的信息进行存储，所述判断部基于所述存储部存储的所述信息对是否产生了针对发现了所述任一个缺陷的所述半导体芯片的所述控制线的访问进行判断，所述控制部在所述判断部判断为产生了针对发现了所述任一个缺陷的所述半导体芯片的所述控制线的访问的情况下，将针对发现了所述任一个缺陷的所述半导体芯片的控制线的访问切换为针对所述备用半导体芯片的所述控制线的访问。
34.(12)此外，在本发明的(1)～(11)中的任一项所述的堆叠型半导体装置中，所述半导体芯片为能够对信息进行存储的半导体存储芯片，所述控制芯片为用于将所述半导体存储芯片与外部的电路连接的中介层芯片。
35.(13)此外，本发明为一种堆叠型半导体装置的制造方法，其为制造如3所述的堆叠型半导体装置的方法，包含：晶片检验步骤，对多个包含所述半导体芯片的半导体晶片以及包含所述备用半导体芯片的半导体晶片进行检验，检测出存在缺陷的半导体芯片所相关的信息；第一堆叠步骤，对进行了所述检验的多个包含所述半导体芯片的半导体晶片以及包含所述备用半导体芯片的半导体晶片进行堆叠；切割步骤，对所述堆叠的半导体晶片组进行切割，形成由所述半导体芯片以及所述备用半导体芯片堆叠而成的堆叠半导体芯片；第二堆叠步骤，对所述堆叠半导体芯片和所述控制芯片进行堆叠，存储步骤，在所述控制芯片的所述存储部中存储所述存在缺陷的半导体芯片所相关的信息。
36.(14)此外，本发明一种堆叠型半导体装置的制造方法，其为制造(3)所述的堆叠型半导体装置的方法，包含：晶片检验步骤，对多个包含所述半导体芯片的半导体晶片以及包含所述备用半导体芯片的半导体晶片进行检验，并检测出存在缺陷的半导体芯片所相关的信息；第三堆叠步骤，对进行了所述检验的多个包含所述半导体芯片的半导体晶片、包含所述备用半导体芯片的半导体晶片以及包含所述控制芯片的半导体晶片进行堆叠；存储步骤，在所述控制芯片的所述存储部中存储所述存在缺陷的半导体芯片所相关的信息；切割
步骤，对所述堆叠的半导体晶片组进行切割，形成由所述半导体芯片、所述备用半导体芯片以及控制芯片堆叠而成的堆叠半导体芯片。
37.(15)此外，本发明一种堆叠型半导体装置的制造方法，其为制造(6)所述的堆叠型半导体装置的方法，包含：晶片上区块检验步骤，对多个包含所述半导体芯片的半导体晶片以及包含所述备用半导体芯片的半导体晶片进行检验，检测出所述半导体晶片包含的半导体芯片内的存在缺陷的电路区块所相关的信息；第一堆叠步骤，对包含所述半导体芯片的多个半导体晶片以及包含所述备用半导体芯片的半导体晶片进行堆叠，所述半导体芯片和所述备用半导体芯片具有进行了所述检验的电路区块；切割步骤，对所述堆叠的半导体晶片组进行切割，形成由所述半导体芯片以及所述备用半导体芯片堆叠而成的堆叠半导体芯片；第二堆叠步骤，对所述堆叠半导体芯片和所述控制芯片进行堆叠；存储步骤，在所述控制芯片的所述存储部中存储所述存在缺陷的电路区块所相关的信息。
38.(16)此外，本发明为一种堆叠型半导体装置的制造方法，其为制造(6)所述的堆叠型半导体装置的方法，包含：晶片上区块检验步骤，对多个包含所述半导体芯片的半导体晶片以及包含所述备用半导体芯片的半导体晶片进行检验，检测出所述半导体晶片包含的半导体芯片内的存在缺陷的电路区块所相关的信息；第三堆叠步骤，对包含所述半导体芯片的多个半导体晶片、包含所述备用半导体芯片的半导体晶片以及包含所述控制芯片的半导体晶片进行堆叠，所述半导体芯片和所述备用半导体芯片具有进行了所述检验的电路区块；存储步骤，在所述控制芯片的所述存储部中存储所述存在缺陷的电路区块所相关的信息；切割步骤，对所述堆叠的半导体晶片组进行切割，形成由所述半导体芯片、所述备用半导体芯片以及控制芯片堆叠而成的堆叠半导体芯片。
39.(17)此外，本发明为一种堆叠型半导体装置的制造方法，其为制造(10)或(11)所述的堆叠型半导体装置的方法，包含：第一堆叠步骤，对所述多个包含所述半导体芯片的半导体晶片以及包含所述备用半导体芯片的半导体晶片进行堆叠；晶片上控制线检验步骤，对所述堆叠的半导体晶片组进行检验，检测出所述半导体晶片包含的半导体芯片内的作为缺陷的控制线所相关的信息；切割步骤，对所述堆叠的半导体晶片组进行切割，形成由所述半导体芯片以及所述备用半导体芯片堆叠而成的堆叠半导体芯片；第二堆叠步骤，对所述堆叠半导体芯片和所述控制芯片进行堆叠；存储步骤，在所述控制芯片的所述存储部中存储所述作为缺陷的控制线所相关的信息。
40.(18)此外，本发明为一种堆叠型半导体装置的制造方法，其为制造(10)或(11)所述的堆叠型半导体装置的方法，包含：第三堆叠步骤，对所述多个包含所述半导体芯片的半导体晶片、包含所述备用半导体芯片的半导体晶片以及包含所述控制芯片的半导体晶片进行堆叠；晶片上控制线检验步骤，对所述堆叠的半导体晶片组进行检验，检测出所述半导体晶片包含的半导体芯片内的作为缺陷的控制线所相关的信息；存储步骤，在所述控制芯片的所述存储部中存储所述作为缺陷的控制线所相关的信息；切割步骤，对所述堆叠的半导体晶片组进行切割，形成由所述半导体芯片、所述备用半导体芯片以及所述控制芯片堆叠而成的堆叠半导体芯片。
41.(19)此外，本发明一种堆叠型半导体装置的制造方法，其为制造(10)或(11)所述的堆叠型半导体装置的方法，包含：控制线检验步骤，对由所述半导体芯片以及所述备用半导体芯片堆叠而成的堆叠半导体芯片进行检验，检测出所述半导体芯片内的作为缺陷的控
制线所相关的信息；存储步骤，在所述控制芯片的所述存储部中存储所述作为缺陷的控制线所相关的信息。
42.(20)此外，在本发明的(13)或(14)所述的堆叠型半导体装置的制造方法中，所述半导体芯片为能够对信息进行存储的半导体存储芯片，所述控制芯片为用于将所述半导体存储芯片、与外部的电路连接的中介层芯片。
43.发明效果
44.以此方式，根据本发明，由于通过具有备用半导体芯片能够避免缺陷，所以能够提供能够改善制造成品率的堆叠型半导体装置及其制造方法。
附图说明
45.图1为实施方式1所涉及的堆叠型dram8的芯片结构图。
46.图2为表示实施方式1所涉及的堆叠型dram8的芯片间的连接结构的说明图。
47.图3为实施方式2所涉及的堆叠型dram18的芯片结构图。
48.图4为实施方式3所涉及的堆叠型dram28的芯片结构图。
49.图5为表示实施方式3所涉及的堆叠型dram28的芯片间的连接结构的说明图。
50.图6为表示堆叠型dram8、18、28的制造流程的一部分的流程图。
51.图7为表示堆叠型dram8、18、28的制造流程的一部分的流程图。
52.图8为表示多个半导体芯片堆叠而构成以往的堆叠型dram50的状况的示意图。
53.图9为图8中的一枚存储芯片cc0的俯视图。
具体实施方式
54.以下，基于附图对本发明的优选实施方式所涉及的堆叠型dram(半导体存储装置)详细地进行说明。另外，以下所说明的实施的方式是作为本发明的实现单元的一个示例，可根据应用本发明的装置的结构、各种条件进行适当修正或改变，本发明并不限于以下的实施的方式。
55.第1.实施方式1
56.结构
57.图1为示意性地表示本实施方式的堆叠型dram8的半导体芯片的结构的芯片结构图。
58.如该图所示，在堆叠型dram8中，多个存储芯片cc0、cc1、cc2、cc3通过例如融熔接合(fusion bonding)而堆叠地接合。接合也可以利用使用了粘合剂的方法、也可以利用表面活化常温接合等其它方法。此外，如该图所示，与多个存储芯片cc0～cc3(以下将cc0～cc3简称为cc)堆叠而在一个表面接合有中介层(interposer)芯片i/p，在另一个表面侧接合有作为上述存储芯片cc的备品来使用的备用存储芯片rc0。
59.存储芯片、备用存储芯片
60.存储芯片cc为与以往的存储芯片同样地具有电路区块bk0～bk15和周边电路组9的半导体芯片，所述电路区块bk0～bk15配置有存储单元，所述周边电路组9与电路区块bk中的字线、位线进行信号的收发。备用存储芯片rc0也是具有与存储芯片cc相同结构的半导体芯片，是用于作为正式的存储芯片cc的备品来使用的半导体芯片。
61.此外，在本实施的方式的存储芯片cc以及备用存储芯片rc中，在作为电源的vdd(正电源)线分别设置有钳位mosfet10a、10b、10c、10d、10e。此外，从外部向各钳位mosfet10a～10e分别施加控制信号(栅极信号)pvddt_cc0、pvddt_cc1、pvddt_cc2、pvddt_cc3、pvddt_rc0。因此，当通过这些控制信号使钳位mosfet10进行接通动作时，能够向存储芯片cc以及备用存储芯片rc供电。换言之，如果将控制信号(栅极信号)设为接通时，其钳位mosfet10进行接通动作。
62.另一方面，当通过这些控制信号使钳位mosfet10进行断开动作时，能够切断向存储芯片cc以及备用存储芯片rc的供电。也就是说，如果将控制信号(栅极信号)设为断开，其钳位mosfet10进行断开动作。本实施方式的特征在于，根据这种结构，能够通过这些来自外部的控制信号来控制对于存储芯片cc以及备用存储芯片rc的供电，从而对存储芯片cc以及备用存储芯片rc的工作/非工作进行控制。
63.中介层芯片i/p
64.中介层芯片i/p为用于将存储芯片cc以及备用存储芯片rc0与外部的cpu等其它设备连接的半导体芯片。此外，中介层芯片i/p具有对存储芯片cc以及备用存储芯片rc0进行控制的逻辑电路，也具有上述的接口i/f的功能。
65.此外，本实施方式中的中介层芯片i/p向上述存储芯片cc以及备用存储芯片rc0的供电。即，电源vdd从中介层芯片i/p上通过所谓的tsv(through-silicon via：硅通孔)向存储芯片cc以及备用存储芯片rc0供电(参照图1)。同样地，对于存储芯片cc以及备用存储芯片rc0的vss(接地)也从中介层芯片i/p上通过tsv来进行(参照图1)。此外，在各存储芯片cc以及备用存储芯片rc0中，vdd线与钳位mosfet10暂时连接。即，通过该钳位mosfet10向各存储芯片cc以及备用存储芯片rc0供电。
66.此外，中介层芯片i/p也对各钳位mosfet10输出控制信号。该控制信号通过使用所谓的被称为tci(thru chip interface：贯穿芯片接口)的非接触式通信技术而在各芯片之间传输。在本实施方式中，作为tci采用了通过使用了在各半导体芯片上设置的线圈的磁场耦合来传输信号的技术，但也可以使用其它技术。该线圈以及对该线圈进行驱动的放大电路、对线圈信号进行接收的电路为实现tci并执行非接触式通信的单元。
67.在本实施方式中，电源线(vdd线(正电源)、vss线(接地))使用tsv而提供给各半导体芯片，但数据信号、地址信号、其它的控制信号等使用tci技术而在半导体芯片之间进行非接触式通信。例如，中介层芯片i/p输出的上述控制信号pvddt_cc0、pvddt_cc1、pvddt_cc2、pvddt_cc3、pvddt_rc0是使用tci技术而从中介层芯片i/p提供给存储芯片cc以及备用存储芯片rc0的。
68.堆叠型dram8的动作
69.图2示出了中介层芯片i/p的功能块与存储芯片cc以及备用存储芯片rc的信号连接的状况。如该图所示，对于堆叠型dram8的电源线vdd(正电源)首先提供给中介层芯片i/p，从中介层芯片i/p通过tsv提供给各存储芯片cc以及备用存储芯片rc0。在各存储芯片cc以及备用存储芯片rc0中，通过钳位mosfet10向各自的内部电路供电。
70.如图2所示，中介层芯片i/p具有与作为电源的vdd连接的电源电路12、以及第一芯片判断电路14、第一熔丝电路16。电源电路12对中介层芯片i/p使用的电进行调节。第一芯片判断电路14对来自电源电路12的供电进行监视，在存在供电的情况下(即，在电源接通
时)，能够基于在第一熔丝电路16存储的内容，对存储芯片cc以及备用存储芯片rc0输出上述控制信号pvddt_cc0等。在此，第一熔丝电路16为存储部，为对缺陷芯片进行预先存储的单元。在存储芯片cc0～cc3中的任一个为缺陷的情况下，第一熔丝电路16对该缺陷的存储芯片cc进行预先存储。
71.例如，优选将晶片试验的结果等预先存储在该第一熔丝电路16。在该晶片试验等中，在存储芯片cc0为缺陷的情况下，其信息被存储在第一熔丝电路16。第一熔丝电路由多个熔丝构成，能够通过从外部施加高电压等来切断规定的熔丝。根据该熔丝的切断状况，第一熔丝电路16能够对哪个存储芯片cc为缺陷的情况进行存储。如上所述，第一芯片判断电路14通过在电源接通时参照第一熔丝电路16，能够知晓哪个存储芯片cc为缺陷。并且，第一芯片判断电路14将针对缺陷的存储芯片cc(例如cc0)的控制信号(例如pcddt_cc0)调节为规定的电位，使钳位mosfet10a进行断开动作。
72.其结果为，存储芯片cc0未被供电而成为非工作状态。进而，第一芯片判断电路14将控制信号pvddt_rc0调节为规定的电位，以便将备用存储芯片rc0置于工作状态来代替处于非工作状态的存储芯片cc0。其结果为，备用存储芯片rc0被供电而成为工作状态。
73.这种处理的结果为，由于能够将备用存储芯片rc0作为存储芯片使用来代替存在缺陷的存储芯片cc(例如cc0)，所以能够降低堆叠型dram8成为缺陷品的可能性，能够提高堆叠型dram8的制造成品率。
74.另外，本实施方式中的存储芯片cc的缺陷指的是例如电流缺陷、大规模的区块的缺陷等，但并不限于此而对应各种缺陷。此外，如果在存储芯片cc中未检查出缺陷，则将备用存储芯片rc0设为非工作状态，(正式的)存储芯片cc均置为工作状态。
75.实施方式1：总结
76.本实施方式1所涉及的堆叠型dram8中的特征在于，关于存储芯片cc，设置有成为其备品的备用存储芯片rc0。由此，在任一枚存储芯片cc为缺陷品的情况下均能够使用备用存储芯片来代替该缺陷存储芯片cc。以此方式，根据本实施方式1，能够降低堆叠型dram的缺陷率，从而能够谋求堆叠型dram的制造中的成品率的提高。特别是在wow(wafer on wafer：晶片堆叠)堆叠时，由于即使存在电流缺陷芯片，也能够对堆叠型芯片整体进行救济，所以能够抑制堆叠型dram的制造时的成品率的降低。
77.另外，在本实施方式1中，以堆叠型dram8为例进行了说明，但是只要是将多个半导体芯片堆叠的堆叠芯片或包含堆叠芯片的堆叠型半导体装置，则能够应用于任意的堆叠型半导体装置。即，本实施方式中的堆叠型dram8相当于堆叠型半导体装置的一个优选示例。也就是说，在堆叠型半导体装置中包含如堆叠型dram8那样的堆叠芯片以及包含该堆叠芯片的半导体装置。
78.此外，存储芯片cc相当于半导体芯片的一个优选示例，备用存储芯片rc0相当于备用半导体芯片的一个优选示例。而且，钳位mosfet10相当于工作开关的一个优选示例，中介层芯片i/p相当于控制芯片的一个优选示例。此外，在各芯片上用于进行非接触式通信的上述线圈以及对线圈进行驱动的放大电路、对线圈信号进行接收的电路相当于非接触通信部的一个优选示例。此外，在本文中，堆叠芯片相当于堆叠半导体芯片的一个优选示例。
79.第2.实施方式2
80.在上述实施方式1中，作为检查缺陷的单位采用堆叠地接合的存储芯片(cc0～
cc3)。在本实施方式2中，作为检查缺陷的单位采用通道。即，在各存储芯片cc上配置有多个通道的情况下，以每个通道为单位对缺陷进行检查，将判断为缺陷的通道置为非工作状态的示例为本实施方式2。以下，基于附图，对本实施方式2详细地进行说明。
81.结构
82.图3为示意性地表示与实施方式1的图1相同的、实施方式2所涉及的堆叠型dram18的结构的芯片结构图。与实施方式1同样地，本实施方式2所涉及的堆叠型dram18由多个存储芯片cc0、cc1、cc2、cc3堆叠地接合而成。此外，与实施方式1同样地与多个存储芯片cc堆叠地在一个表面接合中介层芯片i/p，在另一个表面侧接合有用于作为上述存储芯片cc的备品来使用的备用存储芯片rc0。
83.存储芯片cc、备用存储芯片rc0
84.与实施方式1不同，本实施方式2所涉及的存储芯片cc具有多个通道，并整体构成为通道结构型的堆叠芯片(堆叠型dram28)。如图3所示，各存储芯片cc具有四个通道ch0、ch1、ch2、ch3。此外，如图3所示，本实施方式2所涉及的备用存储芯片rc0也与存储芯片cc同样具有四个通道。在这种通道结构型的堆叠芯片的结构中以各通道为单位设置有地址、指令电路。
85.此外，本实施方式2中的存储芯片cc以及备用存储芯片rc以各通道为单位对电源干路进行分离，并分别设置有钳位mosfet20a、20b、20c、20d、20e、20f、20g、20h、20i、20j、20k、20l、20m、20n。此外，对各钳位mosfet20a～20n分别施加有控制信号(栅极信号)。例如，对存储芯片cc0的四个通道施加四种控制信号pvddt_cc0_ch0、pvddt_cc0_ch1、pvddt_cc0_ch2、pvddt_cc0_ch3。其它存储芯片cc1～cc3也同样地四个通道各具有钳位mosfet20，并分别被施加控制信号pvddt_ccx_chy。在此，ccx的x为表示芯片的号码的0～3，chy的y为表示通道号码的0～3。
86.在本实施方式2中，在存储芯片cc中检查到局部的缺陷、通道内的电源短路等缺陷的情况下，以通道为单位代替为备用存储芯片rc0。以此方式，本实施方式2的特征在于，相对于实施方式1中救济的单位为存储芯片单位，本实施方式2中救济的单位为更小的通道单位。由于像这样救济的单位变小，所以与实施方式1相比能够期待改善堆叠芯片的制造的成品率。
87.中介层芯片i/p
88.本实施方式2所涉及的中介层芯片i/p为与实施方式1同样地用于将存储芯片cc以及备用存储芯片rc0与外部的cpu等其它设备连接的半导体芯片。此外，同样也具有接口i/f的功能。本实施的方式2中的中介层芯片i/p向上述存储芯片cc以及备用存储芯片rc0的各通道的钳位mosfet20提供控制信号(栅极信号)，从而对各存储芯片cc上的每个通道的工作/非工作进行控制。
89.另外，该控制信号使用与实施方式1相同的tci(thru chip interface：贯穿芯片接口)技术进行传输。因此，在由存储芯片cc以及备用存储芯片rc0以及中介层芯片i/p构成的各半导体芯片上设置有在tci中使用的线圈，通过磁场耦合传输控制信号。此外，数据信号、地址信号、其它的控制信号等也使用tci技术来进行通信。例如，中介层芯片i/p输出的上述控制信号pvddt_cc0_ch0等使用tci技术从中介层芯片i/p提供给存储芯片cc以及备用存储芯片rc0。
90.堆叠型dram18的动作
91.本实施方式2中的堆叠型dram18的动作与实施方式1中的堆叠型dram8基本相同。中介层芯片i/p的功能区块与存储芯片cc以及备用存储芯片rc的信号连接的状况也与实施方式1的图2相同。
92.本实施方式2的堆叠型dram28的动作与上述实施方式1中的堆叠型dram8的不同点为对工作/非工作进行控制的单位不同，其基本的动作相同。即，例如在晶片试验的结果为存储芯片cc0上的通道ch0为缺陷的情况下，将该信息存储在图2的第一熔丝电路16中。并且，第一芯片判断电路14对来自电源电路12的供电进行监视，在存在供电的情况下(即，电源接通时)，能够基于在第一熔丝电路16中存储的内容，对存储芯片cc以及备用存储芯片rc0上的通道的钳位mosfet20输出上述控制信号pvddt_cc0_ch0等。第一熔丝电路16在存储芯片cc上的通道中任一个为缺陷的情况下，对该缺陷的通道进行预先存储。
93.如上所述，第一芯片判断电路14通过在电源接通时参照第一熔丝电路16，能够知晓哪个通道为缺陷。并且，第一芯片判断电路14将针对作为缺陷的通道(例如存储芯片cc0的通道0)的控制信号(例如pcddt_cc0_ch0)调节为规定的电位(例如断开)，从而使钳位mosfet20e进行断开动作。其结果为，存储芯片cc0的通道ch0不被供电而成为非工作状态。此外，第一芯片判断电路14将控制信号pvddt_rc0_ch0调节为规定的电位，以便将备用存储芯片rc0上的通道ch0置于工作状态来代替处于非工作状态的存储芯片cc0的通道ch0。其结果为，备用存储芯片rc0上的通道ch0被供电而成为工作状态。
94.多个通道的救济
95.此外，第一芯片判断电路14即使在多个存储芯片cc的多个通道检查到缺陷的情况下，也存在能够对这些通道进行救济的情况。在本实施方式2的示例中，由于备用存储芯片rc0(以及存储芯片cc)具有四个通道，所以即使在任一枚存储芯片cc的四个通道中检查到缺陷的情况下，也能够对这些通道进行救济。
96.例如，在检查到存储芯片cc0的通道ch0的缺陷的情况下，如上所述以备用存储芯片rc0的通道ch0代替。在本实施方式2中，除此之外，在检查到存储芯片cc1的通道ch1为缺陷的情况下，能够以备用存储芯片rc0的通道ch1代替。通过对各自的通道具有的钳位mosfet20进行控制而切换各通道的工作/非工作状态，从而能够进行通道ch1的代替。同样地，在任一枚存储芯片cc上的通道ch3或ch4中检查到缺陷的情况下，能够以备用存储芯片rc0的通道ch3或ch4代替。其结果为，根据本实施方式2，在多个通道检查到缺陷的情况下，也能够通过将缺陷通道代替为备用存储芯片上的通道而对所述缺陷通道进行救济。
97.以此方式，在检查到多个通道中的缺陷的情况下，其检查结果也存储在第一熔丝电路16中。第一芯片判断电路14能够在电源接通时参照该第一熔丝电路16的存储内容并基于其生成针对钳位mosfet20的控制信号。
98.实施方式2：总结
99.这种处理的结果为，由于能够使用例如备用存储芯片rc0的通道ch0来代替作为缺陷的例如存储芯片cc0的通道ch0，所以能够减少堆叠型dram28成为缺陷品的可能性，从而能够提高堆叠型dram28的制造的成品率。以此方式，本实施方式2的堆叠型dram28中的特征在于，将对缺陷进行检查的单位设为存储芯片cc内的通道。此外，将用于对工作/非工作进行控制的单位也设为通道也同样是特征点。
100.在本实施方式2中，像这样以通道为单位进行了检查、控制，但并不限定于通道。例如也优选设为存储器的库(bank)单位，此外优选采用更小的电路作为单位来执行。
101.第3.实施方式3
102.在上述实施方式1中，对每个存储芯片cc进行缺陷检查，以备用存储芯片rc0来代替检查到缺陷的存储芯片cc，从而实现缺陷存储芯片cc的救济。在该情况下，通过控制电源干路而切换电的供给，将缺陷存储芯片cc替换为备用存储芯片rc0。
103.在本实施方式3中，对以规定的控制线为单位(例如字线)对缺陷进行检查(或者发现)，以备用存储芯片rc0的控制线(字线)代替该控制线(例如字线)的示例进行说明。在该情况下，与实施方式1不同，由于切换供电会使电路结构复杂而难以实现，所以对作为对象的存储芯片cc的控制线进行切换来从功能上进行电路的代替。在本实施方式3中，对实现这种缺陷的电路(控制线)的救济的示例进行说明。另外，本实施方式3中的控制线除了字线、位线还能够将各种的控制线作为对象，并能够包含存储器的读取、写入的指令等的线。以下，基于附图，对本实施方式3详细地进行说明。
104.结构
105.图4为示意性地表示与实施方式1的图1相同的堆叠型dram28的结构的芯片结构图。与实施方式1同样地，本实施方式3所涉及的堆叠型dram28堆叠地接合有多个存储芯片cc0、cc1、cc2、cc3。此外，与实施方式1同样地，与多个存储芯片cc堆叠地在一个表面接合中介层芯片i/p，在另一个表面侧接合有用于作为上述存储芯片cc的备品来使用的备用存储芯片rc0。
106.存储芯片cc、备用存储芯片rc0
107.本实施方式3所涉及的存储芯片cc与备用存储芯片rc0均为与实施方式1同样的结构。
108.中介层芯片i/p
109.本实施方式3所涉及的中介层芯片i/p具有与实施方式1中说明的中介层芯片相同的功能。在本实施方式3中，中介层芯片i/p除了具有实施方式1中的中介层芯片i/p的结构以及功能之外，还具有对各存储芯片以及备用存储芯片rc0的字线的地址进行检验，切换并选择应该访问的芯片的功能。通过具有这种功能，在任一条字线中检查(发现)到缺陷的情况下，能够将对该缺陷字线wl(具有该缺陷字线wl的存储芯片cc)的访问切换为对备用存储芯片rc0的字线rwl的访问(参照图4)。
110.通过执行这种访问的切换，能够在检查到任一条字线的缺陷的情况下，使用备用存储芯片rc0上的字线来代替缺陷字线。其结果为，能够在堆叠型dram28(堆叠芯片)的制造中抑制成品率的降低。
111.特别在本实施方式3中，由于能够将在存储芯片cc上检查到的缺陷的字线wl替换为备用存储芯片rc0上的字线rwl，所以能够削减正式的存储芯片cc上的存储单元的救济能力。在存储芯片cc的存储单元中，虽然为了应对字线的缺陷而预先设置救济用的字线的情况多，但由于能够削减用于该救济而设置的字线的数量，所以能够削减正式的存储芯片cc的面积。
112.另外，存储芯片cc具有的救济用字线也能够作为用于切换对相同存储芯片cc上的缺陷字线的访问的救济用字线来使用。即，也能够一起使用如图8所示的现有技术。在与切
换为对该救济用字线的访问的图8所示的现有技术一起使用时，缺陷的信息也可存储在中介层芯片i/p内的熔丝中。将缺陷位线切换为救济用位线的控制也可同样地进行。此外，在备用存储芯片rc0中也可同样地在相同的芯片内一起使用将缺陷字线、缺陷位线切换为救济用字线、救济用位线的控制。通过这样设置，能够进一步提高制品的制造成品率。此外，在中介层芯片i/p中有余量配置熔丝的情况下，通过在中介层芯片i/p配置用于该控制的熔丝，能够削减存储芯片cc和备用存储芯片rc0的面积。
113.以此方式，根据本实施方式3，例如在wow堆叠时未检查到电流缺陷芯片等大规模的缺陷的情况下，由于对各控制线分别进行缺陷检查，所以能够有效地使用备用存储芯片rc0，从而实现制造成品率的提高。另外，用于对访问的存储芯片进行切换的控制线使用与实施方式1相同的tci(thru chip interface：贯穿芯片接口)技术来传输。
114.堆叠型dram28的动作
115.本实施方式3中的堆叠型dram28的动作包含实施方式1中的堆叠型dram8的功能以及动作。本实施方式3中的中介层芯片i/p的功能区块与存储芯片cc以及备用存储芯片rc的信号连接的状况如图5所示。该图5为与实施方式1的图2对应的图。
116.如图5所示，本实施方式3中的堆叠型dram28与上述实施方式1中的堆叠型dram8同样地具有电源电路12、第一芯片判断电路14、第一熔丝电路16。这些单元的动作与实施方式1相同，例如晶片试验的结果的信息存储在第一熔丝电路16中，第一芯片判断电路14在电源接通时根据存储在第一熔丝电路16的内容，对存储芯片cc以及备用存储芯片rc0上的通道的钳位mosfet20输出控制信号。由此，能够使备用存储芯片rc0工作来代替缺陷的存储芯片cc。而且，如图5所示，堆叠型dram28的中介层芯片i/p具有第一输入前段电路32、第二熔丝电路36、救济判断电路34、解码电路38、第二输入前段电路40、第二芯片判断电路42。
117.以下，作为来自外部的控制信号的示例，对地址、指令的示例进行说明。
118.地址
119.第一输入前段电路32为输入作为控制信号的add(地址)信号等的前段电路。作为控制信号可以使用ba、ch(通道)等信号，也可以使用其它各种控制信号。这些相当于“来自外部的控制信号”的优选例。
120.解码电路38对第一输入前段电路输入的各种控制信号进行解码，并输出对存储芯片cc内的控制线(例如字线)进行控制的信号。解码电路38解码并输出的信号通过使用tci技术的非接触式通信而提供给存储芯片cc或备用存储芯片rc0。
121.第二熔丝电路36与第一熔丝电路16同样为对电路的缺陷的信息进行存储的存储单元，特别是对与存储芯片cc内的控制线相关的缺陷的信息进行存储的单元。
122.救济判断电路34能够基于第二熔丝电路36存储的信息而知晓应该救济的控制线。并且，对通过第一输入单元电路提供的控制信号是否会导致对应该救济的控制线的访问进行判断。在判断的结果为会导致对应该救济的控制线(检查到缺陷的控制线)的访问的情况下，输出救济信号。
123.解码电路38能够基于该救济信号而知晓正在解码的控制线是否为应该救济的对象。并且，在正在解码的控制线为救济对象的情况下，将解码的信号的输出目的地从存储芯片cc切换为备用存储芯片rc0。由此，能够将访问的对象设为备用存储芯片rc0侧来代替在存储芯片cc上检查到缺陷的控制线。
124.在图5中示出了解码电路38输出对字线wl进行控制的信号线ra_cc0～cc3(面向存储芯片cc)、ra_rc0(面向备用存储芯片rc0)的示例。例如，在字线wl中不存在缺陷的情况下，根据来自外部的add(地址信号)而使信号线ra_cc0向存储芯片cc0输出，与此相对，在发现了缺陷的情况下，根据上述救济信号，对信号线进行切换并使信号线ra_rc0向备用存储芯片rc0输出。通过像这样切换对控制线(例如字线wl)的访问，能够使用备用存储芯片rc0上的控制线(例如字线rwl)来代替应该救济的控制线。其结果为，能够提高堆叠型dram28的制造的成品率。
125.指令
126.此外，如图5所示，第二输入前段电路40为输入作为其它种类的控制信号的cmd(指令)信号等的前段电路。由于像指令信号这样的控制信号也会导致对存储芯片cc的访问，所以优选与上述的地址(add)的情况同样地进行处理。该cmd(指令)信号也相当于“来自外部的控制信号”的一个优选示例。作为“来自外部的控制信号”能够使用各种指令信号，例如读、写、验证等各种信号。
127.第二芯片判断电路42基于第二输入前段电路40输入的指令信号，选择应该输出指令信号的存储芯片cc，并输出针对所选择的存储芯片cc的指令信号、或对该指令信号进行控制的控制线的信号。第二芯片判断电路42输出的信号也通过使用tci技术的非接触式通信而提供给存储芯片cc或备用存储芯片rc0。
128.第二芯片判断电路42能够基于上述的救济信号知晓输出的信号是否为应该救济的对象。并且，在输出的指令信号(或对指令信号进行控制的信号)为与救济对象的信号相关的信号的情况下，将信号的输出目的地从存储芯片cc切换为备用存储芯片rc0。由此，第二芯片判断电路42能够对备用存储芯片rc0的指令信号的控制线输出信号来代替在存储芯片cc上检查到缺陷的指令信号的控制线。通过这样设置，在本实施方式3中，相当于切换了访问目的地。在图5中示出了第二芯片判断电路42基于指令信号(cmd)而分别输出信号线cmd_cc0～cc3(面向存储芯片cc)、cmd_rc0(面向备用存储芯片rc0)的状况。
129.例如，在指令信号的控制线中未检查到缺陷的情况下，在第二芯片判断电路42中，例如信号线cmd_cc0向存储芯片cc0输出，与此相对，在发现了缺陷的情况下，根据上述救济信号，对信号线进行切换并使信号线cmd_rc0向备用存储芯片rc0输出。这种动作的结果是能够提高本实施方式3所涉及的堆叠型dram28(堆叠芯片)的制造成品率。
130.实施方式3：总结
131.这种处理的结果为，由于能够使用例如备用存储芯片rc0的控制线来代替作为缺陷的例如存储芯片cc0的控制线，所以能够降低堆叠型dram28成为缺陷品的可能性，能够提高堆叠型dram28的制造的成品率。本实施方式3中的特征在于，构成为在对检查到缺陷的控制线进行访问的情况下，改变向该控制线输出的信号的发送目的地。以此方式，作为对访问进行切换的结果，即使在存储芯片cc中检查到多个缺陷的情况下也能够针对每个控制线而替换为备用存储芯片rc0。
132.另外，在本实施方式3中，像这样对控制线进行缺陷的检查，但也能够将检查对象设为字线、位线等各种控制线。此外，向这些控制线输出的控制信号等使用利用了tci的非接触式通信进行通信。此外，第二熔丝电路36也与第一熔丝电路16同样相当于存储部的一个优选示例。此外，救济判断电路34相当于判断部的一个优选示例。此外，解码电路38、第二
芯片判断电路42相当于控制部的一个优选示例。
133.第3.2.实施方式3.2
134.在上述实施方式3中，在对检查到缺陷的控制线进行访问的情况下，改变向该控制线输出的信号的发送目的地(改变访问目的地)，即，构成为对访问进行切换。根据这种结构，作为对访问进行切换的结果，即使在存储芯片cc中检查到多个缺陷的情况下，也能够针对每个控制线而替换为备用存储芯片rc0。
135.但是，在实施方式1、2所说明的发现了缺陷芯片的情况下，或者在发现了缺陷区块的情况下，也执行将针对这种控制线的访问向备用存储芯片rc0切换的动作。此外，在存储芯片cc上发现了位线的缺陷即位线缺陷、字线的缺陷即字线缺陷的情况下也执行。
136.即，中介层芯片i/p在从多个存储芯片cc中发现了缺陷芯片的情况下，能够将针对缺陷芯片的控制线的访问切换为针对备用存储芯片rc0的控制线的访问，或者在从多个存储芯片cc中发现了缺陷区块的情况下，能够将针对缺陷区块的控制线的访问切换为针对备用存储芯片rc0的控制线的访问，或者在存储芯片上发现了位线缺陷或字线缺陷的情况下，能够将针对发现位线缺陷或字线缺陷的存储芯片的控制线的访问切换为针对备用存储芯片的控制线的访问。
137.为了实现这种动作，在基本采用上述实施方式3中说明的结构的同时执行下述的动作。
138.例如，上述的第二熔丝电路36只要为对存储芯片cc中的任一个的缺陷的信息进行存储的单元即可。例如，除了上述实施方式3中的控制线的缺陷，还从存储芯片cc中发现了缺陷芯片的情况下，优选对该缺陷芯片的信息进行存储。此外，在存储芯片cc中发现了作为电路区块的缺陷的缺陷区块的情况下，优选对该缺陷区块的信息进行存储。此外，在存储芯片cc上发现了作为位线的缺陷的位线缺陷、作为字线的缺陷的字线缺陷的情况下，优选对这些位线缺陷、字线缺陷的信息进行存储。此外，优选第二熔丝电路对在存储芯片cc上发现的、代替为备用存储芯片rc0的这样的缺陷中的任意缺陷进行存储。
139.此外，上述的救济判断电路34能够基于上述第二熔丝电路36存储的信息而知晓应该救济的对象。并且，对通过第一输入单元电路提供的控制信号是否会导致针对应该救济的对象的控制线的访问进行判断。在判断的结果为会导致针对应该救济的对象的访问的情况下，输出救济信号。
140.在此，应该救济的对象指的是在存储芯片cc中发现的缺陷芯片或从电路区块中发现的缺陷区块或在存储芯片cc上发现的位线缺陷、字线缺陷，除此之外只要是代替为备用存储芯片rc0的这种缺陷，则也可以为任意部分的缺陷。
141.此外，上述的解码电路38能够基于该救济信号而知晓正在解码的控制线是否为针对应该救济的对象的控制线。在正在解码的控制线为针对救济对象的控制线的情况下，将解码的信号的输出目的地从存储芯片cc切换为备用存储芯片rc0的操作与上述实施方式3相同。
142.此外，上述的第二芯片判断电路42根据上述的救济信号而能够知晓输出的信号是否为针对应该救济的对象的信号。并且，在输出的指令信号(或对指令信号进行控制的信号)与针对救济对象的信号相关的情况下，将信号的输出目的地从存储芯片cc切换为备用存储芯片rc0。由此，第二芯片判断电路42能够与实施方式3同样地代替针对在存储芯片cc
上检查到缺陷的对象的控制线而向备用存储芯片rc0上针对所对应的对象的控制线输出信号。关于对应的对象，例如在存储芯片cc上发现了缺陷区块的情况下指的是备用存储芯片rc上的与该缺陷区块对应的电路区块。此外，例如在存储芯片cc上发现了位线缺陷的情况下指的是备用存储芯片rc上的与该位线缺陷对应的位线。
143.实施方式3.2：总结
144.这种处理的结果为能够将针对任意的发现了缺陷的存储芯片cc0的访问切换为针对备用存储芯片rc0的访问。因此，能够减少堆叠型dram28成为缺陷品的可能性，从而能够提高堆叠型dram28的制造的成品率。
145.本实施方式3.2的特征在于，在针对任意的检查到缺陷的存储芯片cc实施访问的情况下，将其该访问目的地先改变为面向备用存储芯片rc0。以此方式，切换访问的结果为能够在存储芯片cc中检查到任意的多个缺陷的情况下，替换使用备用存储芯片rc0。
146.第4.实施方式4
147.接下来，根据流程图，对在上述的实施方式1～3中说明的堆叠型dram8、18、28的堆叠芯片的制造流程的一部分进行说明。图6为表示具有在上述实施方式1～3中说明的备用存储芯片rc0的堆叠型dram8、18、28(芯片堆叠体)的制造流程的一部分的流程图。
148.首先，在步骤s100中，对成为存储芯片cc以及备用存储芯片rc0的半导体晶片即dram晶片进行单体检验。该检验为简单检验，其实施的目的在于预先去除有可能成为低成品率的原因的晶片，并且也实施电源微调(trim)。在该检验中，在检查到电流异常芯片(缺陷芯片)的情况下，检验方(检验者)对该芯片的信息进行预先存储。如实施方式1中说明的那样，在此检查到的缺陷存储在第一熔丝电路16中，在设备的电源接通时使用。另外，步骤s100相当于晶片检验步骤的一个优选示例。
149.此外，在步骤s100的该检验中，在电路区块bk中也检查到异常的情况下，检验方(检验者)也同样地对该块bk的信息进行预先存储。如实施方式2中说明的那样，在此检查到的缺陷电路区块的信息此后存储在第一熔丝电路16中。步骤s100相当于晶片上的区块检验步骤的一个优选示例。
150.在步骤s101中，对成为中介层芯片i/p的半导体晶片即i/p晶片进行单体检验。该检验也是与步骤s100相同的简单检验。在该检验中，在发现了电流异常等缺陷的情况下，舍弃中介层芯片i/p。另外，中介层芯片i/p基于逻辑处理流程制造，所以与存储器处理流程制造的存储芯片cc相比，由于制造而引起的缺陷少。由此，在步骤s101中，在舍弃了中介层芯片i/p的情况下，对于堆叠型dram的制造成品率的影响也是轻微的而能够无视。
151.在步骤s102中，使用熔融接合来对多个dram晶片进行连接(wow：wafer on wafer：晶片堆叠)。由此，将备用存储芯片rc0与多个存储芯片cc堆叠。在该状态下，执行存储器检验，并且检验方(检验者)对位线、字线的缺陷的信息进行预先存储。如实施方式3说明的那样，在此检查到的字线等控制线的缺陷的信息此后存储在第二熔丝电路36。步骤s102相当于第一堆叠步骤的一个优选示例。而且，步骤s102也相当于晶片上控制线检验步骤的一个优选示例。在本实施方式4中，在堆叠了切割前的晶片的阶段(本步骤s102)和实施了切割之后的堆叠芯片的阶段实施检验。通过这种检验，实施更精密的缺陷的检查。另外，在缺陷的发生率低的情况下，也可以仅检验切割前或切割后中的任一个。
152.在步骤s103中，按设备的每一个对步骤102中堆叠的dram晶片进行切割(切割：
dicing)。这样一来，形成堆叠了半导体芯片的堆叠芯片。在本实施方式4中，将该堆叠了存储芯片cc与备用存储芯片rc0而成的堆叠芯片称为dram芯片。另外，该堆叠芯片(dram芯片)相当于堆叠半导体芯片的一个优选示例。此外，步骤s103相当于切割步骤的一个优选示例。
153.在步骤s104中，向i/p晶片堆叠dram芯片(cow：chip on wafer，晶片上芯片)。在此，在步骤s100中实施检查，将检验者预先存储的电流异常芯片等缺陷芯片的信息以及缺陷电路区块bk的信息写入i/p芯片上的第一熔丝电路16。该写入通过向第一熔丝电路16施加规定的高电压熔断规定的熔丝来实施。在此写入的信息被用于如实施方式1以及2说明的那样在电源接通时参照第一芯片判断电路14而将存储芯片cc等替换为备用存储芯片的处理等。步骤s104相当于第二堆叠步骤的一个优选示例。即，关于控制芯片的堆叠的处理也包括对包含作为控制芯片的中介层芯片的i/p晶片(半导体晶片)进行堆叠的情况。而且，步骤s104相当于存储步骤的一个优选示例。
154.在步骤s105中，在堆叠了dram芯片和i/p晶片的状态下，执行存储器检验。该存储器检验使用所谓的半导体试验装置等具有的探针卡来实施。通过该检验新检查到的字线、位线的缺陷也与步骤s102检查到的缺陷同样地由检验者暂时预先存储。步骤s105相当于控制线检验步骤的一个优选示例。
155.接下来，将至此为止检验者预先存储的字线等控制线的缺陷的信息写入第二熔丝电路36。在写入的步骤s104中根据所说明的方法来实施。在此写入的信息被用于如实施方式3说明的那样在电源接通时参照第二芯片判断电路42而将针对字线wl的访问改变为针对备用存储芯片rc0上的字线rwl的访问的等的处理。步骤s105相当于存储步骤的一个优选示例。
156.步骤s106中，对i/p晶片进行切割。其结果为，形成堆叠了备用存储芯片rc0、多个存储芯片cc、中介层芯片i/p的堆叠芯片即堆叠型dram8(18、28)。
157.在步骤s107中，堆叠型dram8安装在基板，与cpu等连接而形成计算机系统。
158.第4.实施方式4.2
159.上述的实施方式4中，堆叠型dram8(18、28)根据图6所示的流程图制造，但也可以根据图7所示的流程图制造。图7为表示在上述实施方式1～3中说明的具有备用存储芯片rc0的堆叠型dram8、18、28的制造流程的一部分的流程图。
160.图7所示的步骤s200以及步骤s201分别与图6所示的步骤s100以及步骤s101相同。图7所示的流程图关于不存在与s102以及s103对应的步骤这一点与图6所示的流程图较大地不同。
161.在图6所示的流程图中，多个dram晶片使用熔融接合而连接(s102)，并且在被切割(s103)之后，堆叠于i/p晶片(s104)。另一方面，在图7的流程图中，多个dram晶片在经过步骤s200之后，在步骤s204中与通过了步骤s201的i/p晶片一起堆叠(wow：wafer on wafer，晶片堆叠)。步骤s204相当于第三堆叠步骤的一个优选示例。
162.在此，在步骤s200中实施检查，将检验者预先存储的电流异常芯片等的缺陷芯片的信息以及缺陷电路区块bk的信息写入i/p芯片上的第一熔丝电路16。该写入通过向第一熔丝电路16施加规定的高电压而切断规定的熔丝来执行。在此写入的信息如实施方式1以及2说明的那样用于在电源接通时参照第一芯片判断电路14而将存储芯片cc等替换为备用存储芯片的处理等。步骤s204也相当于存储步骤的一个优选示例。
163.在步骤s205中，在wow堆叠的状态下，对多个drma晶片实施存储器检验。通过存储器检验而判断出的缺陷的信息写入i/p晶片内的第二熔断36。另外，在步骤s201的简单检验中获取的缺陷的信息写入第一熔断16。步骤s205也相当于存储步骤的一个优选示例。
164.在步骤s206中，多个dram晶片以及i/p晶片在堆叠的状态被切割。其结果为，形成堆叠了备用存储芯片rc0、多个存储芯片cc、中介层芯片i/p的堆叠芯片即堆叠型dram8(18、28)。步骤s206也相当于切割步骤的一个优选示例。
165.在步骤s207中，堆叠型dram8与步骤s107同样地安装于基板，与cpu等连接而形成计算机系统。
166.如上所述，能够制造在实施方式1～3中说明的堆叠型dram8、18、28。特别地，关于在制造流程中的检验中检查到的缺陷，由于存储在第一熔丝电路16、第二熔丝电路36，所以能够在电源接通时对缺陷部分进行代替。关于具体的代替动作已在实施方式1～3中说明。
167.第5.其它变形例
168.(a)关于熔丝电路
169.在实施方式1～4中，作为对缺陷所相关的信息进行存储的单元而对第一熔丝电路16、第二熔丝电路36进行了说明，但这些相当于存储部的一个优选示例。在实施方式中为了便于说明而以其为两个独立个体的方式进行了说明，但也优选共用单一的熔丝电路。
170.(1)但是，也优选代替这些熔丝电路而将各种非易失性存储器作为存储部使用。此外，采用了在中介层芯片i/p上通过激光微调写入信息的结构，但也优选将其作为存储部使用。
171.(2)此外，也可以取代将这些熔丝电路内置于中介层i/p芯片而使存储缺陷所相关的信息的存储单元与外部连接。即，也可以采用使与图2、图5等所示的第一熔丝电路16、第二熔丝电路36相当的存储单元与外部连接的结构。在该情况下，也可以取代与其外部连接的存储单元而使用向中介层i/p芯片提供规定的控制信号的电路。
172.(3)而且，在实施方式4中，对在制造流程中实施检验，外部的检验方(检验者)对该检验结果进行预先存储的结构进行了说明。并且，采用了将预先存储的缺陷所相关的信息另外写入第一熔丝电路16、第二熔丝电路36的结构。但是，也优选组装入对中介层芯片i/p自发地实施自我检验的自我检验电路。优选自我检验电路自发地实施检验，并将该结果自发地写入第一熔丝电路16、第二熔丝电路36。在该情况下，也优选采用将该写入的内容另外从外部读取的结构。
173.(b-1)关于非接触式通信
174.在上述的实施方式1～4中，堆叠的半导体芯片之间的信号的发送接收通过非接触式通信(tci)实施，尤其使用了线圈之间的磁场耦合(感应结合)，但也可以使用其它种类的非接触式通信。
175.在此所谓的非接触式通信指的是实施通信的一个通信部与实施通信的另一个通信部互相不接触且不通过导电性部件(焊锡、导电性粘合剂、导线等中的任一种以上)而实施通信。此外，“以接触的方式实施通信”指的是，实施通信的一个通信部与实施通信的另一个通信部以相互接触的方式实施通信或者通过导电性部件(焊锡、导电性粘合剂、导线等中的任一种以上)而实施通信。此外，通信部指的是包含实施发送及接收的部分、仅实施发送的部分以及仅实施接收的部分的概念。非接触式通信并不限定于使用线圈之间的磁场耦合
(感应结合)。非接触式通信也可以使用线圈之间的磁共振。此外，非接触式通信也可以不使用线圈，例如也可以使用光信号、音波信号。这些结构也作为构成非接触通信部的优选例。
176.(b-2)关于堆叠的半导体芯片之间的信号的发送接收
177.堆叠的半导体芯片之间的信号的送接收可以为通过导体的通信(接触式通信)。例如，堆叠的半导体芯片之间的信号的发送接收也可以通过tsv(through-silicon via：硅通孔)实施。
178.此外，也可以将堆叠的半导体芯片之间信号的发送接收的一部分采用非接触式通信，将堆叠的半导体芯片之间信号的发送接收的一部分以外的发送接收采用接触式通信。例如，中介层芯片i/p输出的控制信号(pvddt_cc0、pvddt_cc1、pvddt_cc2、pvddt_cc3、pvddt_rc0)也可以与电源线同样地使用tsv而提供给各半导体芯片，电源线以及控制信号以外的信号(数据信号、地址信号等)以非接触式通信来提供。或者，中介层芯片i/p输出的控制信号(pvddt_cc0、pvddt_cc1、pvddt_cc2、pvddt_cc3、pvddt_rc0)以非接触式通信来提供，电源线以及控制信号以外的信号(数据信号、地址信号等)使用tsv提供给各半导体芯片。
179.(c)关于堆叠
180.在上述的实施方式1～4中，对备用存储芯片rc0、多个存储芯片cc、中介层芯片i/p依次堆叠的示例进行了说明，但并不限定于该顺序，可以为任意的顺序。
181.(d)关于中介层芯片i/p
182.在上述实施方式1～4中，中介层芯片i/p具有对检测出缺陷的存储芯片等进行代替的功能，但并不限定于中介层芯片i/p，也可以使用单纯的逻辑管芯(logicdie)的半导体芯片并在该逻辑管芯(logicdie)上具有对存储芯片cc等进行代替的功能。即，如果在图2、图5等中具有所述的单元，则也可以使用中介层芯片i/p以外的半导体芯片。这些半导体芯片也与中介层芯片i/p同样地相当于控制芯片的一个优选示例。
183.以上，对本发明的实施方式详细地进行了说明，前述的实施方式只不过表示在实施本发明时的具体示例。本发明的技术范围并不限定于所述实施方式。本发明能够在不脱离该主旨的范围内进行各种的改变，这些改变在包含在本发明的技术范围内。
184.附图标记说明
185.8、18、28，50：堆叠型dram；
186.9、52：周边电路组；
187.10a、10b、10c、10d、10e：钳位mosfet；
188.12：电源电路；
189.14：第一芯片判断电路；
190.16：第一熔丝电路；
191.20a、20b、20c、20d、20e、20f、20g、20h、20i、20j、20k、20l、20m、20n20：钳位mosfet；
192.32：第一输入前段电路；
193.34：救济判断电路；
194.36：第二熔丝电路；
195.38：解码电路；
196.40：第二输入前段电路
197.42：第二芯片判断电路；
198.bk0、bk1、bk2、bk3：电路区块；
199.cc0、cc1、cc2、cc3：存储芯片；
200.i/f：接口芯片；
201.i/p：中介层芯片；
202.rc0：备用存储芯片。

技术特征：

1.一种层叠型半导体晶片，其由多个半导体晶片、备用半导体晶片、控制晶片堆叠而成，所述多个半导体晶片包含半导体芯片，所述备用半导体晶片包括用于作为所述半导体芯片的备品来使用的备用半导体芯片，所述控制晶片包括控制芯片，所述控制芯片包括存储部，基于所述存储部存储的信息，对所述多个半导体芯片的工作状态和所述备用半导体芯片的工作状态进行控制，包含所述半导体芯片的所述多个半导体晶片和包含所述备用半导体芯片的所述备用半导体晶片中的存在缺陷的半导体芯片所相关的信息被存储在如下位置的所述控制芯片的所述存储部，该控制芯片位于所述控制晶片中的与所述存在缺陷的半导体芯片重叠的位置。2.如权利要求1所述的层叠型半导体晶片，其中，所述半导体芯片和所述备用半导体芯片能够通过非接触通信部与位于重叠位置的其它所述半导体芯片进行非接触式通信。3.如权利要求1所述的层叠型半导体晶片，其中，针对所述半导体芯片和所述备用半导体芯片的电源通过贯穿晶片的电极tsv由所述控制芯片提供。4.如权利要求1所述的层叠型半导体晶片，其中，所述半导体芯片和所述备用半导体芯片为能够对信息进行存储的半导体存储芯片，所述控制芯片为用于将所述半导体芯片和所述备用半导体芯片与外部的电路连接的中介层芯片。5.如权利要求1所述的层叠型半导体晶片，其中，通过所述层叠型半导体晶片进行切割而进行单片化，从而得到层叠型半导体装置。6.一种层叠型半导体晶片，其由多个半导体晶片、备用半导体晶片、控制晶片堆叠而成，所述多个半导体晶片包含半导体芯片，所述备用半导体晶片包括用于作为所述半导体芯片的备品来使用的备用半导体芯片，所述控制晶片包括控制芯片，所述控制芯片包括存储部，基于所述存储部存储的信息，对所述多个半导体芯片的电路区块的工作状态和所述备用半导体芯片的电路区块的工作状态进行控制，包含所述半导体芯片的所述多个半导体晶片和包含所述备用半导体芯片的所述备用半导体晶片中的存在缺陷的电路区块所相关的信息被存储在如下位置的所述控制芯片的所述存储部，该控制芯片位于所述控制晶片中的与包含所述存在缺陷的电路区块的所述半导体芯片重叠的位置。7.一种层叠型半导体晶片，其由多个半导体晶片、备用半导体晶片、控制晶片堆叠而成，所述多个半导体晶片包含半导体芯片，所述备用半导体晶片包括用于作为所述半导体芯片的备品来使用的备用半导体芯片，所述控制晶片包括控制芯片，所述控制芯片包括存储部，基于所述存储部存储的信息，对针对所述多个半导体芯片的控制线的访问状态和针对所述备用半导体芯片的控制线的
访问状态进行控制，包含所述半导体芯片的所述多个半导体晶片和包含所述备用半导体芯片的所述备用半导体晶片中的存在缺陷的控制线所相关的信息被存储在如下位置的所述控制芯片的所述存储部，该控制芯片位于所述控制晶片中的与包含所述存在缺陷的控制线的所述半导体芯片重叠的位置。

技术总结

本发明提供一种层叠型半导体晶片，其由多个半导体晶片、备用半导体晶片、控制晶片堆叠而成，多个半导体晶片包含半导体芯片，备用半导体晶片包括用于作为半导体芯片的备品来使用的备用半导体芯片，控制晶片包括控制芯片，控制芯片包括存储部，基于存储部存储的信息，对多个半导体芯片的工作状态和备用半导体芯片的工作状态进行控制，包含半导体芯片的多个半导体晶片和包含备用半导体芯片的备用半导体晶片中的存在缺陷的半导体芯片所相关的信息被存储在如下位置的控制芯片的存储部，该控制芯片位于控制晶片中的与存在缺陷的半导体芯片重叠的位置。由此能够提高半导体芯片的成品率。品率。品率。