存储器电路和执行编程操作的方法与流程

1.本发明的实施例涉及一种存储器电路和执行编程操作的方法。

背景技术：

2.集成电路(ic)有时包括非易失性存储器(nvm)，其中当ic断电时数据不会丢失。在一些nvm应用中，一次性可编程(otp)存储器元件被设计为具有能够在编程操作中不可逆地切换的初始逻辑状态。一种类型的otp存储器包括通过使用连接到其他电路元件的介电材料(氧化物等)层集成到ic中的反熔丝位。为了对反熔丝位进行编程，在介电材料层上施加编程电场以可持续地改变(例如，击穿)介电材料，从而降低介电材料层的电阻。通常，为了确定反熔丝位的状态，在介电材料层两端施加低于编程电压的读取电压，并读取所得电流。

技术实现要素：

3.根据本发明实施例的一个方面，提供了一种存储器电路，包括：第一组非易失性存储器(nvm)器件；第一多个解码器，其中，第一多个解码器中的每个解码器被配置为生成与第一组nvm器件的列对应的使能信号；第一多个高压(hv)驱动器，对应于第一多个解码器；以及第一多个hv电源开关，其中，第一多个hv电源开关中的第一hv电源开关耦合到第一多个hv驱动器中的每个hv驱动器，其中，第一多个hv驱动器中的每个hv驱动器被配置为响应于第一多个hv电源开关中的第一hv电源开关的电源信号和第一多个解码器中的对应解码器的使能信号，将hv激活信号输出到第一组nvm器件的对应列。
4.根据本发明实施例的另一个方面，提供了一种存储器电路，包括：第一和第二一次可编程(otp)器件，每个otp器件包括读取晶体管和编程晶体管。存储器电路还包括驱动器电路，驱动器电路包括：第一hv电源开关，被配置为生成第一电源信号；第二hv电源开关，被配置为生成第二电源信号；第一高压(hv)驱动器，被配置为响应于第一电源信号向第一otp器件的编程晶体管输出第一hv激活信号；和第二hv驱动器，被配置为响应于第二电源信号向第二otp器件的编程晶体管输出第二hv激活信号，其中，驱动器电路被配置为向第一otp器件的读取晶体管输出第一激活信号并且向第二otp器件的读取晶体管输出第二激活信号，第一激活信号和第一hv激活信号基于第一使能信号，并且第二激活信号和第二hv激活信号基于第二使能信号。
5.根据本发明实施例的又一个方面，提供了一种执行编程操作的方法，方法包括：响应于具有与第一组非易失性存储器(nvm)器件中的nvm器件对应的配置的地址信号：生成具有第一电压幅度的第一高压(hv)电源信号；并且生成具有小于第一电压幅度的第二电压幅度的第二hv电源信号；在与第一组nvm器件和第二组nvm器件相邻的驱动器电路处接收第一hv电源信号和第二hv电源信号以及地址信号；响应于具有配置的地址信号：从驱动器电路向nvm器件输出第一hv激活信号，第一hv激活信号具有第一电压幅度；并且从驱动器电路向第二组nvm器件输出第二hv激活信号，第二hv激活信号具有等于或小于第二电压幅度的第三电压幅度。
附图说明
6.当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
7.图1a和图1b是根据一些实施例的存储器电路的示图。
8.图2是根据一些实施例的存储器件的示图。
9.图3a和图3b是根据一些实施例的解码电路的示图。
10.图4是根据一些实施例的高压(hv)驱动器的示图。
11.图5a是根据一些实施例的驱动器电路的示图。
12.图5b是根据一些实施例的驱动器电路参数的示图。
13.图6a是根据一些实施例的驱动器电路的示图。
14.图6b是根据一些实施例的驱动器电路参数的示图。
15.图7a是根据一些实施例的存储器电路的示图。
16.图7b是根据一些实施例的存储器电路参数的示图。
17.图7c是根据一些实施例的存储器电路的示图。
18.图8是根据一些实施例的执行编程操作的方法的流程图。
具体实施方式
19.以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。下面描述组件、值、操作、材料、布置等的特定示例以简化本公开。当然这些仅是实例并不旨在限定。可以预期其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
20.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
21.在各种实施例中，存储器电路包括用于在编程和读取操作期间分配高电压(hv)电平的双路径分层布置，使得与器件驱动器电路相邻的组中的未选择的nvm器件接收具有低电压(lv)或接地电压电平的对应hv激活信号。与相邻的未选择的组中的nvm器件在相邻的选择的组上的编程和读取操作期间接收编程和读取电压电平的方法相比，nvm器件电流泄漏水平降低，从而降低功耗，并且降低hv应力，从而提高nvm器件可靠性。
22.在一些实施例中，双路径分层布置包括hv电源开关和hv驱动器，被配置为通过将接地信号从接地电压电平切换到中间电压(mv)电平来生成hv激活信号，或者通过检测hv电平或基于延迟电路。与不包括将接地信号从接地电压电平切换到mv电平的方法相比，hv驱动器能够包括更少的共源共栅晶体管，从而减少面积要求。
23.在一些实施例中，其中hv电源开关被配置为检测hv电平的双路径分层布置包括反馈布置，由此在nvm器件编程操作期间控制放电时间。与不包括检测hv电平以控制放电时间的方法相比，这样的实施例能够降低功率需求并避免后续操作中的残余电压损坏。
24.图1a和图1b是根据一些实施例的存储器电路100的示图。图1a是由x轴和y轴表示的x-y平面中的存储器电路100的布局的非限制性示例的框图，并且图1b是存储器电路100的示意图。
25.为了说明的目的简化了图1a和图1b。在各种实施例中，存储器电路100包括除了图1a和图1b中描绘的那些元件之外的各种元件，或以其他方式布置以执行下面讨论的操作。
26.如图1a所示，存储器电路100是包括存储器分区100a-100d、位线(bl)驱动器100bl、全局hv开关电路100hv和功能电路100f的ic。每个存储器分区100a-100d包括与驱动器电路110ac(在一些实施例中也称为激活电路110ac)相邻的存储器组110u和110d。每个存储器组110u和110d包括阵列110ar和bl选择电路110bs，并且每个驱动器电路110ac包括组解码110dc。
27.存储器分区(例如，存储器分区100a-100d)是存储器电路100的一部分，其包括nvm器件(图1a中未示出)的子集和被配置为在编程和读取操作中选择性地访问nvm器件的子集的相邻电路。在图1a所示的实施例中，存储器电路100总共包括四个分区。在各种实施例中，存储器电路100包括大于或小于四个的分区总数。
28.bl驱动器100bl是一种电子电路，被配置为例如通过生成一个或多个控制信号来控制对一个或多个电路径(例如，位线)的访问，对每个存储器分区100a-100d的对应存储器组100u或100d的每个nvm器件的访问。在一些实施例中，bl驱动器100bl包括检测电路(未示出)，例如感测放大器，被配置为确定从选择的nvm器件接收的一个或多个信号的绝对和/或相对电压和/或电流水平。
29.全局hv开关电路100hv是一种电子电路，被配置为输出hv电源信号，每个具有对应于nvm器件上的编程操作的电压电平vpp(图1a中未示出)和对应于nvm器件上的读取操作的电压电平vrd，电压电平vpp的幅度大于电压电平vrd的幅度。如下文关于图1b进一步讨论的，全局hv开关电路100hv包括第一和第二全局hv电源开关(图1a中未示出)，每个被配置为将具有电压电平vpp和vrd的hv电源信号输出到每个存储器分区100a-100d的对应存储器组110u或110d。
30.功能电路100f是一种电子电路，被配置为例如通过生成和/或输出一个或多个控制和/或使能信号来控制每个存储器分区100a-100d上的一些或全部编程和读取操作。在一些实施例中，功能电路100f包括控制电路(未示出)。在各种实施例中，功能电路100f包括一个或多个模拟电路，被配置为与存储器分区100a-100d相接，使数据在一个或多个nvm器件中被编程，和/或在一个或多个电路操作中使用从一个或多个nvm器件接收的数据。在一些实施例中，功能电路100f包括一个或多个全局地址解码或预解码电路(图1a中未示出)，被配置为向每个存储器分区100a-100d的激活电路110ac输出一个或多个地址信号，例如图1b中描绘的地址信号100ad。
31.每个驱动器电路110ac是一种电子电路，包括对应的组解码电路110dc，被配置为接收一个或多个地址信号并生成与由一个或多个地址信号识别的nvm器件的相邻子集对应的使能信号。在一些实施例中，nvm器件的相邻子集对应于nvm器件的列。在一些实施例中，
每个组解码电路110dc被配置为生成每个使能信号作为使能信号的互补对。如下文关于图1a-图1b和图3a-图3b进一步讨论的，在各种实施例中，每个组解码电路110dc被配置为生成与对应存储器分区100a-100d的相邻存储器组110u或110d中的一者或两者对应的每个使能信号。
32.每个驱动器电路110ac包括对应的信号生成电路(图1a中未示出)，被配置为响应于对应的使能信号生成激活信号，并将激活信号输出到对应存储器分区100a-100d的相邻存储器组110u和110d。如下文关于图1b进一步讨论的，每个驱动器电路110ac包括与相邻存储器组110u对应的hv电源开关和多个hv驱动器以及与相邻存储器组110d对应的hv电源开关和多个hv驱动器。由此每个驱动器电路110ac被配置为响应于对应的使能信号和从对应的hv电源开关接收的第一电源信号向相邻的存储器组110u输出第一多个hv激活信号，并且响应于对应的使能信号和从对应的hv电源开关接收的第二电源信号向相邻的存储器组110d输出第二多个hv激活信号。
33.每个存储器组110u和110d包括对应的bl选择电路110bs，被配置为例如基于一个或多个bl控制信号，响应于bl驱动器100bl，选择性地访问耦合到对应阵列110ar的nvm器件的相邻子集的一个或多个位线(未示出)。在一些实施例中，nvm器件的相邻子集对应于nvm器件的行。
34.每个存储器组110u和110d包括对应的阵列110ar，包括nvm器件112，下面关于图1b进一步讨论，被配置为在编程和读取操作中被如上所述配置的相邻bl选择电路110bs和相邻驱动器电路110ac访问。
35.nvm器件112是被配置为存储由逻辑状态表示的位数据的电、机电、电磁或其他器件。nvm器件112的至少一种逻辑状态能够在写操作中被编程并且在读取操作中被检测到。在一些实施例中，逻辑状态对应于存储在给定nvm器件112中的电荷的电压电平。在一些实施例中，逻辑状态对应于给定nvm器件112的组件的物理特性，例如电阻或磁取向。
36.在各种实施例中，nvm器件112包括一个或多个otp存储器件，诸如电子熔丝(efuse)或反熔丝器件、闪存器件、随机存取存储器(ram)器件、电阻ram器件、铁电ram器件、磁阻ram器件、可擦除可编程只读存储器(eprom)器件、电可擦除可编程只读存储器(eeprom)器件等。在一些实施例中，nvm器件112是otp存储器件，包括以下关于图2讨论的一个或多个otp器件200。
37.在图1b中，存储器电路100的示意图包括单个存储器分区100a的代表性特征，以及存储器分区100a内的存储器组110u和110d和驱动器电路110ac的每个对应实例的一部分的代表性特征。存储器组110u和110d的每个实例包括阵列110ar的对应实例，包括存储器件112的多个相邻子集，每个相邻子集在图1b中表示为存储器件112的单个实例。在一些实施例中，存储器件112的每个相邻子集对应于给定阵列110ar的存储器件112的列。为清楚起见，bl驱动器100bl、位线选择电路110bs和位线未在图1b中示出。
38.功能电路100f包括耦合到对应于存储器分区100a-100d的驱动器电路110ac的每个实例的全局解码器(未示出)。全局hv开关电路100hv包括全局hv电源开关hvsu和hvsd，它们中的每一个耦合到驱动器电路110ac的每个实例。
39.两个或更多个电路元件被认为是基于两个或更多个电路元件之间的一个或多个直接信号连接和/或一个或多个间接信号连接(包括一个或多个逻辑器件，例如反相器或逻
辑门)而耦合的。在一些实施例中，两个或更多个耦合的电路元件之间的信号通信能够被一个或多个逻辑器件修改，例如，反转或使其为有条件的。
40.驱动器电路110ac的每个实例包括耦合到全局hv电源开关hvsu的hv电源开关hvpsu和耦合到全局hv电源开关hvsd的hv电源开关hvpsd。由此hv电源开关hvpsu的每个实例被配置为从全局hv电源开关hvsu接收hv电源信号hvu，并且由此hv电源开关hvpsd的每个实例被配置为从全局hv电源开关hvsd接收hv电源信号hvd。
41.每个驱动器电路110ac的每个部分包括组解码电路110dc的对应部分，其耦合到全局解码器和存储器组110u和110d中的每一个的存储器件112的对应相邻子集。每个驱动器电路110ac的每个部分还包括hv驱动器hvdr的两个实例。hv驱动器hvdr的一个实例耦合到hv电源开关hvpsu、组解码电路110dc的一部分以及存储器组110u的存储器件112的相邻子集。hv驱动器hvdr的另一实例耦合到hv电源开关hvpsd、组解码电路110dc的一部分以及存储器组110d的存储器件112的相邻子集。
42.由此组解码电路110dc的每个部分被配置为从全局解码器接收一个或多个地址信号100ad。由此对应于存储器组110u的hv驱动器hvdr的每个实例被配置为接收来自hv电源开关hvpsu的电源信号psu和接地信号agu，以及来自组解码电路110dc的一部分的使能信号enu。由此对应于存储器组110d的hv驱动器hvdr的每个实例被配置为接收来自hv电源开关hvpsd的电源信号psd和接地信号agd，以及来自组解码电路110dc的一部分的使能信号end。
43.由此存储器组110u的存储器件112的每个子集被配置为接收来自组解码电路110dc的对应部分的激活信号wlru和来自对应的hv驱动器hvdr的hv激活信号wlpu，并且由此存储器组110d的存储器件112的每个子集被配置为接收来自组解码电路110dc的对应部分的激活信号wlrd和来自对应的hv驱动器hvdr的hv激活信号wlpd。
44.每个全局hv电源开关hvsu和hvsd是一种电子电路，包括至少一个开关器件(图1b中未示出)并被配置为生成对应的hv电源信号hvu或hvd，其具有对应于nvm器件112上的相应编程和读取操作的电压电平vpp和vrd。在各种实施例中，每个全局hv电源开关hvsu和hvsd被配置为输出对应的hv电源信号hvu或hvd，其相对于地电压电平具有正极性或负极性。
45.在操作中，全局hv电源开关hvsu被配置为响应于指示正在存储器组110u之一中的nvm器件上执行编程操作的第一使能信号(未示出)生成具有电压电平vpp的hv电源信号hvu，否则具有电压电平vrd。全局hv电源开关hvsd被配置为响应于指示正在存储器组110d之一中的nvm器件上执行编程操作的第二使能信号(未示出)生成具有电压电平vpp的hv电源信号hvd，否则具有电压电平vrd。在一些实施例中，第一和第二使能信号是从功能电路100f接收的。
46.在一些实施例中，全局hv电源开关hvsu和hvsd是相同全局hv电源开关，被配置为生成hv电源信号hvu和hvd作为相同hv电源信号，相同hv电源信号响应于单个使能信号(例如，从功能电路100f接收，指示正在存储器组110u或110d之一中的nvm器件上执行编程操作)而具有电压电平vpp，否则具有电压电平vrd。
47.在一些实施例中，每个全局hv电源开关hvsu和hvsd被配置为生成具有范围从3伏(v)到8v的电压电平vpp的对应hv电源信号hvu或hvd。在一些实施例中，每个全局hv电源开关hvsu和hvsd被配置为生成具有范围从4v到6v的电压电平vpp的对应hv电源信号hvu或
hvd。在一些实施例中，每个全局hv电源开关hvsu和hvsd被配置为生成具有近似等于4.8v的电压电平vpp的对应hv电源信号hvu或hvd。
48.在一些实施例中，每个全局hv电源开关hvsu和hvsd被配置为生成具有范围从0.8v到3v的电压电平vrd的对应hv电源信号hvu或hvd。在一些实施例中，每个全局hv电源开关hvsu和hvsd被配置为生成具有范围从1v到1.8v的电压电平vrd的对应hv电源信号hvu或hvd。在一些实施例中，每个全局hv电源开关hvsu和hvsd被配置为生成具有近似等于1.35v的电压电平vrd的对应hv电源信号hvu或hvd。
49.在一些实施例中，全局hv电源开关hvsu和/或hvsd包括全局hv电源开关750，如下面关于图7a-图7c所讨论的。
50.hv电源开关hvpsu和hvpsd的每个实例是一种电子电路，包括至少一个开关器件(图1b中未示出)并被配置为接收对应的hv电源信号hvu或hvd、mv电源信号、lv电源信号和hv使能信号(图1b中未示出)，并且响应于hv使能信号生成具有第一或第二对电压电平之一的对应电源/接地信号psu/agu或psd/agd。
51.mv电源信号是具有介于电压电平vpp和接地电压电平之间的预定mv电平的电源信号。在一些实施例中，预定mv电平介于电压电平vpp和vrd之间。在一些实施例中，电压电平vpp和预定mv电平之间的差值被配置为避免hv驱动器hvdr中的晶体管(例如，下文关于图4讨论的hv驱动器400的晶体管p1、p2、n4和n5)过载。
52.在一些实施例中，预定mv电平具有范围从2.5v到3v的值。在一些实施例中，预定mv电平近似等于2.7v。
53.lv电源信号是具有介于电压电平vrd和接地电压电平之间的预定lv电平的电源信号。在一些实施例中，lv电源信号是存储器电路100的电源电压。在一些实施例中，预定lv电平对应于存储器电路100的各种信号(例如，使能信号)的高逻辑状态，并且接地电压电平对应于各种信号的低逻辑状态。
54.在一些实施例中，预定lv电平具有范围从0.8v到1.8v的值。在一些实施例中，预定lv电平近似等于1.2v。
55.hv使能信号被配置为具有与在编程或读取操作中没有访问对应存储器组110u或110d中的nvm器件112中的任何一个对应的第一逻辑状态，以及与在编程或读取操作中访问对应存储器组110u或110d中的nvm器件112对应的第二逻辑状态。在一些实施例中，从功能电路100f接收hv使能信号。
56.在操作中，响应于具有第一逻辑状态的hv使能信号，hv电源开关hvpsu和hvpsd的每个实例被配置为生成具有lv电源信号的电压电平的对应电源信号psu或psd以及具有接地电压电平的对应接地信号agu或agd。响应于具有第二逻辑状态的hv使能信号，hv电源开关hvpsu和hvpsd的每个实例被配置为生成具有对应hv电源信号hvu或hvd的电压电平vpp或vrd的对应电源信号psu或psd。
57.响应于具有第二逻辑状态的hv使能信号，hv电源开关hvpsu和hvpsd的每个实例被配置为进一步基于对应hv电源信号hvu或hvd的电压电平生成具有接地电压电平或mv电源信号的电压电平的对应接地信号agu或agd。hv电源开关hvpsu和hvpsd的每个实例被配置为当对应的hv电源信号hvu或hvd具有电压电平vpp时生成具有mv电源信号的电压电平的对应接地信号agu或agd，并且当对应的hv电源信号hvu或hvd具有电压电平vrd时生成具有接地
电压电平的接地信号agu或agd。
58.在一些实施例中，hv电源开关hvpsu和/或hvpsd包括检测电路，被配置为基于检测对应的hv电源信号hvu或hvd的电压电平来控制对应接地信号agu或agd的生成。在一些实施例中，hv电源开关hvpsu和/或hvpsd包括以下关于图5a和图5b讨论的hv电源开关500或以下关于图7a-图7c讨论的hv电源开关700。
59.在一些实施例中，hv电源开关hvpsu和/或hvpsd包括延迟和电平转换器电路，被配置为基于hv使能信号和一个或多个附加信号来控制对应的接地信号agu或agd的生成。在一些实施例中，hv电源开关hvpsu和/或hvpsd包括以下关于图6a和图6b讨论的hv电源开关600。
60.组解码电路110dc是一种电子电路，其中每个部分包括一个或多个逻辑门(未示出)，被配置为响应于地址信号100ad生成对应的使能信号enu和end。组解码电路110dc的每个部分被配置为生成具有逻辑状态(被配置为使得通过地址信号100ad标识的nvm器件112的对应子集在编程和读取操作中被激活)的对应使能信号enu和end。在一些实施例中，组解码电路110dc的每个部分被配置为生成对应的使能信号enu和end作为互补对，每对在图1b中表示为使能信号enu或end。
61.在图1b所示的实施例中，组解码电路110dc的每个部分被配置为生成和输出激活信号wlru到存储器组110u的nvm器件112的对应子集并且生成和输出激活信号wlrd到存储器组110d的nvm器件112的对应子集。组解码电路110dc的每个部分被配置为输出具有逻辑状态(被配置为根据相应使能信号enu和end的逻辑状态在编程和读取操作中激活nvm器件112的对应子集)的每个激活信号wlru和wlrd。在一些实施例中，组解码电路110dc的每个部分被配置为生成和输出激活信号wlru作为与一些或全部使能信号enu相同的信号，并且生成和输出激活信号wlrd作为与一些或全部使能信号end相同的信号。
62.在一些实施例中，每个驱动器电路110ac包括组解码电路110dc的一部分，被配置为使得通过地址信号100ad标识的nvm器件112的对应子集在编程和读取操作中被激活，例如，通过包括耦合在组解码电路110dc的每个部分和nvm器件112的对应子集之间的缓冲器和/或反相器(未示出)，缓冲器和/或反相器被配置为响应于相应的使能信号enu或end生成对应的激活信号wlru或wlrd。
63.在一些实施例中，组解码电路110dc的每个部分包括单个解码器，被配置为基于将nvm器件112的任一相邻子集标识为在编程和读取操作中被激活的地址信号100ad，生成使能信号enu和end作为相同的使能信号并且生成激活信号wlru和wlrd作为相同激活信号。在一些实施例中，组解码电路110dc的每个部分包括下面关于图3a讨论的解码电路300a。
64.在一些实施例中，组解码电路110dc的每个部分包括：第一解码器，被配置为基于将相邻存储器组110u的nvm器件112的子集标识为在编程和读取操作中被激活的地址信号100ad，生成使能信号enu和激活信号wlru；以及第二解码器，被配置为基于将相邻存储器组110u的nvm器件112的子集标识为在编程和读取操作中被激活的地址信号100ad，生成使能信号end和激活信号wlrd。在一些实施例中，组解码电路110dc的每个部分包括下面关于图3b讨论的解码电路300b。
65.hv驱动器hvdr的每个实例是一种电子电路，包括多个晶体管(图1b中未示出)，被配置为响应于对应的使能信号enu和电源/接地信号psu/agu或使能信号end和电源/接地信
号psd/agd，生成和输出hv激活信号wlpu或wlpd。
66.hv驱动器的每个实例被配置成响应于具有逻辑状态(被配置为使得nvm器件112的对应子集在编程或读取操作中被激活)的对应使能信号enu或end，生成具有对应的电源信号psu或psd的电压电平的对应hv激活信号wlpu或wlpd，否则生成具有接地电压电平的对应hv激活信号wlpu或wlpd。
67.在一些实施例中，hv驱动器hvdr包括以下关于图4讨论的hv驱动器400。
68.如上所述，hv电源开关hvpsu和hvpsd的每个实例被配置为响应于在对应存储器组110u或110d中的nvm器件112上执行编程操作而输出具有电压电平vpp的对应电源信号psu或psd，响应于在对应存储器组110u或110d中的nvm器件112上执行读取操作而输出具有电压电平vrd的对应电源信号psu或psd，否则具有lv电源信号的电压电平。
69.在其中组解码电路110dc的每个部分被配置为生成使能信号enu和end作为相同使能信号的实施例中，hv驱动器的每个实例由此被配置为响应于在与驱动器电路110ac相邻的存储器组110u和110d中的对应一个中的nvm器件的子集中的nvm器件上执行编程或读取操作而输出具有对应电源信号psu或psd的电压电平vpp或vrd的对应hv激活信号wlpu或wlpd，并且响应于在与驱动器电路110ac相邻的存储器组110u和110d中的另一个中的nvm器件的子集中的nvm器件上执行编程或读取操作而输出具有lv电源信号的电压电平的对应hv激活信号wlpu或wlpd。
70.在其中组解码电路110dc的每个部分被配置为生成使能信号enu和end作为分离的使能信号的实施例中，hv驱动器的每个实例由此被配置为响应于在与驱动器电路110ac相邻的存储器组110u和110d中的对应一个中的nvm器件的子集中的nvm器件上执行编程或读取操作而输出具有对应电源信号psu或psd的电压电平vpp或vrd的对应hv激活信号wlpu或wlpd，并且响应于在与驱动器电路110ac相邻的存储器组110u和110d中的另一个中的nvm器件的子集中的nvm器件上执行编程或读取操作而输出具有接地电压电平的对应hv激活信号wlpu或wlpd。
71.因此，在编程和读取操作期间，相邻组110u和110d中的未选择的组中的nvm器件的子集被配置为接收具有lv或接地电压电平的对应hv激活信号wlpu或wlpd。与未选择的相邻组中的nvm器件在选择的相邻组上的编程和读取操作期间(有时称为干扰事件)接收编程和读取电压电平的方法相比，nvm器件电流泄漏水平降低，从而降低功耗，并且降低hv应力，从而提高nvm器件可靠性。
72.在一些实施例中，每个hv电源开关hvpsu和hvpsd被配置为通过将接地信号agu或agd从接地电压电平切换到mv电平来使对应的hv驱动器hvdr生成hv激活信号wlpu或wlpd。与不包括将接地信号从接地电压电平切换到mv电平的方法相比，由此hv驱动器hvdr能够包括更少的共源共栅晶体管，从而减少面积要求。
73.图2是根据一些实施例的otp器件200的示意图。otp器件200(在一些实施例中也称为反熔丝器件200)可用作上面关于图1a和图1b讨论的一些或全部nvm器件112。
74.otp器件200包括编程晶体管210和读取晶体管220。编程晶体管210包括栅极212和源极/漏极(s/d)端子214，读取晶体管220包括栅极222和s/d端子224，并且编程晶体管210和读取晶体管220共享s/d端子230。
75.在图2所示的实施例中，编程晶体管210和读取晶体管220中的每一个都是nmos晶
体管。在一些实施例中，编程晶体管210或读取晶体管220中的一者或两者是pmos晶体管。
76.栅极212耦合到hv驱动器hvdr的实例并且由此被配置为接收对应于如上所述的hv激活信号wlpu或wlpd之一的hv激活信号wlp。s/d端子214与晶体管210外部的电路元件电隔离，因此被认为具有浮置电压电平。
77.栅极222耦合到组解码电路110dc的实例的一部分并且由此被配置为接收对应于如上所述的激活信号wlru或wlrd之一的hv激活信号wlr。s/d端子224耦合到位线并且由此被配置为接收如上所述的位线信号bl。
78.s/d端子230与晶体管210和220外部的元件电隔离并由此被配置为晶体管210和220之间的导电路径。
79.栅极212和222中的每一个与otp器件200的其他实例(未示出)的对应栅极共享电连接，使得otp器件200的对应子集(例如，列)被配置为接收激活信号wlru或wlrd和hv激活信号wlpu或wlpd的相同实例。s/d端子224与otp器件200的其他实例(未示出)的对应s/d端子共享电连接，使得otp器件200的对应子集(例如，行)被配置为接收位线信号bl的相同实例。otp器件200的每个实例由此被配置为接收激活信号wlr、hv激活信号wlp和位线信号bl的唯一组合。
80.在otp器件200上的编程和读取操作中，信号wlp被施加到栅极212，晶体管220响应于施加到栅极222的信号wlr和具有接地电压电平的位线信号bl而导通。
81.在编程操作之前，栅极212的介电层被配置为具有在一些实施例中代表逻辑高电平的高电阻的绝缘体。在编程操作期间，信号wlp具有上面讨论的电压电平vpp，由此第一电压电平和接地电压电平之间的差在栅极212的介电层上产生足够大的电场以可持续地改变介电材料，使得在一些实施例中，得到的降低的电阻代表逻辑低电平。
82.在读取操作中，信号wlp具有上面讨论的电压电平vrd，由此第二电压电平和接地电压电平之间的差产生足够小的电场以避免可持续地改变栅极212的介电材料并且足够大以生成流经s/d端子230和224并且具有能够被感测放大器(未示出)感测的幅度的电流，从而用于确定otp器件200的编程状态。
83.通过以上讨论的配置，根据以上关于图1a和图1b的存储器电路100的讨论，otp器件200能够响应于激活信号wlru和wlrd以及hv激活信号wlpu和wlpd而被编程和读取，使得包括otp器件200的存储器电路100能够实现上述益处。
84.图3a和图3b是根据一些实施例的解码电路300a和300b的示图。解码电路300a和300b中的每一个都可用作上文关于图1a和图1b所讨论的组解码电路110dc的一部分。解码电路300a对应于其中组解码电路110dc的一部分被配置为输出使能/激活信号enu/wlru和end/wlrd作为相同使能/激活信号的实施例，并且解码电路300b对应于其中组解码电路110dc的一部分被配置为输出使能/激活信号enu/wlru和end/wlrd作为分离的使能/激活信号的实施例。
85.解码电路300a包括耦合到驱动器du和dd的解码器310a，解码器310a被配置为接收地址信号100ad并输出单个使能信号enu/end。
86.解码器(例如，解码器310a)是一种逻辑电路，被配置为生成使能信号，例如使能信号enu和/或end，具有基于接收的信号(例如，地址信号100ad)的第一逻辑状态，具有逻辑状态的预定组合，例如对应于nvm器件112的子集的地址，否则具有第二逻辑状态。在一些实施
例中，解码器被配置为生成使能信号作为互补对。在一些实施例中，解码器包括逻辑门的组合，例如反相器和/或nand、nor和/或其他合适的门。
87.驱动器(例如，驱动器du或dd)是一种电子电路，被配置为生成激活信号，例如激活信号wlru或wlrd，具有基于接收的信号(例如，使能信号enu或end)的逻辑状态的逻辑状态，以及基于接收的电源信号的最大电压电平。在各种实施例中，激活信号的最大电压电平等于或大于接收的信号的最大电压电平。在各种实施例中，驱动器包括一个或多个反相器和/或缓冲器。在一些实施例中，驱动器包括输出反相器或缓冲器，被配置为生成包括驱动电流的激活信号，该驱动电流被配置为对nvm器件的子集(例如，列)的组合电容充电。
88.在图3a所示的实施例中，每个驱动器du和dd被配置为从解码器310a接收单个使能信号enu/end，并且生成对应的激活信号wlru和wlrd作为相同的激活信号。在一些实施例中，驱动器du和dd被配置为基于从解码器310a接收使能信号enu/end来生成对应的激活信号wlru和wlrd作为互补对。在一些实施例中，每个驱动器du和dd被配置为从解码器310a接收单个使能信号enu/end，并且生成互补信号，由此使能信号enu/end作为互补对从解码电路300a输出。在一些实施例中，解码电路300a不包括驱动器du和dd，并且被配置为输出使能信号enu/end作为激活信号wlru/wlrd。
89.由此，解码电路300a被配置为响应于存储器信号100ad被配置为指示相邻存储器组110u中的nvm器件112的子集或相邻存储器组110d中的nvm器件112的子集中的任一个中的nvm器件112上的编程或读取操作的性能，生成使能信号enu/end和激活信号wlru/wlrd(如果适用)。
90.解码电路300b包括耦合到驱动器du的解码器310b和耦合到驱动器dd的解码器310b，解码器310b的每个实例被配置为接收地址信号100ad。解码器310b的第一实例被配置为输出使能信号enu，并且解码器310b的第二实例被配置为输出使能信号end。驱动器du和dd被配置为从解码器310b的实例接收分离的使能信号enu和end，并生成对应的分离激活信号wlru和wlrd。在一些实施例中，驱动器du和dd被配置为基于从解码器310b接收使能信号enu和end来生成对应的激活信号wlru和wlrd作为互补对。在一些实施例中，每个驱动器du和dd被配置为从对应的解码器310b接收单个使能信号enu或end，并且生成互补信号，由此使能信号enu或end作为互补对从解码电路300b输出。在一些实施例中，解码电路300b不包括驱动器du和dd，并且被配置为输出使能信号enu和end作为激活信号wlru和wlrd。
91.解码电路300b由此被配置为响应于存储器信号100ad被配置为指示在相邻存储器组110u中的nvm器件112的子集中的nvm器件112上的编程或读取操作的性能，生成使能信号enu和激活信号wlru(如果适用)，并且响应于存储器信号100ad被配置为指示在相邻存储器组110d中的nvm器件112的子集中的nvm器件112上的编程或读取操作的性能，生成使能信号end和激活信号wlrd(如果适用)。
92.通过上面讨论的配置，解码电路300a和300b中的每一个都能够根据上面关于组解码电路110dc以及图1a和图1b的讨论生成使能信号enu和end以及激活信号wlru和wlrd，使得包括解码电路300a或300b的存储器电路100能够实现上述益处。
93.图4是根据一些实施例的hv驱动器400的示图。hv驱动器400(在一些实施例中也称为混合锁存器400或两相混合锁存器400)可用作上面关于图1a和图1b讨论的hv驱动器hvdr中的一些或全部。
94.hv驱动器400包括被配置为接收对应于电源信号psu或psd之一的电源信号ps的电源信号节点psn、被配置为接收对应于接地信号agu或agd之一的接地信号ag的接地节点agn以及被配置为输出对应于hv激活信号wlpu或wlpd之一的hv激活信号wlp的输出节点wlpn，每个都在上面关于图1a和图1b进行了讨论。
95.pmos晶体管p1和nmos晶体管n4串联耦合在电源信号节点psn和接地节点agn之间，pmos晶体管p2和nmos晶体管n5串联耦合在电源信号节点psn和接地节点agn之间，晶体管p1和n4的栅极彼此耦合并耦合到晶体管p2和n5的源极端子，晶体管p2和n5的栅极彼此耦合并耦合到晶体管p1和n4的源极端子。pmos晶体管p1和p2以及nmos晶体管n4和n5由此被布置为锁存器电路，被配置为将晶体管p1和n4或p2和n5的一对耦合栅极锁存到电源信号ps的电压电平，并且将晶体管p1和n4或p2和n5的另一对耦合栅极锁存到接地信号ag的电压电平。
96.nmos晶体管n1和n6串联耦合，该串联被布置为与nmos晶体管n4并联，并且nmos晶体管n2和n7串联耦合，该串联被布置为与nmos晶体管n5并联。pmos晶体管p3和p4串联耦合在电源信号节点psn和输出节点wlrn之间，并且nmos晶体管n3和n8串联耦合在输出节点wlrn和被配置为具有接地电压电平的接地参考节点之间。pmos晶体管p3的栅极耦合到晶体管p2和n5的耦合栅极对。
97.pmos晶体管p4被配置为接收共源共栅偏置电压vpcb，并且nmos晶体管n1-n3中的每一个被配置为接收共源共栅偏置电压vncb。nmos晶体管n6被配置为接收对应于上文关于图1a、图1b、图3a和图3b讨论的使能信号enu或end之一的使能信号en，并且晶体管n7和n8被配置为接收与使能信号en互补的使能信号enb。
98.共源共栅偏置电压vpcb具有相对于电源信号ps(被配置为将pmos晶体管p3的元件上的电压降维持在或低于预定pmos过应力电平)的电压电平的电压电平，并且共源共栅偏置电压vncb具有相对于接地信号ag(被配置为将nmos晶体管n1-n3中的每一个的元件上的电压降维持在或低于预定nmos过应力电平)的电压电平的电压电平。
99.使能信号en/enb被配置为在编程或读取操作中选择耦合到输出节点wlpn的nvm设备时具有高/低逻辑状态组合，否则具有低/高逻辑状态组合。
100.hv驱动器400由此被配置为在操作中通过截止nmos晶体管n6并导通nmos晶体管n7和n8来响应具有低/高逻辑状态组合的使能信号en/enb，从而使得晶体管p1和n4的耦合栅极具有接地信号ag的电压电平，晶体管p2、p3和n5的耦合栅极具有电源信号ps的电压电平。电压电平使得pmos晶体管p3截止和nmos晶体管n8导通，从而将输出节点wlpn与电源信号节点psn去耦，并将输出节点wlpn耦合到接地参考节点，使hv激活信号wlp具有接地电压电平。
101.响应于具有高/低逻辑状态组合的使能信号en/enb，hv驱动器400由此被配置为导通nmos晶体管n6并且截止nmos晶体管n7和n8，从而使得晶体管p1和n4的耦合栅极具有电源信号ps的电压电平，晶体管p2、p3和n5的耦合栅极具有接地信号ag的电压电平。电压电平使得pmos晶体管p3导通和nmos晶体管n8截止，从而将输出节点wlpn与接地参考节点去耦，并将输出节点wlpn耦合到电源信号节点psn，使hv激活信号wlp具有电源信号ps的电压电平。
102.如上所述，每个hv电源开关hvpsu和hvpsd被配置为响应于在编程或读取操作中选择对应存储器组110u或110d中的nvm器件，输出具有电压电平vpp或vrd/mv电源信号电压电平的对应电源/接地信号psu/agu或psd/agd，否则具有lv电源电压电平/接地电压电平。因此，具有高/低逻辑状态组合的使能信号en/enb在电源/接地信号ps/ag具有电压电平vpp或
vrd/mv电源信号电压电平时出现，使得hv激活信号wlp在编程操作中在输出节点wlpn上输出，具有电压电平vpp，并且在读取操作中具有电压电平vrd。
103.当使能信号en/enb具有低/高逻辑状态组合时，激活信号wlp在输出节点wlpn上输出，具有独立于作为电源/接地信号ps/ag接收的对应电源/接地信号psu/agu或psd/agd的电压电平的接地电压电平。
104.hv驱动器400的编程操作在下面关于图5a-图7c进一步讨论。图5a、图6a、图7a和图7c中的每个是为了说明的目的而简化的存储器电路100的一部分的电路图。图5b、图6b和图7b中的每个是对应的存储器电路参数的示图。图5b、图6b和图7b中描绘的参数是出于说明目的呈现的非限制性示例。在各种实施例中，存储器电路100包括除了图5b、图6b和图7b中描绘的那些参数之外的操作参数，由此如本文所讨论的那样执行编程操作。
105.图5a是驱动器电路110ac的示图，图5b是根据一些实施例的对应驱动器电路参数的示图。在图5a中描绘的非限制性示例中，驱动器电路110ac包括上面关于图4讨论的hv驱动器400以及可用作上文关于图1b讨论的hv电源开关hvpsu或hvpsd的hv电源开关500。出于说明的目的，图5a包括hv驱动器400的简化版本。
106.hv电源开关500包括耦合到hv驱动器400的电源信号节点psn的电平转换器/电源开关s1。pmos晶体管p5、nmos晶体管n9和电流源is1串联耦合在电源信号节点psn和接地参考节点之间，并且nmos晶体管n10和n11串联耦合在电源信号节点/信号mv和接地参考节点之间。晶体管p5和n9之间的结耦合到nmos晶体管n10的栅极，反相器in1包括耦合到nmos晶体管n9和电流源is1之间的结的输入端子以及耦合到nmos晶体管n11的栅极的输出端子。nmos晶体管n10和n11之间的结耦合到hv驱动器400的接地节点agn。
107.电平转换器/电源开关s1是一种电子电路，被配置为接收hv使能信号enhv、lv电源信号lv和对应于hv电源信号hvu或hvd的hv电源信号hv，每个都在上面关于图1b进行了讨论。电平转换部分被配置为响应于根据hv电源信号hv的电压电平vpp或vrd转换的使能信号enhv来控制多个晶体管(未标记)的栅极。电平转换器/电源开关s1由此被配置为在操作中在电源信号节点psn上输出电源信号ps，具有hv电源信号hv的电压电平vpp或vrd或lv电源信号lv的电压电平之一。
108.pmos晶体管p5的栅极被配置为接收参考电压vdet，nmos晶体管n9的栅极被配置为接收共源共栅偏置电压vncb，并且当如下所述在编程操作期间导通晶体管p5和n9中的每一个时，电流源is1被配置为限制通过晶体管p5和n9传导的电流。
109.晶体管p5和n9以及电流源is1由此被布置为hv电平检测器，被配置为在操作中响应于相对于参考电压vdet和共源共栅偏置电压vncb的电压电平的电源信号ps的电压电平，在nmos晶体管n10的栅极处生成信号hvf1并且在nmos晶体管的栅极处生成hvf2。nmos晶体管n10和n11由此被布置为接地信号开关，被配置为响应于信号hvf1和hvf2相对于mv电源信号mv的电压电平和接地电压电平的电压电平而在接地节点agn上输出接地信号ag。
110.参考图5b进一步讨论hv电源开关500的操作。图5b包括随时间(未标记)绘制的电源信号ps、接地信号ag、信号hvf1和hv使能信号enhv。相对于对应于参考电压vdet加上pmos晶体管p5的阈值电压的参考电压vdt1绘制电源信号ps。在一些实施例中，hv电源开关500和参考电压vdet被配置为使得参考电压vdt1具有近似等于电压电平vpp的一半的电压电平。编程操作被分成第一阶段ph1，接着是第二阶段ph2。
111.在编程操作的阶段phl开始时，使能信号en/enb具有高/低逻辑状态组合，从而使hv激活信号wlp具有如上文关于图4所讨论的电源信号ps的电压电平。基于hv使能信号enhv具有接地电压电平，电源信号ps具有电压电平lv，使得pmos晶体管截止，信号hvf1具有低逻辑状态，使得nmos晶体管n10截止，信号hvf2具有高电平逻辑状态，使得nmos晶体管n11导通，接地信号节点agn从电压节点/电平mv去耦并耦合到接地参考节点，并且接地信号ag具有接地电压电平。如图5a和图5b所示，hv电源开关500由此被控制以输出具有电压电平lv的电源信号ps，并且hv驱动器400由此被设置为输出具有电压电平lv的hv激活信号wlp。
112.在阶段ph1结束和阶段ph2开始时，hv使能信号enhv从接地电压电平切换到电压电平lv，从而使电平转换器/电源开关s1将输出电源信号ps从电压电平lv斜升至hv电源信号hv的电压电平vpp(对应于编程操作)，描述为变换t1。
113.电源信号ps增加到高于参考电压vdt1使得pmos晶体管p5导通，使得信号hvf1具有hv电源信号hv的电压电平vpp(并且信号hvf2具有接地电压电平)，描述为变换t2。信号hvf1具有hv电源信号hv的电压电平vpp使得nmos晶体管导通(并且信号hvf2具有接地电压电平使得nmos晶体管p11截止)，使得接地信号节点agn耦合到电压节点/电平mv并从接地参考节点去偶，信号ag作为电压电平mv输出，描述为变换t3。
114.在阶段ph2结束时，电源信号ps具有hv电源信号hv的电压电平vpp。如图5a和图5b所示，hv电源开关500由此被控制以输出具有hv电源信号hv的电压电平vpp的电源信号ps，并且hv驱动器400由此在接收具有电压电平mv的接地信号ag的同时将输出hv激活信号wlp锁存为hv电源信号hv的电压电平vpp。
115.图6a是驱动器电路110ac的示图，图6b是根据一些实施例的对应驱动器电路参数的示图。在图6a中描绘的非限制性示例中，驱动器电路110ac包括上面关于图4讨论的hv驱动器400以及可用作上文关于图1b讨论的hv电源开关hvpsu或hvpsd的hv电源开关600。出于说明的目的，图6a包括hv驱动器400的简化版本。
116.hv电源开关600包括如以上关于hv电源开关500和图5a所讨论的配置的电平转换器/电源开关s1、晶体管n10和n11以及反相器in1。代替晶体管p5和n9以及电流源cs1，hv电源开关600包括延迟和hv电平转换器电路d1，在一些实施例中也称为延迟电路d1。
117.延迟电路d1是一种电子电路，被配置为接收hv使能信号enhv，并且响应于hv使能信号enhv的上升沿，输出到反相器inl的控制信号(未标记)和预定的延迟时间后的信号hvfl(作为转换电平)中的每一个的上升沿。
118.如图6b所示，信号enhv、hvf1、ag和ps在阶段ph1和ph2期间具有与上面关于hv电源开关500以及图5a和图5b讨论的那些相对应的波形。代替变换t1-t3，图6b描绘变换t4-t6。
119.在阶段ph1开始时，具有接地电压电平的hv使能信号使延迟电路d1输出具有接地电压电平的信号hvf1并且控制反相器in1具有高逻辑状态，从而使接地信号ag具有如上所述的接地电压电平。
120.变换t4对应于上面讨论的变换t1，其中hv使能信号enhv的上升沿使得电平转换器/电源开关s1将输出电源信号ps从电压电平lv斜升至阶段ph1结束和阶段ph2开始时的hv电源信号hv的电压电平vpp。hv使能信号enhv的上升沿也使延迟电路d1在预定延迟时间后输出具有hv电源信号hv的电压电平vpp的信号hvf1(并使反相器in1输出具有接地电压电平的信号hvf2)，描述为变换t5。
121.变换t6对应于上述变换t3，在此之后hv电源开关600输出具有电压电平mv的接地信号ag。
122.通过以上讨论的配置，包括hv驱动器400以及包括hv电源开关500或600之一的hv电源开关hvpsu或hvpsd的存储器电路100能够输出具有上面关于存储器电路100讨论的特性的hv激活信号wlp，使得包括hv驱动器400以及包括hv电源开关500或600之一的hv电源开关hvpsu或hvpsd的存储器电路100能够实现上述益处。
123.图7a和图7c中的每一个是存储器电路100的实例的示图，图7b是根据一些实施例的对应存储器电路参数的示图。在图7a中描绘的非限制性示例中，存储器电路100包括上面关于图4讨论的hv驱动器400、可用作hv电源开关hvpsu或hvpsd的hv电源开关700以及可用作全局hv电源开关hvsu或hvsd的全局hv电源开关750，每个均在上面关于图1b进行了讨论。出于说明的目的，图7a包括hv驱动器400的简化版本。
124.为了说明的目的，在图7a-图7c所示的实施例中，存储器电路100包括otp器件200，由otp器件200的单个实例表示，其中接收的激活信号wlr具有对应于导通晶体管220的逻辑状态，从而提供到位线bl的电流路径。在一些实施例中，存储器电路100包括除otp器件200之外的nvm器件112，并且以其他方式被配置为提供到一个或多个位线bl的一个或多个电流路径。
125.hv电源开关700包括如以上关于hv电源开关500和图5a所讨论的配置的电平转换器/电源开关s1、晶体管n9-n11、电流源is1和反相器。代替pmos晶体管p5，hv电源开关700包括耦合在电源信号节点psn和nmos晶体管n9之间的pmos晶体管p6和p7，并且hv电源开关700还包括具有耦合到反相器in1的输出端子的输入端子的反相器in2。
126.晶体管p6的栅极被配置为接收共源共栅偏置电压vpcb，并且pmos晶体管p7的栅极被配置为接收电压电平vrd，每个都在上面进行了讨论，使得hv电源开关700被配置为在操作中根据以上关于hv电源开关500以及图5a和图5b的讨论，响应于检测电源信号节点psn上的电源信号ps的电压电平，在接地信号节点agn上输出接地信号ag。
127.在图7a所示的实施例中，随着电源信号ps从电压电平lv斜升至电压电平vpp，hv电源开关700由此被配置为如上面关于图5b所讨论的，基于共源共栅偏置电压vpcb、电压电平vrd以及pmos晶体管p6和p7的阈值电压，检测电源信号ps的相对于参考电压vdt1的电压电平。在一些实施例中，hv电源开关700由此被配置为检测电源信号ps的相对于具有近似等于电压电平vpp的一半的电压电平的参考电压vdt1的电压电平。
128.通过包括反相器in2，hv电源开关700还被配置为响应于检测电源信号节点psn上的电源信号ps的电压电平而生成信号hvf3，使得信号hvf3在放电操作中可由全局hv电源开关750使用，如下所述。
129.全局hv电源开关750包括耦合到节点hvn的电平转换器/电源开关s2、放电控制电路dc以及串联耦合在节点hvn和接地参考节点之间的pmos晶体管p8以及nmos晶体管n12和n13。
130.电平转换器/电源开关s2被配置为在节点hvn上输出hv电源信号hv，具有接收的电压电平vpp或vrd之一。放电控制电路dc被配置为从hv电源开关700接收信号hvf3并输出放电使能信号enhvd。晶体管p8的栅极被配置为接收电压电平vrd，nmos晶体管n12的栅极被配置为接收共源共栅偏置电压vncb，nmos晶体管n13的栅极被配置为接收使能信号enhvd。
131.包括全局hv电源开关750和hv电源开关700的存储器电路100由此被配置为控制包括放电操作的编程操作，如下面参考图7b和图7c所讨论的。
132.图7b包括随时间(未标记)绘制的例如从功能电路100f接收的控制信号pgm、放电使能信号enhvd、信号hvf3、hv电源信号hv、bl信号bl和激活信号wlr。hv电源信号hv是相对于对应于电压电平vrd加上pmos晶体管p7的阈值电压的参考电压vdt2绘制的。
133.hv电源开关700和电压电平vrd被配置为使得参考电压vdt2的电压电平小于上述参考电压vdt1的电压电平。在一些实施例中，hv电源开关700和电压电平vrd被配置为使得参考电压vdt2具有介于1.5v和2.0v之间的电压电平。在一些实施例中，hv电源开关700和电压电平vrd被配置为使得参考电压vdt2具有近似等于1.8v的电压电平。
134.在图7b所示时期的开始，控制信号pgm具有对应于编程操作的低逻辑状态，随后是对应于放电操作的开始的上升沿。控制信号pgm的上升沿使放电控制电路dc输出具有高逻辑状态的放电使能信号enhvd，描述为变换t7。
135.放电使能信号enhvd的上升沿使电平转换器/电源开关s2将hv电源信号hv从电压电平vpp斜升至电压电平vrd，描述为变换t8。
136.hv电源信号hv降低到低于参考电压vdt2使pmos晶体管p6截止，使得信号hvf2具有高逻辑状态并且信号hvf3具有接地电压电平，描述为变换t9。
137.信号hvf3的下降沿使放电控制电路dc输出具有低逻辑状态的放电使能信号enhvd，描述为变换t10，并且放电使能信号enhvd的下降沿使bl信号bl具有高逻辑状态并且使激活信号wlr具有接地电压电平，统称为变换t11。
138.如图7a中箭头所示，在从变换t7到变换t10的时段期间，存储器电路100提供双电流放电路径。通过晶体管p8、n12和n13提供到接地参考节点的第一放电路径，并且通过位线bl和otp器件200的晶体管210和220提供第二放电路径，在编程操作期间被编程为低电阻状态。
139.在变换t10处，放电使能信号enhvd的下降沿使晶体管n13截止，从而断开第一放电路径，并且随后的激活信号wlr的下降沿使晶体管220截止，从而断开第二放电路径。
140.因为变换t10基于检测在变换t9处降低到低于参考电压vdt2的hv电源信号hv，所以存储器电路100被配置为如图7a中所描绘的，在hv电源信号hv具有低于参考电压vdt2的电压电平后结束放电操作。因为nvm器件112的子集，例如图7a中描绘的otp器件200，在编程操作期间集体偏置，确保hv电源信号hv具有低于参考电压vdt2的电压电平，避免在nvm器件的子集上留下潜在的破坏性残余电压。
141.编程操作在图7c中进一步示出。图7c描述了三个编程状态：初始状态st1、编程状态st2和终止状态st3。每个状态包括图7a中所描述的实施例的简化描述。
142.在每个状态st1、st2和st3中，全局hv电源开关750被描述为电平转换器/电源开关s2、放电控制电路dc以及由电流源is2表示的晶体管p8、n12和n13。hv电源开关700被描述为电平转换器/电源开关s1、晶体管p6、p6、n9以及由电压检测器vd表示的反相器in1和in2以及由接地开关ags表示的晶体管n10和n11。hv驱动器400被描述为包括耦合到对应于在编程操作中被选择的nvm器件112的子集的电源信号节点psn(未标记)的输出节点wlpn(未标记)。nvm器件的子集由otp器件200的非限制性示例表示，包括编程晶体管210和读取晶体管220(未标记)导通，从而提供到具有接地电压电平的位线bl的电流路径。
143.在状态st1中，具有电压电平vrd的hv电源信号hv从电平转换器/电源开关s2通过电平转换器/电源开关s1和hv驱动器400传播到晶体管210的栅极。放电控制电路dc输出放电使能信号enhvd，使得电流源is2截止。基于电压检测器vd检测具有低于参考电压vdt1的电压电平vrd的hv电源信号hv，接地开关ags耦合到接地参考节点，使得接地信号ag具有接地电压电平。
144.在状态st2中，具有编程电压电平vpp的hv电源信号hv从电平转换器/电源开关s2通过电平转换器/电源开关s1和hv驱动器400传播到晶体管210的栅极，从而将选择的nvm器件112编程为低电阻状态，例如，通过在晶体管210的栅极中形成导通通道。基于电压检测器vd检测到具有大于vdt1的电压电平vpp的hv电源信号hv，放电控制电路dc输出放电使能信号enhvd，使电流源is2保持截止，并且接地开关ags耦合到电压节点/电平mv，使得接地信号ag具有电压电平mv。
145.在状态st3中，降低至电压电平vrd的hv电源信号hv从电平转换器/电源开关s2通过电平转换器/电源开关s1和hv驱动器400传播到晶体管210的栅极。基于电压检测器vd检测到具有低于参考电压vdt2的电压电平的hv电源信号hv，放电控制电路dc输出放电使能信号enhvd，使电流源is2导通，接地开关ags耦合到电压参考节点，使得接地信号ag具有电压电平。上面关于图7b讨论的所得双电流放电路径在图7c中由箭头表示。
146.通过以上关于图7a-图7c讨论的配置，包括hv驱动器400、包括hv电源开关700的hv电源vpsu或hvpsd以及包括全局hv电源开关750的全局hv电源开关hvsu或hvsd的存储器电路100能够输出具有以上关于存储器电路100讨论的特性的hv激活信号wlp，使得包括hv驱动器400、包括hv电源开关700的hv电源开关hvpsu或hvpsd以及包括全局hv电源开关750的全局hv电源开关hvsu或hvsd的存储器电路100能够实现上面讨论的益处。
147.包括hv驱动器400、包括hv电源开关700的hv电源开关hvpsu或hvpsd以及包括全局hv电源开关750的全局hv电源开关hvsu或hvsd的存储器电路100还能够通过反馈布置使用检测的hv电平，由此在nvm器件编程操作期间控制放电时间。与不包括检测hv电平以控制放电时间的方法相比，这样的实施例能够降低功率需求并避免后续操作中的残余电压损坏。
148.图8是根据一个或多个实施例的执行编程操作的方法800的流程图。方法800可用于存储器电路，例如以上关于图1a-图7c讨论的存储器电路100。
149.在图8中描述了方法800的操作的顺序仅用于说明；方法800的操作能够以与图8所示的顺序不同的顺序执行。在一些实施例中，除了图8中描绘的那些之外的操作在图8所示的操作之前、之间、之中和/或之后执行。在一些实施例中，方法800的操作是操作存储器电路的方法的操作的子集。
150.在操作810处，在一些实施例中，在与第一组nvm器件和第二组nvm器件相邻的驱动器电路处接收具有与第一组nvm器件中的nvm器件对应的配置的地址信号。在一些实施例中，在驱动器电路处接收地址信号包括在与存储器组110u和110d相邻的驱动器电路110ac处接收地址信号100ad，如上文关于图1a和图1b所讨论的。
151.在操作820处，响应于具有与第一组nvm器件中的nvm器件对应的配置的地址信号，第一和第二hv电源信号由第一和第二全局hv电源开关生成。第一hv电源信号具有第一电压幅度并且第二hv电源信号具有小于第一电压幅度的第二电压幅度。
152.在一些实施例中，生成第一和第二hv电源信号包括使用全局hv电源开关hvsu来生
成具有电压电平vpp的hv电源信号hvu和使用全局hv电源开关hvsd生成具有电压电平vrd的hv电源信号hvd，如以上关于图1a-图7c所讨论的。
153.在操作830处，在与第一和第二组nvm器件相邻的驱动器电路处接收第一和第二电源信号。在一些实施例中，接收第一和第二电源信号包括在hv电源开关hvpsu处接收hv电源信号hvu和在hv电源开关hvpsd处接收hv电源信号hvd，如以上关于图1a-图7c所讨论的。
154.在操作840处，响应于具有该配置的地址信号，第一hv激活信号从驱动器电路输出到nvm器件，第一hv激活信号具有第一电压幅度。在一些实施例中，将第一hv激活信号输出到nvm器件包括使用hv驱动器hvdr向nvm器件112的子集输出具有电压电平vpp的hv激活信号wlpu，如上面关于图1a-图7c所讨论的。在一些实施例中，使用hv驱动器hvdr来输出hv激活信号wlpu包括使用上面关于图4-图7c讨论的hv驱动器400。
155.在一些实施例中，输出具有第一电压幅度的第一hv激活信号包括使用驱动器电路中的hv开关来生成具有介于第一电压幅度和接地电压电平之间的第四电压幅度的接地信号。在一些实施例中，使用驱动器电路中的hv开关来生成具有第四电压幅度的接地信号包括使用以上关于图5a-图7c讨论的hv电源开关500-700之一。
156.在一些实施例中，nvm器件包括otp器件，并且从驱动器电路向nvm器件输出第一hv激活信号包括向otp器件输出第一hv激活信号和另一激活信号。在一些实施例中，向otp器件输出第一hv激活信号和另一激活信号包括向otp器件200输出hv激活信号wlp和激活信号wlr，如上面关于图2所讨论的。
157.在操作850处，响应于具有该配置的地址信号，第二hv激活信号从驱动器电路输出到第二组nvm器件，第二hv激活信号具有等于或小于第二电压幅度的第三电压幅度。在一些实施例中，将第二hv激活信号输出到第二组nvm器件包括使用hv驱动器hvdr向nvm器件112的子集输出具有电压电平vrd或电压电平lv的hv激活信号wlpd，如上面关于图1a-图7c所讨论的。在一些实施例中，使用hv驱动器hvdr来输出hv激活信号wlpd包括使用上面关于图4-图7c讨论的hv驱动器400。
158.在一些实施例中，在操作840中输出第一hv激活信号和输出第二激活信号中的每一个响应于由驱动器电路生成的相同使能信号，并且从驱动器电路向第二组nvm器件输出第二hv激活信号包括具有等于第二电压幅度的第三电压幅度的第二hv激活信号。在一些实施例中，由驱动器电路生成相同的使能信号包括使用解码电路300a来生成使能信号enu和end，如上文关于图3a所讨论的。
159.在一些实施例中，在操作840中输出第一hv激活信号响应于由驱动器电路生成的第一使能信号，输出第二激活信号响应于由驱动器电路与第一使能信号分离地生成的第二使能信号，并且从驱动器电路向第二组nvm器件输出第二hv激活信号包括具有等于接地电压电平的第三电压幅度的第二hv激活信号。在一些实施例中，由驱动器电路生成第一和第二使能信号包括使用解码电路300b来生成使能信号enu和end，如上文关于图3b所讨论的。
160.在操作860处，在一些实施例中，驱动器电路用于对nvm器件执行放电操作，该放电操作包括检测第一hv电源信号的电压电平。在一些实施例中，执行放电操作包括使用全局hv电源开关750、hv电源开关700和hv驱动器400来检测hv电源信号hv的电压电平，如上面关于图7a-图7c所讨论的。
161.通过执行方法800的操作，在存储器电路上执行编程操作，其中使用双路径分层布
置来分布hv电平，使得与器件驱动器电路相邻的组中的未选择的nvm器件接收具有lv或接地电压电平的对应hv激活信号，从而实现上面关于存储器电路100讨论的益处。
162.在一些实施例中，存储器电路包括：第一组nvm器件；第一多个解码器，其中，第一多个解码器中的每个解码器被配置为生成与第一组nvm器件的列对应的使能信号；第一多个hv驱动器，对应于第一多个解码器；以及第一多个hv电源开关，其中，第一多个hv电源开关中的第一hv电源开关耦合到第一多个hv驱动器中的每个hv驱动器，其中，第一多个hv驱动器中的每个hv驱动器被配置为响应于第一多个hv电源开关中的第一hv电源开关的电源信号和第一多个解码器中的对应解码器的使能信号，将hv激活信号输出到第一组nvm器件的对应列。在一些实施例中，存储器电路包括：第二组nvm器件；第二多个hv驱动器，对应于第一多个解码器；以及第二多个hv电源开关，其中，第二多个hv电源开关中的第一hv电源开关耦合到第二多个hv驱动器中的每个hv驱动器，其中，第一多个解码器中的每个解码器被配置为生成进一步与第二组nvm器件的列对应的使能信号，并且第二多个hv驱动器中的每个hv驱动器被配置为响应于第二多个hv电源开关中的第一hv电源开关的电源信号和第二多个解码器中的对应解码器的使能信号，将hv激活信号输出到第二组nvm器件的对应列。在一些实施例中，存储器电路包括：第二组nvm器件；第二多个解码器，其中，第二多个解码器中的每个解码器被配置为生成与第二组nvm器件的列对应的使能信号；第二多个hv驱动器，对应于第二多个解码器；以及第二多个hv电源开关，其中，第二多个hv电源开关中的第一hv电源开关耦合到第二多个hv驱动器中的每个hv驱动器，其中，第二多个hv驱动器中的每个hv驱动器被配置为响应于第二多个hv电源开关中的第一hv电源开关的电源信号和第二多个解码器中的对应解码器的使能信号，将hv激活信号输出到第二组nvm器件的对应列。在一些实施例中，第一多个hv驱动器是多个的多个hv驱动器之一，并且第一多个hv电源开关中的每个hv电源开关耦合到多个的多个hv驱动器中的对应多个hv驱动器中的每个hv驱动器。在一些实施例中，存储器电路包括被配置为生成hv电源信号的全局hv电源开关，其中，第一多个hv电源开关中的每个hv电源开关被配置为基于hv电源信号生成电源信号和接地信号。在一些实施例中，第一多个hv电源开关中的每个hv电源开关包括电平检测器，被配置为响应于hv电源信号的电压电平将接地信号从接地电压电平切换到中间电压电平。在一些实施例中，第一多个hv电源开关中的每个hv电源开关包括延迟电路，被配置为响应于hv使能信号将接地信号从接地电压电平切换到中间电压电平。在一些实施例中，其中，第一组nvm器件的每个nvm器件包括otp位，每个otp位包括被配置为从第一多个hv驱动器中的对应hv驱动器接收hv激活信号的编程晶体管以及被配置为基于第一多个解码器中的对应解码器的使能信号接收激活信号的读取晶体管。
163.在一些实施例中，存储器电路包括：第一和第二otp器件，每个otp器件包括读取晶体管和编程晶体管；以及驱动器电路，包括被配置为生成第一电源信号的第一hv电源开关、被配置为生成第二电源信号的第二hv电源开关、被配置为响应于第一电源信号向第一otp器件的编程晶体管输出第一hv激活信号的第一hv驱动器以及被配置为响应于第二电源信号向第二otp器件的编程晶体管输出第二hv激活信号的第二hv驱动器，其中，驱动器电路被配置为向第一otp器件的读取晶体管输出第一激活信号并且向第二otp器件的读取晶体管输出第二激活信号，第一激活信号和第一hv激活信号基于第一使能信号，并且第二激活信号和第二hv激活信号基于第二使能信号。在一些实施例中，驱动器电路包括解码器，被配置
为将第一和第二使能信号生成为相同的使能信号，并且第一和第二激活信号以及第一和第二hv激活信号中的每一个都基于相同的使能信号。在一些实施例中，驱动器电路包括被配置为生成第一使能信号的第一解码器和被配置为生成与第一使能信号分离的第二使能信号的第二解码器。在一些实施例中，第一hv驱动器是多个第一hv驱动器中的一个第一hv驱动器，第二hv驱动器是多个第二hv驱动器中的一个第二hv驱动器，多个第一hv驱动器中的每个第一hv驱动器耦合到第一hv电源开关，并且多个第二hv驱动器中的每个第二hv驱动器耦合到第二hv电源开关。在一些实施例中，第一hv电源开关是多个第一hv电源开关中的一个第一hv电源开关，第二hv电源开关是多个第二hv电源开关中的一个第二hv电源开关，多个第一hv电源开关中的每个第一hv电源开关耦合到第一全局hv电源开关，并且多个第二hv电源开关中的每个第二hv电源开关耦合到第二全局hv电源开关。在一些实施例中，第一hv电源开关被配置为基于第一hv电源信号、第一lv电源信号和第一hv使能信号生成第一电源信号和第一接地信号，并且第二hv电源开关被配置为基于第二hv电源信号、第二lv电源信号和第二hv使能信号生成第二电源信号和第二接地信号。
164.在一些实施例中，一种执行编程操作的方法包括：响应于具有与第一组nvm器件中的nvm器件对应的配置的地址信号，生成具有第一电压幅度的第一hv电源信号，并且生成具有小于第一电压幅度的第二电压幅度的第二hv电源信号，在与第一组nvm器件和第二组nvm器件相邻的驱动器电路处接收第一和第二hv电源信号以及地址信号，以及响应于具有该配置的地址信号，从驱动器电路向nvm器件输出第一hv激活信号，第一hv激活信号具有第一电压幅度，并且从驱动器电路向第二组nvm器件输出第二hv激活信号，第二hv激活信号具有等于或小于第二电压幅度的第三电压幅度。在一些实施例中，输出第一hv激活信号和输出第二激活信号中的每一个响应于由驱动器电路生成的相同使能信号，并且从驱动器电路向第二组nvm器件输出第二hv激活信号包括具有等于第二电压幅度的第三电压幅度的第二hv激活信号。在一些实施例中，输出第一hv激活信号响应于由驱动器电路生成的第一使能信号，输出第二激活信号响应于由驱动器电路与第一使能信号分离地生成的第二使能信号，并且从驱动器电路向第二组nvm器件输出第二hv激活信号包括具有等于接地电压电平的第三电压幅度的第二hv激活信号。在一些实施例中，输出具有第一电压幅度的第一hv激活信号包括使用驱动器电路中的hv开关来生成具有介于第一电压幅度和接地电压电平之间的第四电压幅度的接地信号。在一些实施例中，nvm器件包括otp器件，并且从驱动器电路向nvm器件输出第一hv激活信号包括向otp器件输出第一hv激活信号和另一激活信号。在一些实施例中，方法包括对nvm器件执行放电操作，该放电操作包括检测第一hv电源信号的电压电平。
165.以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

技术特征：

1.一种存储器电路，包括：第一组非易失性存储器器件；第一多个解码器，其中，所述第一多个解码器中的每个解码器被配置为生成与所述第一组非易失性存储器器件的列对应的使能信号；第一多个高压驱动器，对应于所述第一多个解码器；以及第一多个高压电源开关，其中，所述第一多个高压电源开关中的第一高压电源开关耦合到所述第一多个高压驱动器中的每个高压驱动器，其中，所述第一多个高压驱动器中的每个高压驱动器被配置为响应于所述第一多个高压电源开关中的第一高压电源开关的电源信号和所述第一多个解码器中的对应解码器的使能信号，将高压激活信号输出到所述第一组非易失性存储器器件的对应列。2.根据权利要求1所述的存储器电路，还包括：第二组非易失性存储器器件；第二多个高压驱动器，对应于所述第一多个解码器；以及第二多个高压电源开关，其中，所述第二多个高压电源开关中的第一高压电源开关耦合到所述第二多个高压驱动器中的每个高压驱动器，其中所述第一多个解码器中的每个解码器被配置为生成进一步与所述第二组非易失性存储器器件的列对应的使能信号，并且所述第二多个高压驱动器中的每个高压驱动器被配置为响应于所述第二多个高压电源开关中的第一高压电源开关的电源信号和所述第一多个解码器中的对应解码器的使能信号，将高压激活信号输出到所述第二组非易失性存储器器件的对应列。3.根据权利要求1所述的存储器电路，还包括：第二组非易失性存储器器件；第二多个解码器，其中，所述第二多个解码器中的每个解码器被配置为生成与所述第二组非易失性存储器器件的列对应的使能信号；第二多个高压驱动器，对应于所述第二多个解码器；以及第二多个高压电源开关，其中，所述第二多个高压电源开关中的第一高压电源开关耦合到所述第二多个高压驱动器中的每个高压驱动器，其中，所述第二多个高压驱动器中的每个高压驱动器被配置为响应于所述第二多个高压电源开关中的第一高压电源开关的电源信号和所述第二多个解码器中的对应解码器的使能信号，将高压激活信号输出到所述第二组非易失性存储器器件的对应列。4.根据权利要求1所述的存储器电路，其中：所述第一多个高压驱动器是多个的多个高压驱动器之一，并且所述第一多个高压电源开关中的每个高压电源开关耦合到所述多个的多个高压驱动器中的对应多个高压驱动器中的每个高压驱动器。5.根据权利要求1所述的存储器电路，还包括：全局高压电源开关，被配置为生成高压电源信号，其中，所述第一多个高压电源开关中的每个高压电源开关被配置为基于所述高压电源信号生成所述电源信号和接地信号。
6.根据权利要求5所述的存储器电路，其中：所述第一多个高压电源开关中的每个高压电源开关包括电平检测器，被配置为响应于所述高压电源信号的电压电平将所述接地信号从接地电压电平切换到中间电压电平。7.根据权利要求5所述的存储器电路，其中：所述第一多个高压电源开关中的每个高压电源开关包括延迟电路，被配置为响应于高压使能信号将所述接地信号从接地电压电平切换到中间电压电平。8.根据权利要求1所述的存储器电路，其中，所述第一组非易失性存储器器件的每个非易失性存储器器件包括一次可编程(otp)位，每个一次可编程位包括：编程晶体管，被配置为从所述第一多个高压驱动器中的对应高压驱动器接收所述高压激活信号；和读取晶体管，被配置为基于所述第一多个解码器中的对应解码器的使能信号接收激活信号。9.一种存储器电路，包括：第一一次可编程器件和第二一次可编程器件，每个一次可编程器件包括读取晶体管和编程晶体管；以及驱动器电路，包括：第一高压电源开关，被配置为生成第一电源信号；第二高压电源开关，被配置为生成第二电源信号；第一高压驱动器，被配置为响应于所述第一电源信号向所述第一一次可编程器件的编程晶体管输出第一高压激活信号；和第二高压驱动器，被配置为响应于所述第二电源信号向所述第二一次可编程器件的编程晶体管输出第二高压激活信号，其中所述驱动器电路被配置为向所述第一一次可编程器件的读取晶体管输出第一激活信号并且向所述第二一次可编程器件的读取晶体管输出第二激活信号，所述第一激活信号和所述第一高压激活信号基于第一使能信号，并且所述第二激活信号和所述第二高压激活信号基于第二使能信号。10.一种执行编程操作的方法，所述方法包括：响应于具有与第一组非易失性存储器器件中的非易失性存储器器件对应的配置的地址信号：生成具有第一电压幅度的第一高压电源信号；并且生成具有小于所述第一电压幅度的第二电压幅度的第二高压电源信号；在与所述第一组非易失性存储器器件和第二组非易失性存储器器件相邻的驱动器电路处接收所述第一高压电源信号和所述第二高压电源信号以及所述地址信号；以及响应于具有所述配置的地址信号：从所述驱动器电路向所述非易失性存储器器件输出第一高压激活信号，所述第一高压激活信号具有所述第一电压幅度；并且从所述驱动器电路向所述第二组非易失性存储器器件输出第二高压激活信号，所述第二高压激活信号具有等于或小于所述第二电压幅度的第三电压幅度。

技术总结

一种存储器电路包括第一组非易失性存储器(NVM)器件、第一多个解码器、对应于第一多个解码器的第一多个高压(HV)驱动器以及第一多个HV电源开关。第一HV电源开关耦合到第一多个HV驱动器中的每个HV驱动器，并且每个解码器被配置为生成与第一组NVM器件的列对应的使能信号。每个HV驱动器被配置为响应于第一HV电源开关的电源信号和对应解码器的使能信号向第一组NVM器件的对应列输出HV激活信号。本发明的实施例还提供了一种执行编程操作的方法。实施例还提供了一种执行编程操作的方法。实施例还提供了一种执行编程操作的方法。

技术研发人员：

李谷桓 洪哲民 池育德

受保护的技术使用者：

台湾积体电路制造股份有限公司

技术研发日：

2022.01.26

技术公布日：

2022/8/18