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用于错误校正的设备、系统和方法与流程

用于错误校正的设备、系统和方法
1.相关申请的交叉参考
2.本技术要求2020年1月21日申请的第16/748,554号美国专利申请的权益，所述美国专利申请要求2019年12月31日申请的第62/955,869号美国临时申请的更早申请日的在35u.s.c.
§
119下的权益，所述申请的全部内容出于任何目的以全文引用的方式并入本文中。

背景技术：

3.本公开大体上涉及半导体装置，例如半导体存储器装置。半导体存储器装置可包含用以存储信息的若干存储器单元。所存储的信息可被编码为二进制数据，且每一存储器单元可存储单个信息位。信息在存储器单元中可能由于多种不同错误而衰减或改变，所述错误可能导致从存储器装置读出一或多个不正确信息位(例如，具有原先写入的位的不同状态的位)。
4.可存在可用于确保从存储器读出的信息的高保真度的许多应用。存储器装置可包含错误校正电路，所述错误校正电路可用以确定与写入存储器单元中的数据相比从存储器单元读出的信息是否含有任何错误，且可校正发现的错误。

技术实现要素：

5.在至少一个方面中，本公开涉及一种设备，其包含存储器组、第一错误校正码(ecc)电路和第二ecc电路。存储器组包含多个数字线，所述多个数字线中的每一者提供沿着经激活字线存储的多个信息位中的一者。第一ecc电路接收与多个数字线中奇数编号的数字线相关联的多个信息位的子集。第二ecc电路接收与多个数字线中偶数编号的数字线相关联的多个信息位的子集。
6.多个信息位可包含多个数据位和多个奇偶校验位。第一ecc电路可接收多个数据位的第一部分和多个奇偶校验位的第一部分，且第二ecc电路可接收多个数据位的第二部分和多个奇偶校验位的第二部分。第一ecc电路可基于多个奇偶校验位的第一部分定位并校正多个数据位的第一部分中的错误，且第二ecc电路可基于多个奇偶校验位的第二部分定位并校正多个数据位的第二部分中的错误。
7.存储器组可包含第一部分和第二部分，且第一ecc电路和第二ecc电路可各自耦合到第一部分和第二部分中的多个数字线中的数字线。设备还可包含安置于存储器组的第一部分与第二部分之间的行解码器。
8.第一ecc电路还可将包含数据位和基于数据位的奇偶校验位的多个位提供到多个数字线中奇数编号的数字线，作为对字线进行的写入操作的部分。第二ecc电路还可将包含数据位和基于数据位的奇偶校验位的多个位提供到多个数字线中偶数编号的数字线，作为对字线进行的写入操作的部分。
9.在至少一个方面中，本公开涉及一种设备，其包含字线、沿着字线安置的第一存储器单元、沿着字线安置的第二存储器单元、耦合到第一存储器单元的第一错误校正码(ecc)
电路，以及耦合到第二存储器单元的第二ecc电路。第二存储器单元邻近于第一存储器单元。
10.设备还可包含耦合到第一ecc电路的第一数字线和耦合到第二ecc电路的第二数字线。第一存储器单元可安置在字线与第一数字线的相交处。第二存储器单元可安置在字线与第二数字线的相交处。
11.设备可包含将第一存储器单元耦合到第一ecc电路的第一主输入/输出线，以及将第二存储器单元耦合到第二ecc电路的第二主输入/输出线。第一存储器单元可存储第一数据位，且第二存储器单元可存储第二数据位。第一ecc电路可基于至少一个第一奇偶校验位确定第一数据位是否为错误，且第二ecc电路可基于至少一个第二奇偶校验位确定第二数据位是否为错误位。
12.设备可包含沿着字线安置的第三存储器单元。第三存储器单元可邻近于第二存储器单元但不邻近于第一存储器单元。第三存储器单元可耦合到第一ecc电路。设备可包含沿着字线安置的第四存储器单元。第四存储器单元可邻近于第三存储器单元但不邻近于第二存储器单元，且第四存储器单元可耦合到第二ecc电路。
13.第一ecc电路可将第一数据位提供到第一存储器单元且至少部分地基于第一数据位产生第一奇偶校验位，且第二ecc电路可将第二数据位提供到第二存储器单元且至少部分地基于第二数据位产生第二奇偶校验位。
14.在至少一个方面中，本公开可涉及一种设备，其包含字线、沿着字线布置的多个存储器单元、管理多个存储器单元中奇数编号的存储器单元中的信息的第一错误校正码(ecc)电路，以及管理多个存储器单元中偶数编号的存储器单元中的信息的第二ecc电路。
15.多个存储器单元可位于字线与多个数字线的相交处，且多个数字线中的每一者可耦合到多个主输入/输出线中的相关联一者。第一ecc电路可耦合到多个主输入/输出线中奇数编号的主输入/输出线，且第二ecc电路可耦合到多个主输入/输出线中偶数编号的主输入/输出线。
16.作为读取操作的部分，第一ecc电路可从多个存储器单元中奇数编号的存储器单元接收信息且基于接收到的信息中包含的奇偶校验位校正接收到的信息，且第二ecc电路可从多个存储器单元中偶数编号的存储器单元接收信息且基于接收到的信息中包含的奇偶校验位校正接收到的信息。
17.作为写入操作的部分，第一ecc电路可将多个数据位和基于多个数据位的多个奇偶校验位写入多个存储器单元中奇数编号的存储器单元，且第二ecc电路可将多个数据位和基于多个数据位的多个奇偶校验位写入多个存储器单元中偶数编号的存储器单元。
18.设备还可包含行解码器，且字线可包含第一部分及第二部分，其中行解码器定位在第一部分与第二部分之间。第一ecc电路和第二ecc电路可各自耦合到字线的第一部分和第二部分。
附图说明
19.图1为根据本公开的实施例的半导体装置的框图。
20.图2为根据本公开的一些实施例的存储器装置的框图。
21.图3为根据本公开的一些实施例的存储器装置的操作的框图。
22.图4为根据本公开的一些实施例的将数据从邻近存储器单元提供到不同错误校正电路的示意图。
23.图5为根据本公开的一些实施例的将数据从邻近存储器单元依序提供到错误校正电路的示意图。
24.图6为根据本公开的一些实施例的将数据从不同行的非邻近存储器单元提供到错误校正电路的示意图。
25.图7为根据本公开的一些实施例的将数据从单组区段中的不同行的非邻近存储器单元提供到错误校正电路的示意图。
26.图8为根据本公开的实施例的用于控制将数据提供到一或多个错误校正电路的存储器单元的开关的示意图。
27.图9为根据本公开的一些实施例的错误校正码(ecc)控制电路的示意图。
具体实施方式
28.某些实施例的以下描述在本质上仅是示例性的，且绝非意在限制本公开的范围或其应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，且借助于图示展示可在其中实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的系统和方法，并且应理解，可利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，为了清晰起见，当所属领域的技术人员清楚某些特征时将不再论述其详细描述，以免混淆本公开的实施例的描述。因此，以下详细描述不应以限制性的意义来理解，且本公开的范围仅由所附权利要求书来限定。
29.存储器装置可包含具有若干存储器单元的存储器阵列，每一存储器单元位于字线(行)和数字线(列)的相交处。在读取或写入操作期间，可激活行，且可沿着已激活行从存储器单元读取数据或将数据写入存储器单元。每一行可包含存储若干位数据和若干位奇偶校验信息(例如，数据位和奇偶校验位)的存储器单元，所述奇偶校验信息可用以校正数据位中的至多某一数目的错误。举例来说，行可包含i个数据位和k个奇偶校验位，所述奇偶校验位可用于校正至多j个数据位。在写入操作期间，错误校正电路可基于写入到所述行的存储器单元的数据产生奇偶校验位。在读取操作期间，错误校正电路可使用奇偶校验位来确定读取数据位是否正确，且可校正查到的任何错误。
30.在一些实例中，可基于数据位和奇偶校验位的数目组织数据，所述奇偶校验位可校正数据位中至多单个错误。举例来说，如果例如沿着行保存的数据的一组数据包含128个数据位和8个奇偶校验位，那么8个奇偶校验位可用于识别和校正128个数据位当中至多一个错误。因此，如果128个数据位包含两个或更多个错误，那么错误校正电路可能无法校正128个数据位中的错误。多个位可能失效的一种情况是在芯片中存在影响彼此邻近的两个存储器单元(例如，沿着同一行但耦合到邻近数字线的两个存储器单元)的缺陷。组织存储器单元耦合到错误校正电路以允许存储器减轻邻近错误的影响的方式可为有用的。
31.本公开涉及用于错误校正的设备、系统和方法。存储器装置可沿着行划分信息，使得两个邻近信息位不同时读出到同一错误校正电路。举例来说，数字线可在
‘
偶数’和
‘
奇数’数字线之间交替，且偶数数字线可耦合到第一错误校正电路，而奇数数字线耦合到第二
错误校正电路。第一和第二错误校正电路中的每一者可能够校正至多单个错误位。如果一对邻近位失效，那么失效位中的一者将结束读出到第一错误校正电路，而失效位中的另一者将结束读出到第二错误校正电路。以此方式，可校正两个位，因为每一错误校正电路接收两个邻近失效位中的一者。在一些实施例中，可从包含非邻近存储器单元的组连续读取信息(例如，可首先从偶数数字线接着从奇数数字线读取数据)以减少所需的错误校正电路的数目。
32.图1为根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的dram装置。
33.半导体装置100包含存储器阵列118。存储器阵列118示出为包含多个存储器组。在图1的实施例中，存储器阵列118示出为包含八个存储器组bank0到bank7。其它实施例的存储器阵列118中可包含更多或更少的组。每一存储器组包含多个字线wl、多个位线bl以及布置在多个字线wl与多个位线bl的相交处的多个存储器单元mc。字线wl的选择由行解码器108执行，且位线bl的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储器组的相应行解码器，且列解码器110包含用于每一存储器组的相应列解码器。位线bl耦合到相应感测放大器(samp)。来自位线bl的读取数据由感测放大器samp放大，且通过耦合到错误校正码(ecc)控制电路120的互补局部数据线(liot/b)、传送门(tg)和互补主数据线(miot/b)传送到读取/写入放大器120。相反地，从ecc控制电路120输出的写入数据通过互补主数据线miot/b、传送门tg和互补局部数据线liot/b传送到感测放大器samp，且写入在耦合到位线bl的存储器单元mc中。
34.半导体装置100可采用多个外部端子，所述外部端子包含：耦合到命令和地址总线以接收命令和地址的命令和地址(c/a)端子；和用以接收时钟ck和/ck的cs信号时钟端子；用以提供数据的数据端子dq；以及用以接收电源电势vdd、vss、vddq和vssq的电源端子。
35.时钟端子供应有外部时钟ck和/ck，所述外部时钟被提供到输入电路112。外部时钟可为互补的。输入电路112基于ck和/ck时钟产生内部时钟iclk。iclk时钟被提供到命令解码器106且提供到内部时钟发生器114。内部时钟发生器114基于iclk时钟提供各种内部时钟lclk。lclk时钟可用于各种内部电路的定时操作。内部数据时钟lclk被提供到输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如被提供到数据接收器以对写入数据的接收进行定时。
36.c/a端子可供应有存储器地址。经由命令/地址输入电路102将供应到c/a端子的存储器地址传送到地址解码器104。地址解码器104接收地址，且将已解码的行地址xadd供应到行解码器108并将已解码的列地址yadd供应到列解码器110。地址解码器104还可供应已解码的组地址badd，所述已解码的组地址可指示含有已解码的行地址xadd和列地址yadd的存储器阵列118的组。c/a端子可供应有命令。命令的实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令(例如，用于执行读取操作的读取命令和用于执行写入操作的写入命令)以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址xadd、列地址yadd和组地址badd相关联。
37.命令可经由命令/地址输入电路102作为内部命令信号提供到命令解码器106。命令解码器106包含对内部命令信号进行解码以产生各种内部信号的电路和用于执行操作的命令。举例来说，命令解码器106可提供行命令信号以选择字线和列命令信号以选择位线。
38.装置100可接收为读取命令的存取命令。当接收到读取命令且与读取命令一起适时供应组地址、行地址及列地址时，从存储器阵列118中对应于行地址和列地址的存储器单元读取读取数据。由命令解码器106接收读取命令，所述命令解码器提供内部命令以使得来自存储器阵列118的读取数据提供到ecc控制电路120。读取命令还可使与读取数据相关联的一或多个奇偶校验位沿着miot/b提供到ecc控制电路120。ecc控制电路120可使用奇偶校验位以确定读取数据是否包含任何错误，且如果检测到任何错误，则可将其校正以产生经校正读取数据。经校正读取数据经由输入/输出电路122从数据端子dq输出到装置100外部。
39.装置100可接收为写入命令的存取命令。当接收到写入命令且与写入命令一起适时供应组地址、行地址和列地址时，通过dq端子向ecc控制电路120供应写入数据。供应到数据端子dq的写入数据被写入到存储器阵列118中对应于行地址和列地址的存储器单元。写入命令由命令解码器106接收，所述命令解码器提供内部命令以使得写入数据由输入/输出电路122中的数据接收器接收。还可将写入时钟提供到外部时钟端子，以用于对输入/输出电路122的数据接收器接收写入数据进行定时。经由输入/输出电路122将写入数据供应到ecc控制电路120。ecc控制电路120可基于写入数据产生若干奇偶校验位，且可将写入数据和奇偶校验位提供到存储器阵列118以写入到存储器单元mc中。
40.ecc控制电路120可用于确保从存储器单元的特定组读取的数据到写入存储器单元的所述组的数据的保真度。装置100可包含若干不同ecc控制电路120，所述ecc控制电路中的每一者负责存储器阵列118的存储器单元mc的不同部分。举例来说，可存在用于存储器阵列118的每一组的一或多个ecc控制电路120。作为给定存取操作的部分，每一ecc控制电路120可负责读取数据/将数据写入存储器阵列118的不彼此邻近的存储器单元。举例来说，当行被激活且数据耦合在已激活行的存储器单元的一部分与ecc控制电路120之间时，在耦合到ecc电路120的所有存储器单元之间可存在不耦合到所述ecc电路120的至少一个其它存储器单元。
41.在一些实施例中，不同数据组(和奇偶校验位)可并行地提供到非邻近存储器单元(或从所述非邻近存储器单元读取)。举例来说，第一ecc控制电路120可处理一个第一存储器单元组，而第二ecc控制电路120处理第二存储器单元组。第一存储器单元组中的存储器单元不邻近于第一存储器单元组中的其它存储器单元，且第二存储器单元组中的存储器单元不邻近于第二存储器单元组中的其它存储器单元，但第一组中的存储器单元可邻近于第二组中的存储器单元。举例来说，
‘
偶数’ecc控制电路可处理耦合到偶数编号的数字线的存储器单元，而
‘
奇数’ecc控制电路可处理耦合到奇数编号的数字线的存储器单元。
42.在一些实施例中，可将不同数据组(和奇偶校验位)依序提供到非邻近存储器单元(或从非邻近存储器单元读取)。第一存储器单元组中的存储器单元不邻近于第一存储器单元组中的其它存储器单元，且第二存储器单元组中的存储器单元不邻近于第二存储器单元组中的其它存储器单元，但第一组中的存储器单元可邻近于第二组中的存储器单元。举例来说，ecc控制电路可处理第一存储器单元组作为第一存取操作的部分，且接着处理第二存储器单元组作为第二存取操作的部分。尽管可以某一次序(例如，偶数接着奇数)描述顺序实施例，但应理解，本文中所描述的实施例中的任一者可以其它次序(例如，奇数接着偶数)使用。在一些实施例中，单个ecc控制电路可以此方式用于多个非邻
近存储器单元组。
43.在一些实施例中，可激活多个字线，且将其写入/读出到ecc控制电路120。举例来说，第一存储器单元组可沿着第一字线，而第二存储器单元组可沿着第二字线。第一存储器单元组中的存储器单元不邻近于第一存储器单元组中的其它存储器单元，且第二存储器单元组中的存储器单元不邻近于第二存储器单元组中的其它存储器单元。举例来说，耦合到第一字线上的偶数编号的数字线的存储器单元和耦合到第二字线上的奇数编号的数字线的存储器单元可由ecc电路管理。
44.每一ecc控制电路120可(从io电路122或存储器阵列118)接收某一数目的数据位，且可将基于所述数目的数据位的若干奇偶校验位用于校正数据位中的潜在错误。举例来说，作为写入操作的部分，ecc控制电路120可从io电路接收128个数据位，且可基于这128个数据位产生8个奇偶校验位。可将128个数据位和8个奇偶校验位(例如，总计136位)写入存储器阵列118。作为实例读取操作的部分，ecc控制电路120可从存储器单元阵列118接收128个数据位和8个奇偶校验位。ecc控制电路120可使用8个奇偶校验位来确定128个读取数据位中是否存在任何错误，且如果发现任何错误，则可对其进行校正。举例来说，ecc控制电路120可能够基于8个奇偶校验位定位和校正128个数据位中至多一个错误。虽然可参考使用8个奇偶校验位查128个数据位中的一个错误的ecc电路论述了各种实施例，但应理解，这些内容仅出于解释性目的，且在其它实例实施例中可使用其它数目的数据位、错误位和奇偶校验位。在图9中更详细地论述了实例ecc电路。
45.在一些实施例中，装置100可在不同模式中操作，所述模式可部分地确定ecc控制电路120如何耦合到存储器阵列118的存储器单元mc。在一些实施例中，不同模式可确定多少dq衬垫用作给定存取操作的部分。举例来说，作为x16操作模式的部分，可使用16个不同dq衬垫。数据可突发写入到存储器，其中每一衬垫接收16位数据的突发，总共256位，其接着可写入到存储器阵列118中。在x16操作模式中，当读取数据时，可从存储器阵列118读取256位，且接着将256位作为16位的16个突发提供到dq衬垫。在另一实例中，作为x8操作模式的部分，可使用8个不同dq衬垫。dq衬垫中的每一者可仍接收(或提供)16位的突发，但装置可将128位作为单一突发的部分处理。在一些实施例中，装置100每次可仍读取256位或将其写入存储器阵列118，但也可接收(或提供)所述256位作为各自128位的两个突发的部分。虽然将参考x16和x8操作模式论述各种实施例，但应理解，这些实施例预期为实例，且本文中所描述的概念和实施例不限于dq端子的任何特定数目、突发长度等。
46.装置100还可接收使其实行一或多个刷新操作的命令作为自刷新模式的部分。在一些实施例中，自刷新模式命令可以在外部发到存储器装置100。在一些实施例中，自刷新模式命令可由装置的组件定期产生。在一些实施例中，当外部信号指示自刷新进入命令时，还可激活刷新信号aref。当命令解码器106接收指示进入自刷新模式的信号时，刷新信号aref可以是被激活的脉冲信号。刷新信号aref可紧接在命令输入之后被激活，且此后可以所要内部时序循环地激活。刷新信号aref可用于在自刷新模式期间控制刷新操作的时序。因此，刷新操作可自动继续。自刷新退出命令可使刷新信号aref的自动激活停止且返回到idle状态。刷新信号aref被供应到刷新控制电路116。刷新控制电路116将刷新行地址rxadd供应到行解码器108，所述行解码器可刷新由刷新行地址rxadd指示的一或多个字线wl。
47.电源端子供应有电源电势vdd和vss。电源电势vdd和vss被供应到内部电压发生器
电路124。内部电压发生器电路124基于供应到电源端子的电源电势vdd和vss产生各种内部电势vpp、vod、vary、vperi等。内部电势vpp主要用于行解码器108中，内部电势vod和vary主要用于包含于存储器阵列118中的感测放大器samp中，且内部电势vperi用于多数外围电路块中。
48.电源端子还供应有电源电势vddq和vssq。电源电势vddq和vssq被供应到输入/输出电路122。在本公开的实施例中，供应到电源端子的电源电势vddq和vssq可以是与供应到电源端子的电源电势vdd和vss相同的电势。在本公开的另一实施例中，供应到电源端子的电源电势vddq和vssq可以是与供应到电源端子的电源电势vdd和vss不同的电势。供应到电源端子的电源电势vddq和vssq用于输入/输出电路122，使得由输入/输出电路122产生的电源噪声不会传播到其它电路块。
49.图2为根据本公开的一些实施例的存储器装置的框图。存储器装置200示出用作存储器200中的存取操作的部分的某些组件的实例布局。为清楚起见可省略其它组件。在一些实施例中，存储器装置200可包含于图1的存储器装置100中。
50.存储器装置200包含作为存储器阵列的部分的若干组240。组240可被分成组的第一部分240a和组的第二部分240b，其中行解码器208定位于区段之间。给定组240的两个区段和行解码器208可沿着第一方向(例如，y轴)布置。每一组240可通过与第一组相关联的列解码器210、错误校正区220和与第二组相关联的列解码器210与另一组分离。组、列解码器210和错误校正区220可沿着正交于第一轴线的第二轴线(例如，x轴)布置。存储器200的组可布置成沿着x-y平面的阵列。
51.可存在用于给定组240的每一部分的错误校正区220和列解码器210。错误校正区220可耦合到一或多个dq衬垫226(例如，通过i/o电路)以向装置200外部发送和接收数据。dq衬垫226(和i/o电路等)可位于存储器组240之间的peridq区中，且存储器200的其它组件(例如，命令地址输入电路)可位于存储器组240之间的perica区中。
52.ecc区220包含一或多个ecc控制电路，所述一或多个ecc控制电路用以校正存储于与ecc区220相关联的存储器组240中的数据位。举例来说，每一ecc区220可包含管理所述ecc区220的两侧的组的部分的ecc控制电路。例如第一ecc区220可与部分240a相关联且第二ecc区220可与部分240b相关联。在一些实施例中，ecc区220可包含ecc控制电路，所述ecc控制电路根据组中的哪一者处于作用中而校正用于与所述ecc区220相关联的组中的任一者的数据。在一些实施例中，ecc区220可延伸(例如，沿y方向)，且可包含可管理组的两个部分(例如，240a和240b)的一或多个ecc控制电路。
53.图3为根据本公开的一些实施例的存储器装置的操作的框图。存储器装置300为简化视图，其展示如何将非邻近存储器单元耦合到ecc控制电路以可用于允许装置300定位和校正邻近存储器单元中的错误。在一些实施例中，存储器装置300可表示例如图1的存储器装置100和/或图2的存储器装置200等存储器装置的操作。
54.装置300包含存储器阵列318，所述存储器阵列包含沿着字线布置的若干存储器单元。为了解释清楚起见，图3的实例示出仅包含八个存储器单元的行，所述存储器单元提供标记为a到h的八个数据位。已圈出邻近位e和位f以指示那些位包含错误(例如，位e和f的数据并不匹配写入到那些存储器单元的数据的状态)。举例来说，邻近位可能由于跨越两个存储器单元延伸的制造缺陷或缺点而失效。行还可包含与位a到h一起读出的奇偶校验位(未
图示)。虽然图3的实例展示8个数据位，但应理解，在其它实例实施例中可使用更多或更少的位。举例来说，在一些实施例中，每次可从存储器阵列318读出128或256个数据位连同8或16个奇偶校验位。
55.在图3中展示的实例读取操作中，从行读出的邻近位提供到不同ecc块330和331，所述ecc块中的每一者可为ecc控制电路(例如，图1的ecc控制电路120)或可为单个ecc控制电路的子组件。可将奇数编号的位(例如，位a、c、e和g)连同与奇数位相关联的任何奇偶校验位(未图示)提供到第一ecc块330。可将偶数编号的位(例如，位b、d、f和h)连同与偶数位相关联的任何奇偶校验位(未图示)提供到第二ecc块331。因此，第一和第二ecc块330和331可各自接收四个位，包含一个错误位。以此方式，两个邻近错误位(例如，e和f)分开，使得两个ecc块330和331中的每一者只接收一个错误位。第一ecc块330可使用其接收到的奇偶校验位将e识别为错误且将其校正为经校正位e'，而第二ecc块331可使用其接收到的奇偶校验位将f识别为错误位且将其校正为位f'。
56.接着将包含两个经校正位的读取位提供到i/o电路322，所述i/o电路将位重新组合为包含经校正位的序列(例如，abcde'f'gh)且将其提供到dq衬垫。以此方式，当读取包含两个邻近错误位的存储器阵列318中的位串时，将其中两个错误位经校正的位串提供到dq衬垫。
57.实例写入操作可大体反向发生。举例来说，位abcdefh可在dq端子处提供到i/o电路322。i/o电路322可拆分数据且将位aceg提供到第一ecc块330，同时将位bdfh提供到第二ecc块331。第一ecc块330可基于接收到的位aceg产生奇偶校验位，且第二ecc块331可基于接收到的位bdfh产生第二奇偶校验位。接着可将八个写入位和两个奇偶校验位写入存储器阵列318。
58.在一些实施例中，可从存储器阵列318依序读出位(或写入所述存储器阵列)，而非如所示并行地进行。可提供不同位作为不同存取操作的部分(例如，响应于提供到存储器的不同读取命令)。举例来说，在第一时间，作为第一读取操作的部分，存储器阵列318可将位aceg(及其相关联奇偶校验位)提供到第一ecc块330。第一ecc块330可将读取数据校正为ace'g且将经校正读取数据提供到i/o电路322。在第二时间，作为第二读取操作的部分，存储器阵列318可将位bdfh(及其相关联奇偶校验位)提供到第一ecc块330。第一ecc块330可将读取数据校正为bdf'h且将经校正读取数据提供到i/o电路322。
59.图4为根据本公开的一些实施例的将数据从邻近存储器单元提供到不同错误校正电路的示意图。图4示出耦合到第一ecc电路445和第二ecc电路446的存储器组440。在一些实施例中，存储器组440可包含于图1的存储器阵列118和/或图2的存储器阵列200中。在一些实施例中，错误校正电路445和446可包含于图1的ecc控制电路120中。图4展示存储器以一模式(例如，x16模式)操作的实施例，在所述模式中，两个ecc电路445和446同时分别对来自非邻近存储器单元的第一组数据和来自非邻近存储器单元的第二组数据进行操作。
60.将存储器组440分成第一组部分442和第二组部分443。在一些实施例中，这些组部分可表示图2的组部分240a和240b。行解码器448可定位在第一组区段442与第二组区段443之间。作为存取操作的部分，行解码器448可接收行地址且可基于行地址激活一或多个行。经激活行展示为存储器组440的阴影部分。在图4的实例中，经激活行可包含存储器组440的第一部分442中的字线wl1的第一部分和第二部分443中的字线wl1的第二部分。
61.插入物展示包含第一字线wl1的第一行区段450的一部分和包含第二字线wl2的第二行区段460的一部分。第一行区段450包含具有第一存储器单元456和邻近于第一存储器单元的第二存储器单元457的第一字线wl1。换句话说，沿着第一字线wl1，在第一存储器单元456与第二存储器单元457之间不存在其它存储器单元。
62.第一存储器单元456通过第一数字线(例如，
‘
偶数dl’)耦合到第一感测放大器452，所述第一感测放大器通过局部io线liot/b耦合到第一传送门454，所述第一传送门又耦合到第一主i/o线miot/b(例如，偶数miot/b线)。第二存储器单元457沿着第二数字线耦合到第二感测放大器453，所述第二感测放大器通过第二liot/b线耦合到第二传送门455，所述第二传送门耦合到第二miot/b线(例如，奇数miot/b)。奇数miot/b可耦合到奇数ecc电路445，而偶数miot/b可耦合到偶数ecc电路446。第一字线wl1的第一部分可跨越第一部分442中的第一行区段450延伸，且第一字线wl1的第二部分可跨越第二部分443中的第一行区段450延伸。
63.第二行区段460可大体类似于第一行区段450，且为简洁起见，将不再详细地重复第二行区段460的特征。在一些实施例中，第一行区段450的第一存储器单元456可与第二行区段460的第一存储器单元466耦合到相同数字线，且第一行区段450的第二存储器单元457可与第二行区段460的第二存储器单元467耦合到相同数字线。
64.组440可具有沿着每一字线的大量存储器单元，所述存储器单元可被视为沿着字线在奇数与偶数编号的存储器单元之间交替。因此，组440还可具有交替的偶数和奇数数字线、liot/b线和miot/b线。为了图中的清楚起见，偶数miot/b线(耦合到偶数liot/b线、偶数dl和偶数存储器单元)示出为实线，而奇数miot/b线(耦合到奇数liot/b线、奇数dl和奇数存储器单元)示出为虚线。
65.在存储器组440的实例读取操作中，可激活在组440的第一部分442和第二部分443两者中的第一字线wl1。举例来说，与第一字线wl1相关联的行地址xadd可由行解码器448发布作为读取操作的部分。集中于第一存储器单元456和第二存储器单元457的操作，第一字线wl1的激活可使来自这些存储器单元的数据由其相应感测放大器452和453读出到其相应liot/b线上。第一传送门454可将第一数据位耦合到偶数miot/b上，所述偶数miot/b又可将第一数据位从第一存储器单元456提供到偶数ecc电路446。第二传送门457可将第二数据位耦合到奇数miot/b上，所述奇数miot/b又可将第二数据位从第二存储器单元457提供到奇数ecc电路445。以此方式，将来自邻近存储器单元456和457的数据提供到不同ecc电路。
66.举例来说，第一字线wl1可包含第一部分442中的128个数据位和8个奇偶校验位以及第二部分443中的128个数据位和8个奇偶校验位。因此，当执行读取操作时，将64个数据位和4个奇偶校验位从第一部分442提供到偶数ecc电路446，且将另外64个数据位和4个奇偶校验位从第二部分443提供到偶数ecc电路446。因此，偶数ecc电路446可接收总共128个数据位和8个奇偶校验位，但其可跨越组440的两个部分扩展。以类似方式，奇数ecc电路445还可接收跨越两个部分442和443扩展的128个数据位和8个奇偶校验位。
67.以此方式，ecc电路445和446中的每一者可接收与其在耦合到组的单一部分(例如，442或443)的情况下将接收的相同数目的数据和奇偶校验位，但由ecc电路445和446中的每一者接收到的位来自非邻近存储器单元。因此，如果邻近存储器单元中存在错误(例如，存储器单元456和457两者都存储错误位)，那么可识别和校正这两个位，这是因为第一
错误校正电路445可校正由奇数存储器单元457提供的错误位，且第二错误校正电路446可校正由偶数存储器单元456提供的错误位。
68.图5为根据本公开的一些实施例的将数据从邻近存储器单元依序提供到错误校正电路的示意图。图5的存储器组540和ecc电路545和546可大体类似于图4的存储器组440和ecc电路445和446。出于简洁起见，将不再相对于图5描述类似于图4中所描述的组件和操作的组件和操作。
69.在图5的实施例中，在第一时间，作为第一存取操作的部分，可将第一组信息提供到ecc电路546，且在第二时间，作为第二存取操作的部分，可将第二组信息提供到ecc电路546。第一组信息可包含数据位和基于那些数据位的奇偶校验位。第二组信息可包含数据位和奇偶校验位。第一组信息可来自彼此不邻近的存储器单元，且第二组信息可来自彼此不邻近的存储器单元。举例来说，第一组信息可来自奇数miot/b线(例如，例如557的奇数存储器单元)，且第二组信息可来自偶数miot/b线(例如，例如556的偶数存储器单元)。多路复用器电路549可将偶数或奇数miot/b线选择性地耦合到ecc电路546。多路复用器电路549可基于行地址的状态连同第一和第二存取操作而切换。
70.存储器组540可使用行地址(例如，xadd)来确定激活哪些数字线，以及多路复用器电路549处于何种状态。举例来说，存储器组540可使用行地址xadd的最高有效位确定激活偶数还是奇数数字线。行地址xadd的最高有效位还可控制多路复用器将偶数还是奇数数字线耦合到ecc电路546。在一些实施例中，行解码器548可提供具有最高有效位的第一值的行地址作为第一存取操作的一部分以将多路复用器549置于第一状态，使得可从第一存储器单元组(例如，沿奇数miot/b线的存储器单元)中读出信息，并且可提供具有最高有效位的第二值的行地址作为第二存取操作的一部分以将多路复用器549置于第二状态，使得可从第二存储器单元组(例如，沿偶数miot/b线的存储器单元)中读出信息。由于第一和第二存取操作可在时间上分开，因此ecc电路546可不同时从第一和第二存储器单元组接收信息。
71.在图5的实例读取操作中，存储器可以与图4中所描述的读取操作不同的模式操作。举例来说，存储器可以图4中的x16模式操作，且可以图5中的x8模式操作。在一些实施例中，单个存储器装置可配置成按图4中所描述的方式或按图5中所描述的方式操作。举例来说，存储器可包含ecc电路545，所述ecc电路在x16模式(例如，类似于图4)中用于奇数数字线，而多路复用器549将偶数数字线耦合到ecc电路546。在x8模式中，多路复用器549可用于在ecc电路546耦合到偶数还是奇数数字线之间切换。在一些实施例中，存储器可仅以一模式操作，其中将非邻近信息组依序提供到ecc电路546(例如，仅在x8模式中)且可省略ecc电路545。
72.在一些实施例中，第一和第二组信息可利用第一部分542与第二部分543之间的分离。由于行解码器548定位于第一部分与第二部分之间，因此可不认为第一部分542的最后数字线邻近于第二部分543的第一数字线。因此，在一些实施例中，在第一时间读取的第一组数据可包含沿着第一部分542的偶数数字线和第二部分543的奇数数字线读出的数据，而在第二时间读取的第二组数据可包含沿着第一部分542的奇数数字线和第二部分543的偶数数字线读出的数据。尽管不同组数字线用于第一部分542和第二部分543中，但不将两个邻近存储器单元读出到ecc电路546。
73.图6为根据本公开的一些实施例的将数据从不同行的非邻近存储器单元提供到错误校正电路的示意图。存储器组640可大体类似于图4的存储器组440和图5的存储器组540。出于简洁起见，将不再重复类似于先前关于图4和/或5所描述的组件和操作的存储器组640的组件和操作。
74.在图4和5的实施例中，ecc电路(例如445、446、545和546)可耦合到存储器组的两个部分(例如442/443和542/543)。这可增加ecc电路需要覆盖的布局区域。图6示出耦合到组640的第一部分642的第一ecc电路646和耦合到组640的第二部分643的第二ecc电路645。与图4和5的ecc电路相比，这些ecc电路646和645可在存储器装置上具有较小面积。
75.图6的实施例示出其中在组640的每一部分中激活多个行区段的实例读取操作。举例来说，行解码器648可激活第一行区段650中的第一字线wl1和第二行区段660中的第二字线wl2两者。可激活第一行区段650或第二行区段660中的一者中的偶数数字线，且可激活另一行区段中的奇数数字线。举例来说，可激活第一行区段650中的偶数数字线，且可激活第二行区段660中的奇数数字线。行地址(例如，行地址的最高有效位)可用于确定激活第一行区段650和第二行区段660中的每一者中的偶数还是奇数数字线。
76.因此，第一ecc电路646可沿着偶数数字线从组640的第一部分642的第一行区段650接收数据(和奇偶校验位)，且可沿着奇数数字线从组640的第一部分642的第二行区段660接收数据(和奇偶校验位)。类似地，第二ecc电路645可沿着偶数数字线从组640的第二部分643的第一行区段650接收数据(和奇偶校验位)，且可沿着奇数数字线从组640的第二部分643的第二行区段660接收数据(和奇偶校验位)。在一些实施例中，经激活字线(例如，wl1和wl2)也可不彼此邻近。举例来说，在两个经激活字线之间可存在至少一个未激活字线。
77.在实例实施例中，组640可为在x16操作模式中操作的存储器装置的部分。因此，作为读取操作的部分，第一ecc电路646可提供来自第一部分642的128个经校正位，且第二ecc电路645可提供来自第二部分643的128个经校正位。第一ecc电路646可从第一部分642的第一行区段650接收64个数据位和4个奇偶校验位，且可从第一部分642的第二行区段660接收额外64个数据位和4个奇偶校验位。以此方式，第一ecc电路646可从不彼此邻近的存储器单元接收总共128个数据位和8个奇偶校验位。第一ecc电路646可基于8个奇偶校验位校正128个数据位且提供128个经校正位。以类似方式，第二ecc电路645可从第二部分643的两个行区段中的非邻近存储器单元接收128个数据位和8个奇偶校验位，且提供128个经校正位。
78.存储器装置可在存取第一和第二经激活字线中的偶数和奇数数字线之间交替。举例来说，如果作为第一读取操作的部分，从第一字线wl1的偶数存储器单元且从第二字线wl2的奇数存储器单元读取信息，那么在第二读取操作中，可从第一字线wl1中的奇数存储器单元且从第二字线wl2的偶数存储器单元读取信息。以此方式，可使用沿着给定字线的所有存储器单元，但可不同时将邻近存储器单元读出到单个ecc电路。
79.图7为根据本公开的一些实施例的将数据从单组区段中的不同行的非邻近存储器单元提供到错误校正电路的示意图。图7的存储器组740可大体类似于图4的存储器组440、图5的存储器组540和/或图6的存储器组640。出于简洁起见，将不针对图7重复先前关于图4到6所描述的特征和组件。
80.ecc电路746和745可分别类似于图6的ecc电路646和645。第一ecc电路746可耦合
到组740的第一部分742，而第二ecc电路7454可耦合到组740的第二部分743。在图7的实施例中，可单独地激活两个部分742和743中的每一者。举例来说，在第一时间，作为第一存取操作的部分，可激活第一部分742，且还可激活第一行区段750中的第一字线wl1和第二行区段760中的第二字线wl2两者。可沿着第一区段750中的偶数数字线提供数据位(和奇偶校验位)，且可沿着第二区段760中的奇数数字线提供数据位(和奇偶校验位)。在第二时间(例如，作为后续存取操作的部分)，可激活第二部分743且可以类似方式将位提供到第二ecc电路745。
81.举例来说，存储器组740可在x8模式中操作。作为读取操作的部分，可在组740的第一部分742中激活第一字线wl1和第二字线wl2。可从第一字线wl1读出偶数存储器单元(例如，64个数据位和4个奇偶校验位)，且可从第二字线wl2读出奇数存储器单元(例如，64个数据位和4个奇偶校验位)。因此，ecc电路746可接收128个数据位和8个奇偶校验位。ecc电路746可基于8个奇偶校验位校正128个数据位，且将128个经校正位提供到i/o电路。
82.图8为根据本公开的实施例的用于控制将数据提供到一或多个错误校正电路的存储器单元的开关的示意图。图8展示共同耦合到第一ecc电路846和第二ecc电路845的若干存储器组840。在一些实施例中，图8的组840和ecc电路845和846可类似于图4至7的组440到740和图4至7的ecc电路445到746。为简洁起见，将不再重复类似于图4至7中所描述的那些特征和组件的图8的特征和组件。
83.ecc电路846及845中的每一者可与dq衬垫的不同组相关联。举例来说，第一ecc电路846可与dq衬垫的
‘
上部’组相关联，而第二ecc电路845可与dq衬垫的
‘
下部’组相关联。举例来说，第一ecc电路846可与八个dq衬垫(例如，dq0到dq7)相关联，且第二ecc电路845可与八个dq衬垫(例如，dq8到dq15)的不同组相关联。组840通过多个开关849耦合到第一ecc电路846和第二ecc电路845。开关849可充当多路复用器，且可部分地用于确定存储器组840的偶数和奇数数字线耦合到哪一ecc电路846和845(如果存在)。这可部分地用于在各种操作模式中管理ecc电路。
84.举例来说，在x16操作模式期间，上部dq衬垫和下部dq衬垫两者(例如，所有十六个dq衬垫dq0到dq15)均可由存储器装置使用。因此，在x16操作模式中，所有开关849可将偶数数字线耦合到第一ecc电路846，且将奇数数字线耦合到第二ecc电路845，如插入物870a中所展示。以此方式，当激活组(例如，组0)且激活所述组中的一行时，可沿着偶数数字线将128个数据位和8个奇偶校验位读出到第一ecc电路846，所述第一ecc电路可继而将128个经校正位提供到上部dq衬垫，且可沿着奇数数字线将另外128个数据位和8个奇偶校验位读出到第二ecc电路845，所述第二ecc电路可继而将128个经校正位提供到下部dq衬垫。因此，由插入物870a表示的x16模式操作可大体类似于图4中所描述的操作。
85.在实例x8操作模式中，可使用上部或下部dq衬垫。插入物870b表示用于下部x8模式的开关849的配置，其中组840中的偶数和奇数数字线两者可耦合到第二ecc电路845。插入物870c表示用于上部x8模式的开关849的配置，其中偶数和奇数数字线两者可耦合到第一ecc电路846。在一些实施例中，开关849可以类似于图5的多路复用器549的方式起作用，且可将偶数或奇数数字线耦合到ecc电路。举例来说，在上部x8模式中，第一ecc电路846可从经激活组的偶数数字线接收64个数据位和4个奇偶校验位作为第一存取操作的部分，且接着从经激活组的奇数数字线接收64个数据位和4个奇偶校验位作为第二存取操作的部
分。
86.在一些实施例中，可读出不同组数字线，只要每一组并不包含耦合到彼此紧邻的存储器单元的数字线即可。举例来说，在一些实施例中，在实例下部x8模式中，耦合到给定组的所有开关849可将组中的仅偶数(或仅奇数)数字线耦合到ecc电路845。在一些实施例中，开关849可使用组的不同部分中的数字线的不同组，只要那些部分彼此分离(例如，通过行解码器)即可。举例来说，耦合到组的第一部分的开关849可将偶数数字线耦合到ecc电路845，而耦合到组的第二部分的开关849可将奇数数字线耦合到ecc电路845。
87.图9为根据本公开的一些实施例的错误校正码(ecc)控制电路的示意图。在一些实施例中，图9的ecc控制电路900可包含于图1至8的ecc电路中的一或多者(例如，图1的120、图2的220、图3的330/331、图4的445/446等)中。ecc控制电路900可接收写入数据位wd且可产生写入奇偶校验位wp。这些可作为数据位d和奇偶校验位p提供到存储器阵列。ecc控制电路900可从存储器阵列接收数据d作为读取数据rd和奇偶校验位p作为读取奇偶校验位pr，且可基于位rd和pr产生经校正数据位crd。
88.在实例读取操作期间，响应于定时信号rt1而激活读取放大器901以放大读取奇偶校验位pr和读取数据rd。将放大的位pr和rd提供到校正子发生器电路920，所述校正子发生器电路响应于定时信号rt2而激活，所述定时信号每次在rt1处于作用中之后激活。校正子发生器920基于读取位rd和pr提供校正子位s。在一些实施例中，校正子位s的数目可匹配奇偶校验位pr的数目。将校正子位s提供到错误定位器电路930。
89.错误定位器电路930部分地基于校正子位s提供第一组错误确定信号ebst和第二组错误确定位edq。错误定位器电路930可响应于定时信号rt3而激活，所述定时信号可在信号rt2之后激活。如先前论述，提供到dq端子/在dq端子处接收的数据可组织成多个不同dq端子上的突发(例如，16个不同dq端子中的每一者上的8位的突发，总计128位)。第一组错误确定信号ebst可指示突发内的错误位的位置。在一些实施例中，对于突发中的位中的每一者可能存在位，且信号ebst可共同提供到dq端子。第二组错误确定信号edq可指示错误位被提供到dq端子中的哪一者。在一些实施例中，对于每一dq端子可能存在位，且信号edq可与突发位共同提供。
90.错误确定信号ebst和edq可提供到错误定位器电路940。错误定位器电路940可对信号ebst和edq进行解码以识别读取数据rd中的错误位的位置。错误位的位置可由错误位置信号el指定。在一些实施例中，可能存在基于读取数据rd的位数目的错误位置信号el的位数目，其中错误位置信号el中的每一位与读取数据rd的位相关联。
91.错误位置信号el提供到错误校正器电路950。错误校正器电路950还接收读取数据rd且基于错误位置信号el校正rd中的一或多个错误位。举例来说，如果错误位置信号el的第n位处于高逻辑电平，那么错误校正器电路950可改变第n读取位rd的状态。错误校正器电路950可提供经校正读取数据crd。错误校正器电路950可响应于定时信号rt4而激活，所述定时信号可在信号rt3之后激活。经校正读取数据crd可提供到dq衬垫且从装置读出。
92.在对存储器装置的实例写入操作中，ecc控制电路900可接收写入数据wd和数据掩码信号dm。第一多路复用器903可基于数据掩码信号dm合成写入数据wd和经校正读取数据crd。第一多路复用器903可提供写入到存储器阵列的数据d。在一些实施例中，数据掩码信号dm可与在数据端子处接收到的不同突发位相关联。当数据掩码位dm中的一(或多)者处于
作用中时，与所述数据掩码位相关联的写入数据wd可由数据d中的经校正读取数据crd代替。
93.第二多路复用器904可基于数据掩码信号合成写入数据wd和读取数据rd。第二多路复用器904可提供奇偶校验写入数据pwd。奇偶校验写入数据pwd可提供到编码器电路910，所述编码器电路可将奇偶校验数据pwd编码为写入奇偶校验wp'。写入奇偶校验wp'提供到转换器电路905，所述转换器电路产生写入奇偶校验wp，所述写入奇偶校验wp作为奇偶校验位p写入到存储器阵列。
94.转换器电路905包含xor逻辑门905a和第三多路复用器905b。xor逻辑门905a具有耦合到校正子位s和写入奇偶校验位wp'的输入端子。当校正子位s不同于相关联写入奇偶校验位wp'时，xor逻辑门905a提供处于高逻辑电平的输出。第三多路复用器905b提供xor逻辑门905a的输出或写入奇偶校验wp'作为写入奇偶校验wp。多路复用器905b基于转换信号edm选择写入奇偶校验wp位的源。当转换信号edm处于作用中时，写入奇偶校验wp是xor门905a的输出。当转换信号edm非作用时，信号wp'提供为信号wp。
95.掩码错误检测器电路960基于校正子位s和数据掩码dm提供信号edm。掩码错误检测器电路960可确定错误位属于的突发数据和由数据掩码信号dm掩蔽的突发数据是否一致。如果它们一致，那么可激活信号edm。如果它们不一致，那么信号edm可保持非作用。
96.当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例和/或过程组合或分离和/或在根据本发明系统、装置和方法的单独装置或装置部分中执行。
97.最后，上文的论述意图仅说明本发明系统且不应被理解为将所附权利要求书限制于任何特定实施例或实施例组。因此，虽然已参考示例性实施例详细地描述了本发明系统，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下所属领域的技术人员可设计许多修改和替代性实施例。因此，说明书和附图应以说明性方式看待，且并不意图限制所附权利要求书的范围。

技术特征：

1.一种设备，其包括：存储器组，其包括多个数字线，所述多个数字线各自配置成提供沿着经激活字线存储的多个信息位中的一者；第一错误校正码(ecc)电路，其配置成接收与所述多个数字线中奇数编号的数字线相关联的所述多个信息位的子集；以及第二ecc电路，其配置成接收与所述多个数字线中偶数编号的数字线相关联的所述多个信息位的子集。2.根据权利要求1所述的设备，其中所述多个信息位包括多个数据位和多个奇偶校验位。3.根据权利要求2所述的设备，其中所述第一ecc电路配置成接收所述多个数据位的第一部分和所述多个奇偶校验位的第一部分，且其中所述第二ecc电路配置成接收所述多个数据位的第二部分和所述多个奇偶校验位的第二部分。4.根据权利要求3所述的设备，其中所述第一ecc电路配置成基于所述多个奇偶校验位的所述第一部分定位并校正所述多个数据位的所述第一部分中的错误，且其中所述第二ecc电路配置成基于所述多个奇偶校验位的所述第二部分定位并校正所述多个数据位的所述第二部分中的错误。5.根据权利要求1所述的设备，其中所述存储器组包括第一部分和第二部分，且其中所述第一ecc电路和所述第二ecc电路各自耦合到所述第一部分和所述第二部分中的所述多个数字线中的数字线。6.根据权利要求5所述的设备，其进一步包括安置于所述存储器组的所述第一部分与所述第二部分之间的行解码器。7.根据权利要求1所述的设备，其中所述第一ecc电路进一步配置成将包含数据位和基于所述数据位的奇偶校验位的多个位提供到所述多个数字线中所述奇数编号的数字线，作为对所述字线进行的写入操作的部分，且其中所述第二ecc电路进一步配置成将包含数据位和基于所述数据位的奇偶校验位的多个位提供到所述多个数字线中所述偶数编号的数字线，作为对所述字线进行的写入操作的部分。8.一种设备，其包括：字线；第一存储器单元，其沿着所述字线安置；第二存储器单元，其沿着所述字线安置，其中所述第二存储器单元邻近于所述第一存储器单元；第一错误校正码(ecc)电路，其耦合到所述第一存储器单元；以及第二ecc电路，其耦合到所述第二存储器单元。9.根据权利要求8所述的设备，其进一步包括：第一数字线，其耦合到所述第一ecc电路，其中所述第一存储器单元安置于所述字线与所述第一数字线的相交处；以及第二数字线，其耦合到所述第二ecc电路，其中所述第二存储器单元安置于所述字线与所述第二数字线的相交处。10.根据权利要求8所述的设备，其进一步包括：
第一主输入/输出线，其将所述第一存储器单元耦合到所述第一ecc电路；以及第二主输入/输出线，其将所述第二存储器单元耦合到所述第二ecc电路。11.根据权利要求8所述的设备，其中所述第一存储器单元存储第一数据位且所述第二存储器单元存储第二数据位，且其中所述第一ecc电路配置成基于至少一个第一奇偶校验位确定所述第一数据位是否为错误，且其中所述第二ecc电路配置成基于至少一个第二奇偶校验位确定所述第二数据位是否为错误位。12.根据权利要求8所述的设备，其进一步包括沿着所述字线安置的第三存储器单元，其中所述第三存储器单元邻近于所述第二存储器单元但不邻近于所述第一存储器单元，且其中所述第三存储器单元耦合到所述第一ecc电路。13.根据权利要求12所述的设备，其进一步包括沿着所述字线安置的第四存储器单元，其中所述第四存储器单元邻近于所述第三存储器单元但不邻近于所述第二存储器单元，且其中所述第四存储器单元耦合到所述第二ecc电路。14.根据权利要求8所述的设备，其中所述第一ecc电路配置成将第一数据位提供到所述第一存储器单元且至少部分地基于所述第一数据位产生第一奇偶校验位，且其中所述第二ecc电路配置成将第二数据位提供到所述第二存储器单元且至少部分地基于所述第二数据位产生第二奇偶校验位。15.一种设备，其包括：字线；多个存储器单元，其沿着所述字线布置；第一错误校正码(ecc)电路，其配置成管理所述多个存储器单元中奇数编号的存储器单元中的信息；以及第二ecc电路，其配置成管理所述多个存储器单元中偶数编号的存储器单元中的信息。16.根据权利要求15所述的设备，其中所述多个存储器单元位于所述字线与多个数字线的相交处，且其中所述多个数字线中的每一者耦合到多个主输入/输出线中的相关联主输入/输出线。17.根据权利要求16所述的设备，其中所述第一ecc电路耦合到所述多个主输入/输出线中奇数编号的主输入/输出线，且其中所述第二ecc电路耦合到所述多个主输入/输出线中偶数编号的主输入/输出线。18.根据权利要求15所述的设备，其中作为读取操作的部分，所述第一ecc电路配置成从所述多个存储器单元中所述奇数编号的存储器单元接收信息，并且基于包含在接收到的信息中的奇偶校验位校正所述接收到的信息，且所述第二ecc电路配置成从所述多个存储器单元中所述偶数编号的存储器单元接收信息，并且基于包含在接收到的信息中的奇偶校验位校正所述接收到的信息。19.根据权利要求15所述的设备，其中作为写入操作的部分，所述第一ecc电路配置成将多个数据位和基于所述多个数据位的多个奇偶校验位写入所述多个存储器单元中所述奇数编号的存储器单元，且所述第二ecc电路配置成将多个数据位和基于所述多个数据位的多个奇偶校验位写入所述多个存储器单元中所述偶数编号的存储器单元。20.根据权利要求15所述的设备，其进一步包括行解码器，且其中所述字线包含第一部分和第二部分，其中所述行解码器定位于所述第一部分与所述第二部分之间，且其中所述
第一ecc电路和所述第二ecc电路各自耦合到所述字线的所述第一部分和所述第二部分。

技术总结

本发明描述了用于错误校正的设备、系统和方法。存储器装置可具有若干存储器7单元，所述存储器单元中的每一者存储信息位。可使用一或多个错误校正码(ECC)来确定所述信息位是否含有任何错误。为减轻邻近存储器单元的故障的影响，可将信息分成第一组和第二组，其中每一组含有来自不邻近于所述组的其它存储器单元的存储器单元的信息。每一信息组可包含数据位和用于校正那些数据位的奇偶校验位。举例来说，作为读取操作的部分，第一ECC电路可从偶数编号的存储器单元接收信息，同时第二ECC电路可从奇数编号的存储器单元接收信息。ECC电路可从奇数编号的存储器单元接收信息。ECC电路可从奇数编号的存储器单元接收信息。