移位寄存器单元、栅极驱动电路、显示基板和显示装置的制作方法

1.本公开属于显示技术领域，更具体地，涉及一种移位寄存器单元、栅极驱动电路、显示基板和显示装置。

背景技术：

2.本部分旨在为权利要求书中陈述的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
3.显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成goa(gate driver on array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的goa为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，以进行逐行扫描，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。晶体管老化进而使得其性能漂移会对显示质量产生很大的影响。

技术实现要素：

4.本公开提供一种移位寄存器单元、栅极驱动电路、显示基板和显示装置。
5.本公开采用如下技术方案：一种移位寄存器单元，包括：
6.输入电路，用于根据级联输入信号将第一节点的电压设置为有效电压；
7.输出电路，用于在所述第一节点的有效电压的控制下将接收到的时钟信号传递至信号输出端；
8.第一拉动控制电路，用于在第二时钟信号的控制下将第二节点的电压设置为有效电压并将第三节点的电压设置为无效电压；
9.第一拉动电路，用于在所述第二节点的有效电压的控制下对所述第一节点和所述信号输出端的电压设置为无效电压；
10.第二拉动控制电路，用于在第一时钟信号的控制下将所述第三节点的电压设置为有效电压并将所述第二节点的电压设置为无效电压；
11.第二拉动电路，用于在所述第三节点的有效电压的控制下对所述第一节点和所述信号输出端的电压拉至无效电压。
12.在一些实施例中，所述第一拉动控制电路包括：第九晶体管和第十二晶体管；所述第九晶体管的控制极和第一极连接第二时钟信号端以接收所述第二时钟信号，所述第九晶体管的第二极连接所述第二节点；所述第十二晶体管的控制极连接所述第二时钟信号端，所述第十二晶体管的第一极连接所述第三节点，所述第十二晶体管的第二极连接一固定电压端。
13.在一些实施例中，所述第二拉动控制电路包括：第五晶体管和第七晶体管；所述第
五晶体管的控制极和第一极连接第一时钟信号端以接收所述第一时钟信号，所述第五晶体管的第二极连接所述第三节点；所述第七晶体管的控制极连接所述第一时钟信号端，所述第七晶体管的第一极连接所述第二节点，所述第七晶体管的第二极连接一固定电压端。
14.在一些实施例中，所述第一拉动电路包括：第十晶体管和第十一晶体管；所述第十晶体管的控制极连接所述第二节点，所述第十晶体管的第一极连接所述第一节点，所述第十晶体管的第二极连接一固定电压端；所述第十一晶体管的控制极连接所述第二节点，所述第十一晶体管的第一极连接所述信号输出端，所述第十一晶体管的第二极连接所述固定电压端。
15.在一些实施例中，所述第二拉动电路包括：第四晶体管和第十四晶体管；所述第四晶体管的控制极连接所述第三节点，所述第四晶体管的第一极连接所述第一节点，所述第四晶体管的第二极连接一固定电压端；所述第十四晶体管的控制极连接所述第三节点，所述第十四晶体管的第一极连接所述信号输出端，所述第十四晶体管的第二极连接所述固定电压端。
16.在一些实施例中，所述输入电路包括：第一晶体管；所述第一晶体管的控制极和第一极连接级联输入端以接收所述级联输入信号，所述第一晶体管的第二极连接所述第一节点。
17.在一些实施例中，所述输出电路包括：第三晶体管；所述第三晶体管的控制极连接所述第一节点，所述第三晶体管的第一极连接第一时钟信号端以接收所述第一时钟信号，所述第三晶体管的第二极连接所述信号输出端。
18.在一些实施例中，所述移位寄存器单元还包括复位电路，用于在复位信号的控制下将所述第一节点的电压设置为无效电压。
19.在一些实施例中，所述复位电路包括：第二晶体管；所述第二晶体管的控制极连接复位信号端以接收所述复位信号，所述第二晶体管的第一极连接所述第一节点，所述第二晶体管的第二极连接一固定电压端。
20.在一些实施例中，所述移位寄存器单元还包括：第一辅助电路和第二辅助电路；所述第一辅助电路用于在所述第一节点的有效电压的控制下将所述第二节点的电压设置为无效电压；所述第二辅助电路用于在所述第一节点的有效电压的控制下将所述第三节点的电压设置为无效电压。
21.在一些实施例中，所述第一辅助电路包括：第八晶体管；所述第八晶体管的控制极连接所述第一节点，所述第八晶体管的第一极连接所述第二节点，所述第八晶体管的第二极连接一固定电压端；所述第二辅助电路包括：第六晶体管；所述第六晶体管的控制极连接所述第一节点，所述第六晶体管的第一极连接所述第三节点，所述第八晶体管的第二极连接所述固定电压端。
22.在一些实施例中，所述移位寄存器单元还包括：第三辅助电路，用于在所述第二时钟信号的有效电压的控制下将所述级联输入信号传递至所述第一节点。
23.在一些实施例中，所述第三辅助电路包括：第十三晶体管；所述第十三晶体管的控制极连接第二时钟信号端以接收所述第二时钟信号，所述第十三晶体管的第一极连接级联输入端以接收所述级联输入信号，所述第十三晶体管的第二极连接所述第一节点。
24.在一些实施例中，所述移位寄存器单元还包括连接在所述第一节点和所述信号输
出端之间的自举电容。
25.本公开采用如下技术方案：一种栅极驱动电路，包括级联的多个移位寄存器单元，所述多个移位寄存器单元中至少一个移位寄存器单元为前述的移位寄存器单元。
26.本公开采用如下技术方案：一种显示基板，包括前述的栅极驱动电路。
27.本公开采用如下技术方案：一种显示装置，包括前述的显示基板。
附图说明
28.图1是本公开实施例的移位寄存器单元的框图。
29.图2是本公开实施例的移位寄存器单元的电路图。
30.图3是本公开实施例的移位寄存器单元的驱动时序图。
31.其中，m1、第一晶体管；m2、第二晶体管；m3、第三晶体管；m4、第四晶体管；m5、第五晶体管；m6、第六晶体管；m7、第七晶体管；m8、第八晶体管；m9、第九晶体管；m10、第十晶体管；m11、第十一晶体管；m12、第十二晶体管；m13、第十三晶体管；m14、第十四晶体管；c1、自举电容；1、输入电路；2、输出电路；3、第一拉动控制电路；4、第一拉动电路；5、第二拉动控制电路；6、第二拉动电路；7、复位电路；8、第一辅助电路；9、第二辅助电路；10、第三辅助电路；input、级联输入端；out、信号输出端；clka、第一时钟信号端；clkb、第二时钟信号端；reset、复位信号端；vss、固定电压端；pu、第一节点；pd、第二节点；pe、第三节点。
具体实施方式
32.下面结合附图所示的实施例对本公开作进一步说明。
33.图1是本公开实施例的移位寄存器单元的框图。参考图1，本公开的实施例提供一种移位寄存器单元，包括：
34.输入电路1，用于根据级联输入信号将第一节点pu的电压设置为有效电压；
35.输出电路2，用于在第一节点pu的有效电压的控制下将接收到的时钟信号传递至信号输出端output；
36.第一拉动控制电路3，用于在第二时钟信号的控制下将第二节点pd的电压设置为有效电压并将第三节点pe的电压设置为无效电压；
37.第一拉动电路4，用于在第二节点pd的有效电压的控制下对第一节点pu和信号输出端output的电压设置为无效电压；
38.第二拉动控制电路5，用于在第一时钟信号的控制下将第三节点pe的电压设置为有效电压并将第二节点pd的电压设置为无效电压；
39.第二拉动电路6，用于在第三节点pe的有效电压的控制下对第一节点pu和信号输出端output的电压拉至无效电压。
40.该移位寄存器单元可级联形成栅极驱动电路。在该移位寄存器单元的一个工作周期内，信号输出端output的电压大部分时间是无效电压。第二节点pd和第三节点pe的电压交替地为无效电压，这使得第一拉动电路4和第二拉动电路6交替地控制第一节点pu和信号输出端output的电压为无效电压，第一拉动电路4和第二拉动电路6中的晶体管无需持续开启，有助于保持第一拉动电路4和第二拉动电路6中晶体管的特性稳定(例如使得第一拉动电路4和第二拉动电路6中的晶体管的阈值电压保持稳定)，从而使得信号输出端output的
无效电压状态保持稳定。由此，与信号输出端output相连的栅线的无效电压状态保持稳定。
41.图2是本公开实施例的移位寄存器单元的电路图。图2中的晶体管均为n型管，第一节点pu、第二节点pd、第三节点pe的有效电压为高电平电压，第一节点pu、第二节点pd、第三节点pe的无效电压为低电平电压。图2所示移位寄存器单元的信号输出端output所连接的栅线(未示出)驱动的晶体管为n型管。相应地，信号输出端output的有效电压为高电平电压，信号输出端output的无效电压为低电平电压。
42.在另一些实施例中，移位寄存器单元中的晶体管以及栅线驱动的晶体管均为p型管。相应地，第一节点pu、第二节点pd、第三节点pe和信号输出端output的有效电压为低电平电压，第一节点pu、第二节点pd、第三节点pe和信号输出端output的无效电压为高电平电压。
43.结合图1和图2，在一些实施例中，第一拉动控制电路3包括：第九晶体管m9和第十二晶体管m12；第九晶体管m9的控制极和第一极连接第二时钟信号端clkb以接收第二时钟信号，第九晶体管m9的第二极连接第二节点pd；第十二晶体管m12的控制极连接第二时钟信号端clkb，第十二晶体管m12的第一极连接第三节点pe，第十二晶体管m12的第二极连接一固定电压端vss。固定电压端vss例如接地或者提供一个负的固定电压。
44.在图2所示电路图中，当第二时钟信号端clkb提供高电平电压信号时，第九晶体管m9导通，将第二节点pd的电压设置为高电平电压，第十二晶体管m12导通，第三节点pe与固定电压端vss导通，从而使得第三节点pe的电压为无效电压。
45.结合图1和图2，在一些实施例中，第二拉动控制电路5包括：第五晶体管m5和第七晶体管m7；第五晶体管m5的控制极和第一极连接第一时钟信号端clka以接收第一时钟信号，第五晶体管m5的第二极连接第三节点pe；第七晶体管m7的控制极连接第一时钟信号端clka，第七晶体管m7的第一极连接第二节点pd，第七晶体管m7的第二极连接一固定电压端vss。
46.在图2所示电路图中，当第一时钟信号端clka提供高电平电压信号时，第五晶体管m5导通，将第三节点pe的电压设置为高电平电压，第七晶体管m7导通，第二节点pd与固定电压端vss导通，从而使得第二节点pd的电压为无效电压。
47.结合图1和图2，在一些实施例中，第一拉动电路4包括：第十晶体管m10和第十一晶体管m11；第十晶体管m10的控制极连接第二节点pd，第十晶体管m10的第一极连接第一节点pu，第十晶体管m10的第二极连接一固定电压端vss；第十一晶体管m11的控制极连接第二节点pd，第十一晶体管m11的第一极连接信号输出端output，第十一晶体管m11的第二极连接固定电压端vss。
48.在图2所示的电路图中，当第二节点pd的电压为高电平电压时，第十晶体管m10和第十一晶体管m11导通，从而分别将第一节点pu和信号输出端output的电压拉低至低电平电压。第一拉动电路4的作用是在信号输出端output输出无效电压的一些时段对第一节点pu和信号输出端output的电压进行降噪。
49.结合图1和图2，在一些实施例中，第二拉动电路6包括：第四晶体管m4和第十四晶体管m14；第四晶体管m4的控制极连接第三节点pe，第四晶体管m4的第一极连接第一节点pu，第四晶体管m4的第二极连接一固定电压端vss；第十四晶体管m14的控制极连接第三节点pe，第十四晶体管m14的第一极连接信号输出端output，第十四晶体管m14的第二极连接
固定电压端vss。
50.在图2所示的电路图中，当第三节点pe的电压为高电平电压时，第四晶体管m4和第十四晶体管m14导通，从而分别将第一节点pu和信号输出端output的电压拉低至低电平电压。第一拉动电路4的作用是在信号输出端output输出无效电压的一些时段对第一节点pu和信号输出端output的电压进行降噪。
51.结合图1和图2，在一些实施例中，输入电路1包括：第一晶体管m1；第一晶体管m1的控制极和第一极连接级联输入端input以接收级联输入信号，第一晶体管m1的第二极连接第一节点pu。
52.在图2所示的电路图中，当级联信号输入端提供高电平电压时，第一晶体管m1导通，从而将第一节点pu的电压设置为高电平电压。
53.结合图1和图2，在一些实施例中，输出电路2包括：第三晶体管m3；第三晶体管m3的控制极连接第一节点pu，第三晶体管m3的第一极连接第一时钟信号端clka以接收第一时钟信号，第三晶体管m3的第二极连接信号输出端output。
54.在图2所示的电路图中，当第一节点pu的电压为高电平电压，第三晶体管m3导通，第一时钟信号端clka提供的第一时钟信号传递至信号输出端output。
55.结合图1，在一些实施例中，移位寄存器单元还包括复位电路7，用于在复位信号的控制下将第一节点pu的电压设置为无效电压。
56.结合图1和图2，在一些实施例中，复位电路7包括：第二晶体管m2；第二晶体管m2的控制极连接复位信号端reset以接收复位信号，第二晶体管m2的第一极连接第一节点pu，第二晶体管m2的第二极连接一固定电压端vss。
57.在图2所示的电路图中，当复位信号端reset提供高电平电压时，第二晶体管m2导通，第一节点pu的电压被设置为固定电压端vss提供的低电平电压。
58.结合图1和图2，在一些实施例中，移位寄存器单元还包括：第一辅助电路8和第二辅助电路9；第一辅助电路8用于在第一节点pu的有效电压的控制下将第二节点pd的电压设置为无效电压；第二辅助电路9用于在第一节点pu的有效电压的控制下将第三节点pe的电压设置为无效电压。
59.第一辅助电路8和第二辅助电路9的作用是保证第一节点pu的电压为有效电压时，第二节点pd和第三节点pe的电压保持为无效电压。
60.结合图1和图2，在一些实施例中，第一辅助电路8包括：第八晶体管m8；第八晶体管m8的控制极连接第一节点pu，第八晶体管m8的第一极连接第二节点pd，第八晶体管m8的第二极连接一固定电压端vss；第二辅助电路9包括：第六晶体管m6；第六晶体管m6的控制极连接第一节点pu，第六晶体管m6的第一极连接第三节点pe，第八晶体管m8的第二极连接固定电压端vss。
61.在图2所示的电路图中，当第一节点pu的电压为高电平电压，第八晶体管m8导通，从而使得第二节点pd与固定电压端vss相连通；第六晶体管m6导通，从而使得第三节点pe与固定电压端vss相连通。
62.结合图1，在一些实施例中，移位寄存器单元还包括：第三辅助电路10，用于在第二时钟信号的有效电压的控制下将级联输入信号传递至第一节点pu。
63.第三辅助电路10的作用是使第一节点pu的保持稳定。
64.结合图1和图2，在一些实施例中，第三辅助电路10包括：第十三晶体管m13；第十三晶体管m13的控制极连接第二时钟信号端clkb以接收第二时钟信号，第十三晶体管m13的第一极连接级联输入端input以接收级联输入信号，第十三晶体管m13的第二极连接第一节点pu。
65.在图2所示的电路图中，当第二时钟信号端clkb提供高电平电压时，第十三晶体管m13导通，第一节点pu的电压与级联信号输入端的电压相同。
66.参考图2，移位寄存器单元还包括连接在第一节点pu和信号输出端output之间的自举电容c1。
67.图3示出的是图2所示电路图的时序图。
68.结合图2和图3，第一时钟信号和第二时钟信号的占空比均为50％。在另一些实施例中，第一时钟信号和第二时钟信号的占空比不等于50％。
69.级联信号输入端接收高电平电压信号，从而通过第一晶体管m1将第一节点pu的电压设置为高电平电压。第一节点pu的电压为高电平电压，这使得第三晶体管m3导通，信号输出端output输出第一时钟信号端clka提供的低电平电压信号。在一个显示周期的剩余时间内，级联信号输入端接收低电平电压信号，第一晶体管m1始终处于关断状态。
70.随后第一时钟信号端clka接收高电平电压信号，由于自举电容c1两端的电压不能瞬变，第一节点pu的电压被提升至更高的电压。第三晶体管m3充分导通，并将高电平电压信号传递至信号输出端output。
71.随后复位信号端reset接收高电平电压信号，第二晶体管m2导通，将第一节点pu的电压拉低至固定电压端vss提供的低电平电压。第二时钟信号端clkb接收高电平电压，第十三晶体管m13导通从而将第一节点pu的电压稳定在低电平电压，第十二晶体管m12导通从而将第三节点pe的电压稳定在低电平电压，第九晶体管m9导通从而将第二节点pd的电压设置为高电平电压。第二节点pd控制第十晶体管m10和第十一晶体管m11导通从而将第一节点pu和信号输出端output的电压稳定在低电平电压。
72.随后第一时钟信号端clka接收高电平电压信号，第七晶体管m7导通从而将第二节点pd的电压稳定在低电平电压，第五晶体管m5导通从而将第三节点pe的电压设置为高电平电压。第三节点pe控制第四晶体管m4和第十四晶体管m14导通从而将第一节点pu和信号输出端output的电压稳定在低电平电压。
73.在该移位寄存器单元的一个显示周期的随后的时段内，第一时钟信号端clka和第二时钟信号端clkb交替地呈现高电平电压，从而使得第九晶体管m9、第十晶体管m10和第十一晶体管m11三者与第五晶体管m5、第四晶体管m4和第十四晶体管m14三者交替地处于导通状态，有助于提高这六个晶体管性能的稳定性。
74.需要说明的是，在另一些实施例中，输出电路2中与第二拉动控制电路5连接的是不同的时钟信号端。在另一些实施例中，输出电路2中包含更多的晶体管或者能够依次驱动多条显示基板中的栅线。在另一些实施例中，复位电路7还用于对信号输出端output进行复位。
75.基于相同的发明构思，本公开的实施例还提供一种栅极驱动电路，包括级联的多个移位寄存器单元，多个移位寄存器单元中至少一个移位寄存器单元为前述的移位寄存器单元。
76.基于相同的发明构思，本公开的实施例还提供一种显示基板，包括前述的栅极驱动电路。
77.显示基板例如是液晶显示基板、发光二极管显示基板或电子纸显示基板。发光二极管显示基板例如是有机发光二极管(oled)显示基板或微发光二极管(micro-led或mini-led)显示基板。mini-led的芯片尺寸介于100μm至200μm之间。micro-led的尺寸比mini led更小，通常为1μm至100μm之间。本公开将以上两种发光二极管统称为微发光二极管。
78.基于相同的发明构思，本公开的实施例还提供一种显示装置，包括前述的显示基板。
79.显示装置指任意具有显示功能的产品或部件。显示装置例如是显示面板、显示模组、手机、平板电脑、显示器、电视机、车载显示屏、导航仪、地面显示屏、电子广告牌等。
80.本公开中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
81.本公开的保护范围不限于上述的实施例，显然，本领域的技术人员可以对本公开进行各种改动和变形而不脱离本公开的范围和精神。倘若这些改动和变形属于本公开权利要求及其等同技术的范围，则本公开的意图也包含这些改动和变形在内。

技术特征：

1.一种移位寄存器单元，其特征在于，包括：输入电路(1)，用于根据级联输入信号将第一节点(pu)的电压设置为有效电压；输出电路(2)，用于在所述第一节点(pu)的有效电压的控制下将接收到的时钟信号传递至信号输出端(output)；第一拉动控制电路(3)，用于在第二时钟信号的控制下将第二节点(pd)的电压设置为有效电压并将第三节点(pe)的电压设置为无效电压；第一拉动电路(4)，用于在所述第二节点(pd)的有效电压的控制下将所述第一节点(pu)和所述信号输出端(output)的电压设置为无效电压；第二拉动控制电路(5)，用于在第一时钟信号的控制下将所述第三节点(pe)的电压设置为有效电压并将所述第二节点(pd)的电压设置为无效电压；第二拉动电路(6)，用于在所述第三节点(pe)的有效电压的控制下将所述第一节点(pu)和所述信号输出端(output)的电压设置为无效电压。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一拉动控制电路(3)包括：第九晶体管(m9)和第十二晶体管(m12)；所述第九晶体管(m9)的控制极和第一极连接第二时钟信号端(clkb)以接收所述第二时钟信号，所述第九晶体管(m9)的第二极连接所述第二节点(pd)；所述第十二晶体管(m12)的控制极连接所述第二时钟信号端(clkb)，所述第十二晶体管(m12)的第一极连接所述第三节点(pe)，所述第十二晶体管(m12)的第二极连接一固定电压端(vss)。3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二拉动控制电路(5)包括：第五晶体管(m5)和第七晶体管(m7)；所述第五晶体管(m5)的控制极和第一极连接第一时钟信号端(clka)以接收所述第一时钟信号，所述第五晶体管(m5)的第二极连接所述第三节点(pe)；所述第七晶体管(m7)的控制极连接所述第一时钟信号端(clka)，所述第七晶体管(m7)的第一极连接所述第二节点(pd)，所述第七晶体管(m7)的第二极连接一固定电压端(vss)。4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一拉动电路(4)包括：第十晶体管(m10)和第十一晶体管(m11)；所述第十晶体管(m10)的控制极连接所述第二节点(pd)，所述第十晶体管(m10)的第一极连接所述第一节点(pu)，所述第十晶体管(m10)的第二极连接一固定电压端(vss)；所述第十一晶体管(m11)的控制极连接所述第二节点(pd)，所述第十一晶体管(m11)的第一极连接所述信号输出端(output)，所述第十一晶体管(m11)的第二极连接所述固定电压端(vss)。5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二拉动电路(6)包括：第四晶体管(m4)和第十四晶体管(m14)；所述第四晶体管(m4)的控制极连接所述第三节点(pe)，所述第四晶体管(m4)的第一极连接所述第一节点(pu)，所述第四晶体管(m4)的第二极连接一固定电压端(vss)；所述第十四晶体管(m14)的控制极连接所述第三节点(pe)，所述第十四晶体管(m14)的第一极连接所述信号输出端(output)，所述第十四晶体管(m14)的第二极连接所述固定电压端(vss)。6.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入电路(1)包括：第一晶体管(m1)；所述第一晶体管(m1)的控制极和第一极连接级联输入端(input)以接收所述级联输入信号，所述第一晶体管(m1)的第二极连接所述第一节点(pu)。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出电路(2)包括：第三晶体管(m3)；所述第三晶体管(m3)的控制极连接所述第一节点(pu)，所述第三晶体管(m3)的第一极连接第一时钟信号端(clka)以接收所述第一时钟信号，所述第三晶体管(m3)的第二极连接所述信号输出端(output)。8.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括复位电路(7)，用于在复位信号的控制下将所述第一节点(pu)的电压设置为无效电压。9.根据权利要求8所述的移位寄存器单元，其特征在于，所述复位电路(7)包括：第二晶体管(m2)；所述第二晶体管(m2)的控制极连接复位信号端(reset)以接收所述复位信号，所述第二晶体管(m2)的第一极连接所述第一节点(pu)，所述第二晶体管(m2)的第二极连接一固定电压端(vss)。10.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第一辅助电路(8)和第二辅助电路(9)；所述第一辅助电路(8)用于在所述第一节点(pu)的有效电压的控制下将所述第二节点(pd)的电压设置为无效电压；所述第二辅助电路(9)用于在所述第一节点(pu)的有效电压的控制下将所述第三节点(pe)的电压设置为无效电压。11.根据权利要求10所述的移位寄存器单元，其特征在于，所述第一辅助电路(8)包括：第八晶体管(m8)；所述第八晶体管(m8)的控制极连接所述第一节点(pu)，所述第八晶体管(m8)的第一极连接所述第二节点(pd)，所述第八晶体管(m8)的第二极连接一固定电压端(vss)；所述第二辅助电路(9)包括：第六晶体管(m6)；所述第六晶体管(m6)的控制极连接所述第一节点(pu)，所述第六晶体管(m6)的第一极连接所述第三节点(pe)，所述第八晶体管(m8)的第二极连接所述固定电压端(vss)。12.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第三辅助电路(10)，用于在所述第二时钟信号的有效电压的控制下将所述级联输入信号传递至所述第一节点(pu)。13.根据权利要求12所述的移位寄存器单元，其特征在于，所述第三辅助电路(10)包括：第十三晶体管(m13)；所述第十三晶体管(m13)的控制极连接第二时钟信号端clkb以接收所述第二时钟信号，所述第十三晶体管(m13)的第一极连接级联输入端(input)以接收所述级联输入信号，所述第十三晶体管(m13)的第二极连接所述第一节点(pu)。14.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括连接在所述第一节点(pu)和所述信号输出端(output)之间的自举电容(c1)。15.一种栅极驱动电路，其特征在于，包括级联的多个移位寄存器单元，所述多个移位寄存器单元中至少一个移位寄存器单元为根据权利要求1至14中任一项所述的移位寄存器单元。16.一种显示基板，其特征在于，包括根据权利要求15所述的栅极驱动电路。17.一种显示装置，其特征在于，包括根据权利要求16所述的显示基板。

技术总结

本公开提供一种移位寄存器单元、栅极驱动电路、显示基板和显示装置。该移位寄存器单元中，第一拉动控制电路，用于在第二时钟信号的控制下将第二节点的电压设置为有效电压并将第三节点的电压设置为无效电压；第一拉动电路，用于在第二节点的有效电压的控制下对第一节点和信号输出端的电压设置为无效电压；第二拉动控制电路，用于在第一时钟信号的控制下将第三节点的电压设置为有效电压并将第二节点的电压设置为无效电压；第二拉动电路，用于在第三节点的有效电压的控制下对第一节点和信号输出端的电压拉至无效电压。第一拉动电路和第二拉动电路交替工作，涉及的晶体管寿命延长。长。长。