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一种非易失存储器及操作方法与流程

block)，每个子区块中的不同子集的多个nand串列可操作地连接至对应的子区块串列选择线(respective sub-block string select line)，通过选择线将多个栅极电压施加至子区块的不同子集中的多个nand串列的多个串列选择栅极，其中多个读取设置偏压操作被同时施加至一或多个子区块。
附图说明
8.通过阅读下面的附图、详细说明和申请专利范围，可看见本公开的其他方面和优点。
9.图1为具有区块和子区块架构的三维垂直nand结构的透视图。
10.图2为nand快闪存储单元区块的电路示意图，其可以使用类似于图1的架构来实现。
11.图3为可在本公开所述的装置中使用的感测放大器和位线偏压电路的简化示意图。
12.图4为根据本公开所述的实施例的存储器平面的分段的方块图。
13.图5为根据本公开所述的实施例的包括多个平面的存储器阵列的分段的方块图。
14.图6为用于本公开所述的实施例的读取设置偏压配置的时序图。
15.图7为用于本公开所述的实施例的读取设置偏压配置的变化的时序图。
16.图8为用于本公开所述的实施例的读取设置偏压配置的更多变化的时序图。
17.图9为用于本公开所述的实施例的替代读取设置偏压配置的时序图。
18.图10为用于本公开所述的实施例的更多替代读取设置偏压配置的时序图。
19.图11为用于本公开所述的实施例的更多替代读取设置偏压配置的时序图。
20.图12为用于本公开所述的实施例的又一替代读取设置偏压配置的另一时序图。
21.图13为本公开所述的存储器系统的方块图。
22.图14为如本公开所述的读取设置操作的流程图。
23.图15为具有用于过时区块的读取设置操作的读取操作的流程图。
24.【附图标记说明】
25.10：基板
26.11：字线层
27.12：多个串列选择线
28.13：下部选择线
29.15：柱体
30.18：共同源极导体
31.20：全域位线导体
32.21：第一叠层
33.22：第二叠层
34.201：虚线
35.202：子区块串列选择栅极
36.203：位线
37.318：晶体管
38.319：线路
39.320：全域位线
40.321：晶体管
41.322：blc1线
42.323：连接节点
43.327：晶体管
44.332：感测节点
45.335：传输晶体管
46.336：晶体管
47.337：电容器
48.338：感测信号节点
49.339：感测晶体管
50.400：平面
51.405：位线偏压电路
52.410，411，412，413，414：字线wl驱动器
53.500：存储器
54.600，601，602，700，701，702：下降边缘
55.610，611，612，710，711，712：时间
56.800，900，1000，1201：电压
57.1101，1102：线段
58.1110，1111，1112：时点
59.1202：主机
60.1208：存储器装置
61.1214，1216，1244：线路
62.1218：输入/输出电路
63.1226：总线系统
64.1228：存储器电路
65.1234：控制电路
66.1235：状态暂存器
67.1245，1246，1265：箭头
68.1248：位线驱动器电路
69.1264：方块
70.1266：位线
71.1276a：字线译码器
72.1276b：字线驱动器电路
73.1277：字线
74.1278：存储器阵列
75.1278a：ssl/gsl译码器
76.1278b：ssl/gsl驱动器电路
77.1279：gsl线
78.1300，1301，1302，1303，1304，1310，1311，1312，1313，1314，1315，1400，1401，1402，1403，1404，1405：方块
79.1350，1450：区块状态表
80.1351，1451：状态暂存器
具体实施方式
81.请参照图1至图15，提供了本公开实施例的详细说明。
82.图1为三维半导体装置的透视图其包括多个垂直nand串列(vertical nand strings)中的存储单元的多个区块和子区块。其包括多层叠层的多个字线层11以及多个柱体15，所述多层叠层的多个字线层11被配置为第一叠层21的多个字线层和第二叠层22的多个字线层且每一叠层均平行于基板10，所述多个柱体15如图式所示在z方向上垂直定向于基板并延伸穿过对应的多个叠层的多个字线层。柱体包括各自的半导体本体，其可为nand串列配置中多个柱体和多个字线之间的多个交叉点处的多个串接存储单元(series-connected memory cells)中的厚度小于10nm的薄膜通道。如图所示，多个串列选择线(ssl)12在y方向上平行于基板定向，并且位于多个字线层11上方。在此示例中，多个存储单元的多个第一和第二区块分别形成于第一叠层21中和第二叠层22中，每一区块耦接至不同集合的多个nand串列。此多个串列选择线的每一串列选择线与对应的区块中的多个柱体集合的各自不同的子集(例如一或多个行)相交，其中对应的区块中的多个存储单元的每个子区块形成于耦接至对应的串列选择线的多个柱体子集中。
83.此结构还包括多个平行的全域位线导体20，其层平行于在此图所示的x方向上延伸的基板，并且位于串列选择线上方。全域位线导体中的每一全域位线导体位于横跨多个区块的阵列中的多个柱体的一对应的列的上方，每一列在每个串列选择线的每个子集的多个柱体中包括一个柱体。
84.柱体和串列选择线的每个交叉点可定义出柱体的选择栅极，以用于连接至对应的位线。通过柱体的选择栅极，每个柱体位于多个位线导体之一的下方，且每个柱体耦接至多个位线导体之一。
85.下部选择线(下部sg)13形成于字线层11下方，以将柱体耦接至一或多条源极线，例如共同源极导体18。或者，共同源极导体可通过多个区块之间的多个垂直连接(vertical connections)而连接至偏压电路。
86.图1的结构为非易失存储器的一个示例，此存储器包括多个存储单元的多个区块以及多个位线，每个区块包括多个字线集合(即图1中的叠层)以及多个nand串列集合，此多个nand串列集合具有用于连接至此多个位线中的对应的多个位线的串列选择栅极，其中在区块的多个nand串列集合中的每个nand串列连接到至该多个字线集合。同样地，其为存储器的示例，其中在多个存储单元的多个区块中的每个区块具有多个子区块，每个子区块包括此区块的多个nand串列集合的一不同的子集(adistinct subset of the set of nand strings of the block)。同样地，在此示例中，在每个子区块中多个nand串列的不同的子集的可操作地连接至一对应的子区块串列选择线(respective sub-block string select line)，通过选择线将多个栅极电压施加至子区块中不同的子集的多个nand串列的多个串
列选择栅极。
87.在如图1所示的结构中，可施加一操作来限制通道半导体材料随时间变化的电阻率的影响。举例而言，在某些存储器架构中对存储单元进行程序设计时，通道多晶硅系承受应力，从而使通过程序设置的阈值是基于应力状态下的电阻率(stressed condition resistivities)。为了解决这个问题，可以将应力读取偏压施加至待读取的应力存储单元。在读取应力之后，通道可将应力状态维持一段时间，例如10分钟左右。因此，可在此间隔内读取存储单元，而无需另一个应力读取偏压。
88.图2为可包括许多区块的三维nand装置中的多个存储单元的一区块的示意图，其中一个区块包括多个子区块。在示意图中，多个全域位线mbl0至mbln覆盖于配置成多个行与多个列的多个nand串列的一阵列。每个nand串列包括在对应的位线和辅助线(例如共享源极线csl)之间的多个存储单元(例如电介质电荷捕捉存储单元)的串接串列(series-connected string)。在一些实施例中，用于区块的共享源极线可被实施为一或多个辅助线，并且可耦接至偏压电路，通过辅助线在存储器的各种操作中施加多个工作电压。
89.在三维nand配置中，如图2所示的区块的此多个nand串列集合例如对应于图1的多个柱体。在此示例中，在区块中的所有nand串列中，此多个nand串列中的多个nand串列系与对应的叠层的多个字线wl0至wln+k耦接，其中每个字线系于其层处耦接至多个存储单元。在字线wln处，每个字线层的平面结构系由虚线201表示。因此，区块中位于一给定的字线(例如wln)电平的区块中的所有存储单元耦接至此给定的字线(例如wln)上，从而使它们可通过施加至此给定的字线的电压来启动(activated)。
90.此外，每个nand串列均包括一对应的子区块串列选择栅极(例如子区块串列选择栅极202)，其被配置成将nand串列连接至此多个位线中的一特定的位线(例如位线203)。
91.多个子区块串列选择线ssl0至ssln可操作地耦接至各自不同的子集合的多个nand串列的多个串列选择栅极，其中每个子集合的多个nand串列(each subset of nand strings)包括多个存储单元的区块的一子区块，以将多个栅极电压施加至多个子区块串列选择栅极。
92.此外，每个nand串列包括一对应的下部选择栅极，其被配置成将nand串列连接至共享源极线或用于实现共享源极线的一或多个辅助线之一。在此示例中，下部选择栅极层gsl耦接至用于区块中的多个nand串列的所有下部选择栅极。在另一示例中，多个下部选择栅极线可配置成用于连接至区块中的下部选择栅极。
93.在此示例中，下部虚拟字线dwlg位于下部选择栅极层gsl与最底部的字线层wl0之间，上部虚拟字线层dwls位于串列选择线ssl0至ssln与最顶部的字线层wln+k之间。
94.在图2的电路中，为了选择区块中的一特定的存储单元，子区块通过一子区块串列选择线来启动(activated)，其中此子区块串列选择线将被选择子区块中的每个nand串列连接至此多个位线中的一对应的位线，以及字线层被选择子区块中的每个nand串列上的被选择字线的电平上选择一个存储单元。被选择存储单元通过选择对应于被选择存储单元所位于的nand串列的一位线来启动。这种配置能够经由其对应的位线和字线层并行地启动多个存储单元、被选择子区块中的每个nand串列中一nand串列。
95.如本公开所用，词语“启动”(activate)指施加一特定的偏压以便对多个连接的存储单元或多个开关产生作用。根据操作和存储器设计，偏压可为高的或低的。为了叙述目
的，词语“充电”(charging)同时指将节点(node)驱动至较高的电压以及将节点(node)驱动至较低的电压，在一些实施例中包括接地电压和负电压。
96.如本公开所述的nand区块可使用三维nand存储器技术来实现。也可使用二维nand技术来实现，其中在逻辑上横跨多个二维nand阵列来定义出nand区块。
97.图3示出了感测放大器和位线偏压电路的结构，其可用于将多个偏压电压施加至多个位线中的每个位线。页面缓冲器可包括一个感测放大器和位线偏压电路，每个位线耦接至阵列的一被选择区块。
98.图3中的电路连接至全域位线320。位线选择晶体管318具有第一源极/漏极端子(连接至全域位线320)和第二源极/漏极端子。位线选择晶体管318的栅极连接至线路319上的控制信号bls。位线嵌位晶体管(bit line clamp transistor)321具有连接至晶体管318的第一源极/漏极端子以及连接至连接节点323的第二源极/漏极端子。位线嵌位晶体管321的栅极连接至blc1线322，在未充电电路和其他操作期间，未示出的电路在此blc1线322上施加多个偏压电压以控制mbl的电压电平。晶体管327用于将节点323连接至blc2线，多个偏压电压通过未示出的电路施加在blc2线上。传输晶体管335连接至连接节点323和感测节点332之间。
99.传输晶体管335通过控制信号blc3控制，控制信号blc3控制连接节点323与感测节点332的连接和断开。晶体管336连接至感测节点332与偏压电压vgw2之间，并通过信号blc4控制。电容器337(电容)从感测节点332耦接至感测信号节点338。感测晶体管339具有连接至感测节点332的栅极、连接至感测脉冲节点338的第一载流端子以及提供感测放大器输出的第二载流电流，其中感测放大器输出系可连接至页面缓冲器的多个锁存器(latches)。
100.在读取操作和其他操作期间，晶体管318、327和321可操作以在被选择位线上设置一偏压电压电平(bias voltage level)以适于一特定的操作。
101.图4和图5示出根据可应用本公开所述的技术的一个平面、区块和子区块电平上的存储器装置上的存储器阵列的分段。所叙述的技术包括施加多个读取设置操作，其包括将多个偏压电压同时施加至多个存储单元以调节(condition)用于一后续读取操作(subsequent read operation)的多个存储单元。此调节可调节存储单元以使阈值电压匹配(match)或接近在如上所述的程序设计操作期间所建立的阈值电压。
102.图4示出存储器阵列中的单一平面400的配置。平面400包括多个区块、区块0、区块1、
…
区块(b-1)及区块(b)。每个区块包括多个子区块。因此，区块0包括子区块00至子区块0n，区块1包括子区块10至子区块1n，区块(b-1)包括子区块(b-1)0至子区块(b-1)n，以及区块b包括子区块(b)0至子区块(b)n。
103.多个全域位线412(mbl)覆盖于平面中的所有区块上并与平面中的所有区块共享(shared)。多个感测放大器和多个位线偏压电路405(例如，第3图)(可为页面缓冲器电路的一部分)的集合耦接至多个全域位线412，通过将多个偏压电压施加至多个全域位线412以支援多个读取设置操作。多个感测放大器和多个位线偏压电路405的集合由平面中的所有区块共享。每个区块包括对应的串列选择线ssl和字线wl驱动器410、411、413、414，通过其可施加多个偏压电压以支援多个读取设置操作。同样地，可将共享源极线驱动器施加至每个区块。
104.在一些实施例中，读设置操作可施加至一给定的平面中的仅有一个区块。在其他
实施例中，读取设置操作可同时施加至一给定的平面中的多个区块。在其他实施例中，对于具有编号“n”的多个子区块的区块的读取设置操作可同时施加至多于一个且少于编号“n”的多个子区块。在其他实施例中，读取设置操作可以同时施加至平面的一区块中的一或多个子区块和另一区块中的一或多个子区块。
105.图5示出在此示例中包括多个平面(平面0、平面1、平面2和平面3)的存储器500。每个平面都包括不同的页面缓冲器电路，包括页面缓冲器0、页面缓冲器1、页面缓冲器2、页面缓冲器3。页面缓冲器耦接至未示出的输入/输出电路，从而支援多个平面上的多个高流量存储器操作(high throughput memory operations)。如图所示，每个平面包括多个区块。平面0包括区块00、区块01、区块02、区块03
……
。平面1包括区块10、区块11、区块12、区块13
……
。平面2包括区块20、区块21、区块22、区块23
……
。平面3包括区块30、区块31、区块32、区块33
……
。
106.请参照图5，可将一读取设置操作施加至单一平面中的一区块或多个区块。同样地，在一些实施例中，可将一读取设置操作施加至一平面中的一区块或多个区块，以及同时施加至另一平面中的一区块或多个区块。同样地，可将一读取设置操作同时施加至一平面中的一区块中的一或多个子区块，以及同时施加至另一平面中的一区块中的一或多个子区块。同样地，可将多个读取设置操作施加至多个其他读取设置单元，除了子区块、区块和平面单元之外，以适于一特定的存储器配置。
107.图6至图11示出替代实施例中的将在本公开所述的多个读取设置操作中同时施加至多个并行的存储单元的读取设置偏压配置。可基于存储器阵列的存储器结构，通过反复试验或通过模拟来确定在读取设置操作期间所施加的偏压配置。一般而言，读取设置操作期间所施加的偏压配置应设置成用于防止可能引起数据损失的量来干扰储存在存储单元中的电荷。一般而言，这样的偏压装置将具有在正常读取操作期间施加的电压的数量级的电压。
108.在图6至图11的全部图中，参照图2和图3的示意图，叙述了施加至一被选择区块中的全域位线mbl(vmbl)、串列选择线ssls(vssl)、字线wls(vwl)、最底部的选择栅极线gsls(vgsl)以及共享源极线csl(vcsl)。可控制全域位线mbl(vmbl)上的电压以响应于上文所述之控制讯号vbl(vvbl)、bcl1(vbcl1)以及bcl2(vbcl2)。
109.在图6所示的示例中，所有的偏压电压大约在同一时间从接地(ground)升高至对应的读取设置偏压电平(未按比例显示)(610)。施加在多个全域位线mbl(vmbl)、多个字线wls(vwl)和共享源极线csl(vcsl)上的多个电压脉冲在时间611时终止。施加在多个串列选择线ssls(vssl)和最底部的选择栅极线gsl(vgsl)上的多个电压脉冲在时间612后随即终止。因此，多个字线wls(vwl)上的电压的下降边缘(falling edge)600早于对准的多个串列选择线ssls(vssl)和多个底部的选择栅极线gsl(vgsl)上的多个电压的下降边缘601和602。
110.在此示例中，vssl和vgsl设置成可导通串列选择栅极的电平，以使电流在全域位线和共享源极线之间流动。在其他实施例中，电平设置成v’ssl和v’gsl以关闭串列选择栅极。在一些实施例电vssl和vgsl电压的其中之一设置成导通串列选择栅极，vssl和vgsl电压中的另外一个设置成关闭串列选择栅极的电平，并且在读取设置操作期间仅施加wl电压以使通道应力化。同样地，在一些实施例中，共享源极线可设置成v’csl(可为接地或另一低
的参考电压)以建立横跨对应的多个nand串列的电压下降(voltage drop)，用以鼓励或阻止在读取期间流过通道的电流设置操作。
111.此外，在一些实施例中，施加的电压脉冲可能不是同时开始的(不需要全部在时间610处开始)。
112.图7示出在读取设置操作的替代实施例中用于与图6相同的信号的偏压配置。在图7的实施例中，可以如上所述施加相同的偏压电压。所有的偏压电压大约在同一时间从接地(ground)升高至读取设置偏压电平(710)。然而，在此实施例中，施加在多个全域位线mbl(vmbl)、多个串列选择线ssls(vssl)、多个底部的选择栅极线gsls(vgsl)和共享源极线csl(vcsl)上的多个电压脉冲终止于时间711。施加在多个字线wls(vwl)上的多个电压脉冲在时间712后随即终止。因此，多个字线wls(vwl)上的电压的下降边缘700晚于对准的多个串列选择线ssls(vssl)和多个底部的选择栅极线gsls(vgsl)上的多个电压的下降边缘701和702。
113.图8为类似于图6的时序图。图8与图6的偏压配置不同之处在于，施加在多个位线mbl(vmbl)上的电压(800)降低至针对nand串列上读取操作的预充电期间所施加的电压，从而使读取设置期间所产生的电流可相对于平均读取电流而降低。
114.图9为类似于图6的时序图。图9与图6的偏压配置的不同之处在于，相较于施加在一字线上的一读取操作期间的一通过电压，施加在多个字线wls(vwl)上的电压900降低。
115.图10为类似于图6的时序图。图10与图6的偏压配置的不同之处在于，共享源极线上的电压(如电压1000所示)可调整成设置相对于对应的全域位线来设置横跨nand串列的电压下降的一量值，从而使其不同于在读操作期间所施加的电压下降，并且其在一些实施例中相对于读操作期间所施加的电压下降来降低。
116.图11为类似于图6的时序图。图11与图6的偏压配置的不同之处在于，施加在多个位线mbl(vmbl)上的多个电压和施加在多个字线wl(vwl)上的多个电压具有如线段1101和1102所示的减少的持续时间。在其他方面中，控制信号具有如图6所讨论的时点1110、1111、1112所示的多个时间特征(timing characteristics)。
117.图12为类似于图6的时序图。图12与图6的偏压配置的不同之处在于，施加在多个位线mbl(vmbl)上的电压1201保持在接地电压。在其他方面中，控制信号具有如图6所示的多个时间特征。
118.尽管在一些技术中，可通过在即时读取操作之前的一特定时段内执行多个存储单元的一正常读取操作来执行一读取设置操作，但是在本公开所述的技术中，可将一设置读取操作(setup read operation)施加以系统或周期性的方式来涵盖包括在单一芯片上的一或多个平面的整个存储器阵列。在本公开中所应用的技术中，耦接至单一位线的多个nand串列可同时被导通，从而有助于增加多个位线上的电流。如本公开所述，在读取设置操作期间，偏压配置可施加以降低多个位线上的峰值电流。因此，读取设置操作可具有相较于一正常读取的一更低的漏极侧偏压(lower drain side bias)。同样地，读取设置操作可具有相较于正常读取的一更低的字线偏压(lower word line bias)。同样地，读取设置偏压操作可具有相较于一正常读取的一更高的共享源极线偏压(higher common source line bias)。同样地，读设置操作可具有较短的字线和全域位线设置时间，以加快读设置操作。
119.图13为存储器系统的简化图，此存储器系统包括在集成电路上实施的快闪存储器
装置1208和主机1202，此主机1202包括用于发布指令(例如读取指令)的逻辑以及具有待程序设计的地址和数据的程序设计指令。在一些实施例中，主机可发布读取设置指令以启动对存储器装置1208的读取设置操作。存储器装置1208可实施于单一集成电路芯片、多晶模块或多个芯片上，以配置成适于一特殊需求。
120.在此示例中的存储器装置1208包括存储器阵列1278，存储器阵列1278在集成电路基板上包括如上所述的多个区块，每个区块具有多个子区块。存储器阵列1278可为使用二维或三维阵列技术实现的nand快闪存储器。
121.在各种实施例中，存储器装置1208可具有多个单层单元(single-level cells，slc)或每个存储单元储存一个以上位的多个多层单元(multiple-level cells)(例如mlc、tlc或xlc)。
122.存储器装置1208包括存储器阵列1278，其可为使用具有一或多个平面的三维阵列技术实施的nand快闪存储器，每个平面具有多个区块，且每个区块具有多个子区块。
123.字线译码器1276a通过多个字线驱动器电路1276b耦接至存储器阵列1278中的多个字线1277。ssl/gsl译码器1278a同通过ssl/gsl驱动器电路1278b通过ssl和gsl线1279耦接至阵列中的位线侧(ssl)和共享源极侧(gsl)串列选择栅极。多个页面缓冲器电路1238通过多个位线驱动器电路1248耦接至存储器阵列1278中的多个位线1266。在一些实施例中，可包括多个行译码器电路(column decoder circuits)，用以将数据从多个位线驱动器路由至多个被选择位线。多个页面缓冲器电路1238可储存多个数据页面，此多个数据页面针对页面程序设计操作定义一数据模式并可括在读取和验证操作中使用的多个感测电路。
124.用于多个存储器阵列的多个位线可包括多个全域位线(gbl)和多个局部位线(lbl)。多个位线通常在多个较高图案化层中包括多个金属导体，此多个较高图案化层涵盖一阵列中的多个存储单元区块。多个全域位线连接至多个nand串列，以使电流流进和流出多个位线，而此多个位线又连接至多个位线驱动器电路1248和多个页面缓冲电路1238。同样地，多个字线可包括多个全域字线和多个局部字线，其具有多个字线驱动器中的对应的多个字线驱动器电路1276b。
125.在感测操作中，来自多个页面缓冲电路1238的感测数据通过总线系统1226中的第二数据线提供给多个快取存储器电路1228，此多个快取存储器电路1228又通过多个数据路径线1216耦接至多个输入/输出电路1218。在此示例中，将输入数据施加至多个线路1216上的多个快取存储器电路1228以及总线系统1226上的多个页面缓冲电路1238，以用于支援程序操作。
126.多个输入/输出电路1218通过线路1214(包括i/o焊垫)连接，并针对数据、地址和指令提供多个通讯路径，此多个通讯路径具有存储器装置1208(于此示例中包括主机1202)外、部的目的地。多个输入/输出电路1218通过线路1216提供到支援存储器操作的多个快取存储器电路1228的一通信路径。多个快取存储器电路1228与多个页面缓冲电路1238进行数据流通讯(例如使用总线系统1226)。
127.多个控制电路1234连接至多个输入/输出电路1218，并且包括指令译码器逻辑、地址计数器、多个状态机、多个定时电路和多个其他逻辑电路，其控制各种存储器操作(包括针对存储器阵列1278的程序设计、读取和擦除操作)。多个控制电路信号分布于存储器装置中的多个电路(如箭头1245、1246所示)，以支援多个电路的多个操作。多个控制电路1234可
包括多个地址暂存器(address registers)等，用于根据需要将地址传送至存储器装置1208的多个元件，其包括传送到快取存储器电路1228并且线上路1244上传送到页面缓冲电路1238、字线译码器1276a、ssl/gsl译码器1278a(于此示例中)。
128.在图13所示的示例中，多个控制电路1234包括多个控制逻辑电路，其包括将一或多个偏压配置状态机(或多个偏压配置状态机)的多个模块实施于多个字线驱动器电路1276b和多个位线驱动器电路1248以用于多个可选择的程序设计、读取设置、读取操作的集合，此一或多个偏压配置状态机控制通过方块1264中的一或多个电压供应所产生或提供的多个偏压电压的施加，包括读取设置、读取、擦除、验证和多个程序设计电压(包括如本公开所述的多个预充电电压、多个通过电压、多个其他偏压电压)。如支援操作所需的那样，如箭头1265所示，将多个偏压电压施加至存储器装置1208的多个元件。
129.如本领域中已知的，多个控制电路1234可包括使用包括多个状态机的一专用逻辑电路来实施的多个模块。在替代实施例中，多个控制电路1234可包括使用通用处理器来实现的多个模块，其可在同一集成电路上实现，其执行计算机程序以控制存储器装置1208的多个操作。在其他实施例中，可将专用逻辑电路和通用处理器的组合用于多个控制电路1234中的多个模块的实施。
130.快闪存储器阵列1278可包括多个浮动栅极存储单元(floating gate memory cells)或多个介电电荷捕捉存储单元(dielectric charge trapping memory cells)，其被配置成通过建立与储存的电荷量相对应的多个程序电平来使每个存储单元储存多个位，其反而建立多个存储单元阈值电压vt。
131.此技术可用于每存储单元一位快取存储器(single-bit-per-cell flash memory)，以及其他每存储单元多位(multiple-bit-per-cell)及每存储单元一位元(single-bit-per-cell)存储器技术。在其他示例中，多个存储单元可包括多个可程序设计电阻存储单元、多个相变存储单元以及其他类型的非易失性和易失性存储单元技术。
132.在所示的示例中，主机1202被耦接至存储器装置1208上的线路1214以及未示出的多个其他控制端子，例如多个芯片选择端子等，并且可向存储器装置1208提供多个指令或指示。在一些示例中，可使用序列总线技术(serial bus technology)(使用共享地址和数据线)将主机1202耦接至存储器装置。主机1202可包括通用处理器、专用处理器、配置成存储器控制器的处理器、或使用存储器装置1208的其他处理器。主机1202的全部或一部分可在与存储器相同的集成电路上实现。
133.主机1202可包括一或多个档案系统，其基于来自应用程序的请求来储存、检索和更新储存在存储器中的数据。一般而言，主机1202可包括执行存储器管理功能的多个程序(在一些实施例中包括控制或支持如本公开所述的多个读取设置操作的功能)。其他存储器管理功能可包括，例如损耗均衡、坏区块恢复、功率损耗恢复、垃圾回收、错误纠正等。同样地，主机1202可包括多个应用程序、多个档案系统、多个快闪转换层程序和多个其他元件(可针对储存在存储器中的数据产生状态讯息的包括发布指令以对具有地址和要程序设计的数据进行程序设计)。
134.在图13所示的示例中，存储器装置包括多个状态暂存器(a set of status registers)1235的集合，用于储存用于读取设置操作的多个参数。多个参数可定义要施加的电压电平，以决定是否可导通还是关闭多个串列选择和接地选择栅极、个脉冲持续时间
等，如图6至图11所讨论。此外，多个参数可包括一起始平面区块地址和要进行特定读取设置操作的一区块地址范围(或其他读取设置单元的地址)。多个参数可包括多个指示器，用于针对多个平面、多个平面内的多个区块、以及多个区块内的多个子区块来同时启动以用于读取设置操作。某些或全部参数可通过多个读取设置指令来提供，而某些或全部参数则可作为配置数据储存在芯片上。
135.存储器装置上的状态机可访存取多个读取设置参数，并执行包括地址生成和将多个偏压电压施加以涵盖存储器阵列以维持横跨存储器的读取预备状态(read ready status)的读取设置操作。操作可包括开始区块和结束区块。操作可包括一或多个平面中可同时经受读取设置操作的多个区块的一模式。操作可配置成涵盖阵列或阵列一部份以作为一背景操作，而无需外部控制。操作可配置成响应于多个读取设置指令而操作，并携带多个读取设置参数并识别要由读取设置操作进行操作的阵列的多个区段。多个读取设置指令可例如由主机中的存储器控制器产生，此控制器监视多个区块状态(例如通过在损耗平衡操作中将多个冷区块识别为多个过时区块(stale blocks))，并可发送识别过时区块的多个指令，或可在存储器阵列闲置或预期是闲置的期间发送多个指令。状态机可在存储器装置上设置一预备/忙碌接脚(ready/busy pin)，用于向储存控制器上的控制程序发送信号，以协调读取设置操作。
136.图14为用于操作nand存储器的代表性方法的流程图，nand存储器包括配置成nand串列的多个存储单元的多个区块，每个区块包括一不同的多个nand串列集合(distinct set of nand strings)。如上所述，每个区块可包括多个子区块，每个子区块包括一不同的多个nand串列的子集。
137.在图14中，读取设置操作开始于方块1300处。操作首先将一过时区块识别为读取设置操作的目标(方块1301)。操作可通过由存取一区块状态表1350来识别多个过时区块，其中区块状态表1350将存储器中的多个区块的一状态指示为过时的(stale)(此意味着它们被标记以用于一读取设置操作)或者预备(ready)(此意味着可在不需要读取的情况下对其进行一读取设置操作)。同样地，操作可将多个过时区块识别为从一外部控制器接收的一读取设置指令中所携带的多个参数。如果没有过时区块以用于读取设置，算法则循环以等待过时区块的指示，或者算法可在预定间隔后终止并重新启动。接下来，对于所标识的过时区块，施加一读取设置偏压序列(方块1302)。可响应于储存在多个状态暂存器1351中的多个读取设置偏压参数来配置读取没置偏压序列。在将读取设置偏压序列施加成过时区块之后，区块状态表1350更新以指示此区块为预备的(方块1303)。接下来，操作确定是否还有更多过时区块(方块1304)。如果没有，算法则在1305处结束。如果在方块1304处有更多的过时区块，算法则循环回到方块1302以继续将多个读取设置偏压序列施加成多个过时区块。
138.管理读取设置操作的控制器还可执行一状态更新操作(方块1310)。状态更新操作可监视区块状态表1350，以识别新设置为预备的多个区块(方块1311)。如果标识了新设置的预备区块，则操作开始追踪此区块的预备状态的寿命(方块1312)。如果预备区块变得过时(方块1313)，例如已设置了预备状态(例如已被读取或经历了读取设置操作)，且其寿命长于特定持续时间(例如10分钟)，则控制器可在区块状态表1350中将预备区块状态更新为过时(方块1314)。更新状态后就完成了新的预备状态区块的操作。可针对区块状态表中的所有区块，并存执行步骤(方块)1310至1315的循环。在替代系统中，系统中的所有模块都会
涵盖与更新预备状态到过时状态定期进行，以便在整个阵列上系统地施加读取设置操作，而无需分别监视每个模块的读取状态。在一些实施例中，不需要指示过时区块的区块状态表，而是需要保持在芯片上或主机中的状态，其指令独立于读取指令的阵列的系统中涵盖的顺序。
139.图14为一种操作方法的示例，该此法包括涵盖多个区块以将多个读取设置偏压配置施加至多个区块中的多个过时区块，其调节(condition)该多个过时区块的多个读取操作，其中该多个读取设置偏压配置包括将读取设置偏压同时施加至多个区块中的一被选择区块的多个存储单元。
140.同样地，图14为可独立于例如在背景的读取指令进行操作的一操作方法的示例。
141.图15示出对于类似于本公开所述的系统的读取操作。在图15的方法中，在方块1400处接收到一读取指令以启动读取操作。算法通过例如存取区块状态表1450来确定是否将读取指向为过时区块(方块1401)。如果不是，则读取操作可继续执行用于读取目标的指令(方块1404)。如果在步骤(方块)1401处区块为过时区块，则读取操作导致对过时区块执行读取设置偏压序列(方块1402)，通过设置偏压参数1451来施加具有多个设置参数的多个偏压电压。在施加读取设置偏压序列之后，在区块状态表1450中更新区块的状态(方块1403)。此外，执行指令的读取目标(方块1404)。在执行指令的目标之后，操作终止(方块1405)。
142.图14和5图14为可用于执行如本公开所述的读取设置过程的操作的示例，其将多个偏压配置并行或同时地施加至多个存储单元，例如施加至耦接于单一位线的多个存储单元，例如施加至一子区块中的所有存储单元，例如施加至一区块中的所有存储单元，例如施加至多个子区块中的所有存储单元，或例如施加至多个区块中的所有存储单元。
143.图14和图15示出由存储器控制器或存储器装置执行的逻辑的流程图。可使用处理器来实现此逻辑，此处理器使用储存在计算机系统可存取的存储器中并且可由处理器执行的计算机程序来程序设计，此处理器可通过包括现场可程序设计集成电路的专用逻辑硬件以及通过专用逻辑硬件和计算机程序的组合来执行。对于本公开中的所有流程图，将认识到，在不影响所实现的功能的情况下，许多步骤可以组合，并存执行或以不同的循序执行。在某些情况下，正如读者将能理解的，只有在做出某些其他更改的情况下，步骤的重新安排也才能获得相同的结果。在其他情况下，正如读者将能理解的，仅当满足某些条件时，步骤的重新安排才能实现相同的结果。此外，应当理解，本公开的流程图仅示出与理解本公开有关的步骤，并且应当理解，可以在所示的那些之前、之后和之间执行用于实现其他功能的许多其他步骤。
144.本公开叙述了一种技术，此技术可高速执行读取设置操作，并且比现有技术中可用的频率更多地执行读取设置操作，从而通过将存储单元保持在程序设计操作期间设置的阈值的条件下来改善存储单元操作窗。这些技术在大型高密度存储器系统中特别有益。举例而言，如果一区块中具有多个子区块，则可同时对一区块中的所有子区块进行读设置操作，以提高操作速度。此外，如果一存储器平面中具有多个区块，则可同时对多个区块进行读设置操作，以提高操作速度。此外，如果一存储器装置中具有多个平面，则可将读取设置操作同时施加至多个平面中的多个区块或多个子区块，以提高操作速度。
145.在其他实施例中，此技术也可用于将存储单元设置在具有局部位线的nor结构中，
该局部位线具有可控制的区块选择闸，可控制连接该区块中存储单元的列或使存储单元的列与多条位线中的对应位线连接断开。
146.虽然通过上文详细说明的较佳实施例和示例揭露了本公开，但是应当理解，这些示例仅是示例性的，而不是限制性的。可以想到，本领域技术人员将容易想到修改和组合将落入在本公开的精神和所附申请专利范围的范围内。

技术特征：

1.一种非易失存储器，包括：多个区块，其中该多个区块中的多个区块被配置成响应于对应的多个组的多个字线而启动以用于存储器操作；以及多个控制电路，包括执行一读取设置操作的逻辑，该读取设置操作包括将一读取设置偏压同时施加至该多个区块中的一被选择区块的多个存储单元。2.根据权利要求1所述的非易失存储器该非易失存储器包括用于涵盖该多个区块中的这些区块的逻辑，以将该读取设置操作施加至所述多个区块。3.根据权利要求1所述的非易失存储器，其中，该多个区块中的该多个区块包括多个子区块，该读取设置操作包括涵盖该被选择区块中的该多个子区块，以将该读取设置偏压同时施加至该被选择区块的该多个子区块的一个或多个子区块中对应的多个存储单元。4.根据权利要求1所述的非易失存储器，其中，该非易失存储器包含多个存储器平面，该多个存储器平面中的每一个存储器平面包括多个区块，以及包括在所述多个存储器平面中的一个以上的存储器平面中的各个被选择的区块同时执行该读取设置操作的逻辑。5.根据权利要求1所述的非易失存储器，其中，该多个区块中的该多个区块分别包括多个子区块，其中该多个子区块中的多个子区块被配置成响应于对应的多个子区块串列选择线而针对多个存储操作连接至该多个全域位线集合，以及一子区块包括多个nand串列，以及该读取设置操作包括涵盖该被选择区块中的该多个子区块，以将该读取设置偏压同时施加至该被选择区块的各个多个子区块对应的多个存储单元。6.根据权利要求1所述的非易失存储器包括对应该多个存储单元的多个薄膜通道，该读取设置偏压调节该多个薄膜通道以用于一后续读取操作。7.根据权利要求1所述的非易失存储器包括用于针对具有一过时区块状态的多个区块启动该读取设置操作与根据该读取设置操作来更新一区块状态表的逻辑。8.根据权利要求1所述的非易失存储器，该非易失存储器包括：多个存储单元的所述多个区块和多个位线，每个区块被配置包括多个nand串列集合，其具有用于连接至该多个位线中的对应的多个位线的多个串列选择的栅极其中该区块的该多个nand串列集合中的每个nand串列连接至该组的多个字线；所述多个存储单元的该多个区块中的每个区块具有多个子区块，每个子区块包括该区块的该多个nand串列集合的一不同的子集，每个子区块中的该不同的子集的多个nand串列可操作地连接至一对应的子区块串列选择线，通过选择线将多个栅极电压施加至该子区块的该不同的子集中的该多个nand串列的该多个串列选择栅极；以及其中，该读取设置偏压包括一偏压配置，该偏压配置包括在一被选择区块中的至少一子区块串列选择线上以及在该被选择区块的该多个字线集合中的该多个字线上的多个偏压电压。9.根据权利要求8所述的非易失存储器，其中，该偏压配置包括在该集合中的该多个字线上的多个偏压电压，其低于一读取操作中所施加的多个通过电压。10.根据权利要求8所述的非易失存储器，其中，该偏压装置包括在一被选择区块中的至少一个子区块串列选择线上的多个偏压电压，以关闭该子区块串列选择栅极。11.根据权利要求8所述的非易失存储器，其中，该偏压装置包括在该集合中的该多个字线上的多个偏压电压，其具有相较于一读取操作中所施加的多个通过电压的更短的持续
时间。12.根据权利要求8所述的非易失存储器，其中，该偏压装置包括在一被选择区块中的至少一个子区块串列选择线上的多个偏压电压，其具有相较于一读取操作中所施加的多个子区块串列电压得更短的持续时间。13.根据权利要求8所述的非易失存储器，其中，该偏压配置包括在该多个位线上以及针对该被选择区块的一共用源极线上的多个偏压电压。14.根据权利要求13所述的非易失存储器，其中，该偏压配置包括针对该被选择区块的该多个位线上的多个偏压电压，其低于在一读取操作中所施加的多个位线电压。15.根据权利要求8所述的非易失存储器，其中，该偏压配置包括在该多个位线上以及针对该被选择子区块的一共用源极线上的多个偏压电压，其中，施加至该共享源极线上的该电压被设置成相对于该被选择子区块的该多个nand串列中的一读取操作中所施加的电压差来减少该共享源极线和对应的该多个位线之间的电压差。16.根据权利要求8所述的非易失存储器，其中，该偏压配置包括在该多个位线上以及该子区块串列选择线上的多个偏压电压，其用于关闭该串列选择栅极。17.一种非易失存储器的操作方法，该非易失存储器包括多个存储单元的多个区块和多个位线，该方法包括：涵盖该多个区块以将多个读取设置偏压配置施加至该多个区块中的多个过时区块，其调节该多个过时区块的多个读取操作，该多个读取设置偏压配置包括将一读取设置偏压同时施加至该多个区块的一被选择区块的多个存储单元。18.根据权利要求17所述的方法，包括维护用于辨识多个过时区块的一区块状态表。19.根据权利要求17所述的方法，其中，多个存储单元的该多个区块中的每个区块包括多子区块，每个子区块被配置包括该区块的该多个nand串列集合的一不同的子集，每个子区块中的该不同的子集的多个nand串列可操作地连接至一对应的子区块串列选择线，通过选择线将多个栅极电压施加至该子区块的该不同的子集中的该多个nand串列的该多个串列选择栅极，其中该多个读取设置偏压操作被同时施加至一或多个子区块。

技术总结

本公开提供一种非易失存储器及操作方法，具有多个区块的存储器与具有用于执行读取设置操作的逻辑的控制电路耦接，读取设置操作包括将读取设置偏压同时施加至多个区块中的被选择区块的多个存储单元。涵盖多个区块中的多个区块的逻辑可将读取设置操作施加至多个区块。多个区块中的多个区块可分别包括多个子区块。读取设置操作可涵盖区块中的多个子区块，以将读取设置偏压同时施加至被选择区块中的一或多个的单一子区块。区块状态表可用于识别多个过时区块，以进行读取设置操作。此外，多个区块可被涵盖以作为独立于定址多个区块的多个读取指令的一背景操作。个读取指令的一背景操作。个读取指令的一背景操作。