一种基于阻变式存储器实现高速逻辑运算的4T3R电路结构

一种基于阻变式存储器实现高速逻辑运算的4t3r电路结构
技术领域
1.本发明涉及阻变式存储器(resistive random access memory，rram)技术领域，尤其涉及一种基于阻变式存储器实现高速逻辑运算的4t3r电路结构。

背景技术：

2.近年来，人工智能算法发展迅速，在图像处理、语音识别等领域展现出显著的性能优势。传统的冯诺依曼结构计算机中，其计算单元与存储单元分离的特点是阻碍这些应用发展的一个重要因素。当计算的并行度不断增加时，所需数据传输的带宽限制了计算速度，通常称之为冯诺依曼瓶颈。为了克服这些传统的冯诺依曼结构带来的弊端，内存内计算(computing in memory，cim)应运而生。存内计算作为一种非冯诺依曼架构，被认为是人工智能算法硬件加速的未来主流趋势之一。存储单元与逻辑单元的协同工作是人工智能算法硬件加速的关键。摒弃了传统结构的存储单元与逻辑单元的分离，有效避免数据传输的带宽限制，从而可以提高电路的计算速度。存内计算理论上拥有多种工作模式，与传统逻辑运算不同，存内计算在运算过程中使用了存储单元的当前存储状态。实际的工作模式可分为3种：模式1，计算结果与输入、存储状态均有关，结果直接输出；模式2，计算结果与输入、存储状态均有关，结果保存在存储单元内；模式3，计算结果与输入、存储状态均有关，结果输出并同时更新存储状态。存内计算技术突破了传统冯诺依曼架构的限制，优化了存储单元和逻辑单元的结构，缓解了数据搬运问题，从而显著降低了能耗。
3.非挥发存储器件是存内计算落地的关键。而对于非挥发存储器件，如nor flash、rram等，模拟量存储、非挥发、低功耗都是其显著优势，这也是存内计算方案核心竞争力的体现。在非挥发存储器范畴内，nor flash作为存储器的技术较为成熟，工艺参数、器件模型和模块设计均拥有成熟工具，故其存内计算解决方案将最先实现。未来，nor flash的系统架构的核心设计可以向rram等新型非挥发器件迁移，从而能够实现技术迭代革新和产品延续。但是在现有技术中，采用rram实现的内存内计算电路逻辑运算效率较低，需要进行改进。
4.有鉴于此，特提出本发明。

技术实现要素：

5.本发明的目的是提供一种基于阻变式存储器实现高速逻辑运算的4t3r电路结构，以解决现有技术中存在的上述技术问题。本发明采用rram实现了在内存内计算中基本的逻辑运算，提高了电路的逻辑运算效率。
6.本发明的目的是通过以下技术方案实现的：
7.一种基于阻变式存储器实现高速逻辑运算的4t3r电路结构，包括4个nmos晶体管、3个阻变式存储器和1个电阻r1；这4个nmos晶体管分别定义为m1、m2、m3、m4；这3个阻变式存储器分别定义为rram1、rram2、rram3；阻变式存储器rram1、阻变式存储器rram2和阻变式存储器rram3的摆放方向相同，均是顶部电极朝上、底部电极朝下；阻变式存储器rram1的底部
电极与nmos晶体管m1的漏极、nmos晶体管m2的漏极电连接；nmos晶体管m1的栅极与信号线wla电连接；nmos晶体管m2的栅极与信号线wlc电连接；nmos晶体管m2的源极和nmos晶体管m3的源极均与阻变式存储器rram2的顶部电极电连接；nmos晶体管m3的栅极与信号线wlb电连接；阻变式存储器rram3的底部电极与nmos晶体管m4的漏极电连接；nmos晶体管m4的栅极与信号线wls电连接；nmos晶体管m1的源极、阻变式存储器rram2的底部电极、nmos晶体管m4的源极均与信号线sl电连接，并且还均与电阻r1的一端电连接，而电阻r1的另一端接地。
8.优选地，通过信号线wla、信号线wlc、信号线wlb、信号线wls分别控制nmos晶体管m1、nmos晶体管m2、nmos晶体管m3、nmos晶体管m4的导通和关断，能够实现该电路结构的以下逻辑运算中的至少一种：
9.(1)通过打开wla和wlb且关断wlc，实现阻变式存储器rram1和阻变式存储器rram2的并联，从而实现该电路结构的或运算；
10.(2)通过关断wla和wlb且打开wlc，实现阻变式存储器rram1和阻变式存储器rram2的串联，从而实现该电路结构的与运算；
11.(3)通过打开wla、wlb和wls且关断wlc，实现阻变式存储器rram1和阻变式存储器rram2的并联，从而实现将阻变式存储器rram1和阻变式存储器rram2的逻辑或非运算的结果写入到阻变式存储器rram3中；
12.(4)通过关断wla和wlb且打开wlc和wls，实现阻变式存储器rram1和阻变式存储器rram2的串联，从而实现将阻变式存储器rram1和阻变式存储器rram2的逻辑与非运算的结果写入到阻变式存储器rram3中；
13.(5)先通过关断wla和wlb且打开wlc和wls，实现阻变式存储器rram1和阻变式存储器rram2的串联，从而将阻变式存储器rram1和阻变式存储器rram2的逻辑与非运算的结果写入到阻变式存储器rram3中，然后再通过打开wla、wlb和wls且关断wlc，实现阻变式存储器rram1并联阻变式存储器rram2的结构再与阻变式存储器rram3相串联，从而实现该电路结构的异或运算。
14.优选地，阻变式存储器rram1的顶部电极与信号线bla电连接；nmos晶体管m3的漏极与信号线blb电连接；阻变式存储器rram3的顶部电极与信号线bl0电连接。
15.与现有技术相比，本发明采用4个nmos晶体管、3个阻变式存储器和1个电阻r1构建了一个4t3r电路结构，通过将数据存储到阻变式存储器，再通过信号线wla、wlc、wlb、wls分别控制nmos晶体管m1、nmos晶体管m2、nmos晶体管m3、nmos晶体管m4的导通和关断，进而控制阻变式存储器rram1、阻变式存储器rram2、阻变式存储器rram3的串并联，从而根据rram高阻态和低阻态的特性可以使该4t3r电路结构能够在内存内计算中实现电路的或运算、与运算、或非运算、与非运算、异或运算等基本的逻辑运算，最后将存储数据读取出来，这提高了数据的逻辑运算效率。
附图说明
16.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
17.图1为本发明实施例所提供的基于阻变式存储器实现高速逻辑运算的4t3r电路结构的整体结构示意图；
18.图2为本发明实施例所用的写入rram3的与非电路结构图；
19.图3为本发明实施例写入与非操作断路时电路结构图；
20.图4为本发明实施例所用的写入rram3的或非电路结构图；
21.图5为本发明实例所提供的操作时序图；
22.图6为本发明实例所提供的与非rram阻态仿真结果图；
23.图7为本发明实例所提供的rram阻态以及异或输出仿真结果图。
具体实施方式
24.下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
25.首先对本文中可能使用的术语进行如下说明：
26.术语“包括”、“包含”、“含有”、“具有”或其它类似语义的描述，应被解释为非排它性的包括。例如：包括某技术特征要素(如原料、组分、成分、载体、剂型、材料、尺寸、零件、部件、机构、装置、步骤、工序、方法、反应条件、加工条件、参数、算法、信号、数据、产品或制品等)，应被解释为不仅包括明确列出的某技术特征要素，还可以包括未明确列出的本领域公知的其它技术特征要素。
27.下面对本发明所提供的基于阻变式存储器实现高速逻辑运算的4t3r电路结构进行详细描述。本发明中未作详细描述的内容属于本领域专业技术人员公知的现有技术。本发明实施例中未注明具体条件者，按照本领域常规条件或制造商建议的条件进行。本发明实施例中所用试剂或仪器未注明生产厂商者，均为可以通过市售购买获得的常规产品。
28.实施例1
29.如图1至图7所示，本发明实施例1提供了一种基于阻变式存储器实现高速逻辑运算的4t3r电路结构，它是在内存内计算中用rram实现高速逻辑运算电路结构，包括4个nmos晶体管、3个阻变式存储器和1个电阻r1；这4个nmos晶体管分别定义为m1、m2、m3、m4；这3个阻变式存储器分别定义为rram1、rram2、rram3。
30.阻变式存储器rram1、阻变式存储器rram2和阻变式存储器rram3的摆放方向相同，均是顶部电极朝上、底部电极朝下。
31.阻变式存储器rram1的底部电极与nmos晶体管m1的漏极、nmos晶体管m2的漏极电连接；nmos晶体管m1的栅极与信号线wla电连接；nmos晶体管m2的栅极与信号线wlc电连接。
32.nmos晶体管m2的源极和nmos晶体管m3的源极均与阻变式存储器rram2的顶部电极电连接；nmos晶体管m3的栅极与信号线wlb电连接。
33.阻变式存储器rram3的底部电极与nmos晶体管m4的漏极电连接；nmos晶体管m4的栅极与信号线wls电连接。
34.nmos晶体管m1的源极、阻变式存储器rram2的底部电极、nmos晶体管m4的源极均与信号线sl电连接，并且还均与电阻r1的一端电连接，而电阻r1的另一端接地。
35.阻变式存储器rram1的顶部电极与信号线bla电连接；nmos晶体管m3的漏极与信号线blb电连接；阻变式存储器rram3的顶部电极与信号线bl0电连接。
36.具体地，在该4t3r电路结构中，通过信号线wla、信号线wlc、信号线wlb、信号线wls分别控制nmos晶体管m1、nmos晶体管m2、nmos晶体管m3、nmos晶体管m4的导通和关断，能够实现该电路结构的以下逻辑运算中的至少一种：
37.(1)通过打开wla和wlb且关断wlc，实现阻变式存储器rram1和阻变式存储器rram2的并联，从而实现该电路结构的或运算。
38.(2)通过关断wla和wlb且打开wlc，实现阻变式存储器rram1和阻变式存储器rram2的串联，从而实现该电路结构的与运算。
39.(3)通过打开wla、wlb和wls且关断wlc，实现阻变式存储器rram1和阻变式存储器rram2的并联，从而实现将阻变式存储器rram1和阻变式存储器rram2的逻辑或非运算的结果写入到阻变式存储器rram3中。
40.(4)通过关断wla和wlb且打开wlc和wls，实现阻变式存储器rram1和阻变式存储器rram2的串联，从而实现将阻变式存储器rram1和阻变式存储器rram2的逻辑与非运算的结果写入到阻变式存储器rram3中。
41.(5)先通过关断wla和wlb且打开wlc和wls，实现阻变式存储器rram1和阻变式存储器rram2的串联，从而将阻变式存储器rram1和阻变式存储器rram2的逻辑与非运算的结果写入到阻变式存储器rram3中，然后再通过打开wla、wlb和wls且关断wlc，实现阻变式存储器rram1并联阻变式存储器rram2的结构再与阻变式存储器rram3相串联，从而实现该电路结构的异或运算。
42.进一步地，通过以下举例完整的描述本发明实施例1所提供的基于阻变式存储器实现高速逻辑运算的4t3r电路结构进行两个基本逻辑运算的全过程，并通过仿真图验证本发明的可行性：
43.本发明实施例1所提供的基于阻变式存储器实现高速逻辑运算的4t3r电路结构由rram的工作原理可以实现：当rram并联时，当且仅当两个rram都为高阻态(hrs)电路不导通；当rram串联时，当且仅当两个rram都为低阻态(lrs)电路导通。
44.(一)异或逻辑运算的全过程及仿真：
45.如图1所示，为本发明实施例1的基本电路结构图。定义rram的高阻态(hrs)为0、低阻态(lrs)为1。在周期a，通过信号线wla控制nmos晶体管m1的栅极电压设置为vh，通过信号线wlb控制nmos晶体管m3的栅极电压设置为vh，通过信号线wls控制nmos晶体管m4的栅极电压设置为vh；在周期b，通过信号线wls控制nmos晶体管m4的栅极电压设置为vl，使电路导通后满足(vl-vr)＝vgs《vth，足够关断wls。
46.周期a，将逻辑值写入阻变式存储器rram1和阻变式存储器rram2中，并将阻变式存储器rram3初始化为高阻态(hrs)。
47.打开wla和wlb，关断wlc和wls，在bla和blb端施加vset电压，将sl电压置为0，将阻变式存储器rram1和阻变式存储器rram2置位成低阻态(lrs)，即阻变式存储器rram1和阻变式存储器rram2组成逻辑值11。
48.关断wla、wlb和wlc，打开wls，在sl端施加vreset电压，将bl0置为0，将阻变式存储器rram3复位成高阻态(hrs)。
49.周期b，如图2所示的导通电路结构，关断wla和wlb，打开wlc和wls，需要在本周期对wls施加一个较低的vl栅极电压；在wla端施加vr电压，在本周期末施加一个短暂的vset电压；这能实现阻变式存储器rram1和阻变式存储器rram2的串联。
50.当阻变式存储器rram1和阻变式存储器rram2两个都为低阻态(即阻变式存储器rram1和阻变式存储器rram2组成逻辑值11)时电路导通，从而使wls的源极电压升高进而关断wls，使阻变式存储器rram3保持高阻态(hrs)，即形成如图3所示的电路通路结构。
51.当阻变式存储器rram1和阻变式存储器rram2至少一个为高阻态(即阻变式存储器rram1和阻变式存储器rram2组成逻辑值00、01或10)时电路不导通，会使阻变式存储器rram3置位为低阻态(lrs)。
52.由上述操作可以实现将写入阻变式存储器rram1和阻变式存储器rram2的逻辑值进行与非运算并将该与非运算的结果写入到阻变式存储器rram3中，其仿真结果如图6所示的阻变式存储器rram3阻值状态。
53.周期c，通过打开wla、wlb和wls，关断wlc，使阻变式存储器rram1和阻变式存储器rram2并联后与阻变式存储器rram3串联，从而实现该电路结构的异或运算。如图7所示为完成异或逻辑操作并在bl0端检测电流i2t输出结果。
54.打开wla、wlb和wls，关断wlc，在bla和blb施加一个读电压vr。将每一种逻辑运算的周期分割成三个周期分别为周期a、周期b、周期c。周期a完成对阻变式存储器rram1和阻变式存储器rram2的状态写入，周期b完成对阻变式存储器rram3的状态写入，周期c完成异或结果的输出。
55.在周期a将逻辑1写入阻变式存储器rram1和阻变式存储器rram2时；周期b保持阻变式存储器rram3为高阻态(hrs)；周期c在bla施加读电压，电路不导通，bl0端检测输出电流为逻辑0。
56.在周期a将逻辑1写入阻变式存储器rram1且将逻辑0写入阻变式存储器rram2时；周期b写入阻变式存储器rram3为低阻态(lrs)；周期c在bla施加读电压，电路导通，bl0端检测输出电流为逻辑1。
57.在周期a将逻辑0写入阻变式存储器rram1和阻变式存储器rram2时；周期b写入阻变式存储器rram3为低阻态(lrs)；周期c在bla施加读电压，电路不导通，bl0端检测输出电流为逻辑0。
58.在周期a将逻辑0写入阻变式存储器rram1且将逻辑1写入阻变式存储器rram2时；周期b写入阻变式存储器rram3为低阻态(lrs)；周期c在bla施加读电压，电路导通，bl0端检测输出电流为逻辑1。
59.由上述操作可以实现电路的异或逻辑运算，并在bl0端可以检测到输出结果，其仿真结果以及输入时序如图5中所示。
60.(二)或非逻辑运算的全过程及仿真：
61.在周期a中，将逻辑值写入阻变式存储器rram1和阻变式存储器rram2中，并将阻变式存储器rram3初始化为高阻态(hrs)。
62.打开wla和wlb，关断wlc和wls，在bla和blb端施加vset电压，将sl电压置为0，将阻变式存储器rram1和阻变式存储器rram2置位成低阻态(lrs)，即阻变式存储器rram1和阻变式存储器rram2组成逻辑值11。
63.关断wla、wlb和wlc，打开wls，在sl端施加vreset电压，bl0置为0，将阻变式存储器rram3复位成高阻态(hrs)。
64.在周期b中，如图4所示的导通电路结构，打开wla、wlb和wls，关断wlc，实现阻变式存储器rram1和阻变式存储器rram2的并联，从而实现将阻变式存储器rram1和阻变式存储器rram2的逻辑或非运算的结果写入到阻变式存储器rram3中。
65.打开wla、wlb和wls，关断wlc，需要在本周期对wls施加一个较低的vl电压。在wla端施加vr电压，在本周期末施加一个短暂的vset电压。
66.当阻变式存储器rram1和阻变式存储器rram2两个都为高阻态(即阻变式存储器rram1和阻变式存储器rram2组成逻辑值00)时电路不导通，从而使wls的源极电压升高进而关断wls，使阻变式存储器rram3置位为低阻态(lrs)。
67.当阻变式存储器rram1和阻变式存储器rram2至少一个为低阻态(即阻变式存储器rram1和阻变式存储器rram2组成逻辑值01、10或11)时电路导通，会使阻变式存储器rram1保持高阻态(hrs)。
68.由上述操作可以实现电路的或非逻辑运算，并将运算结果保存到rram3中。
69.综上可见，本发明实施例采用rram实现了在内存内计算中基本的逻辑运算，提高了电路的逻辑运算效率。
70.以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

技术特征：

1.一种基于阻变式存储器实现高速逻辑运算的4t3r电路结构，其特征在于，包括4个nmos晶体管、3个阻变式存储器和1个电阻r1；这4个nmos晶体管分别定义为m1、m2、m3、m4；这3个阻变式存储器分别定义为rram1、rram2、rram3；阻变式存储器rram1的底部电极与nmos晶体管m1的漏极、nmos晶体管m2的漏极电连接；nmos晶体管m1的栅极与信号线wla电连接；nmos晶体管m2的栅极与信号线wlc电连接；nmos晶体管m2的源极和nmos晶体管m3的源极均与阻变式存储器rram2的顶部电极电连接；nmos晶体管m3的栅极与信号线wlb电连接；阻变式存储器rram3的底部电极与nmos晶体管m4的漏极电连接；nmos晶体管m4的栅极与信号线wls电连接；nmos晶体管m1的源极、阻变式存储器rram2的底部电极、nmos晶体管m4的源极均与信号线sl电连接，并且还均与电阻r1的一端电连接，而电阻r1的另一端接地。2.根据权利要求1所述的基于阻变式存储器实现高速逻辑运算的4t3r电路结构，其特征在于，通过信号线wla、信号线wlc、信号线wlb、信号线wls分别控制nmos晶体管m1、nmos晶体管m2、nmos晶体管m3、nmos晶体管m4的导通和关断，能够实现该电路结构的以下逻辑运算中的至少一种：(1)通过打开wla和wlb且关断wlc，实现阻变式存储器rram1和阻变式存储器rram2的并联，从而实现该电路结构的或运算；(2)通过关断wla和wlb且打开wlc，实现阻变式存储器rram1和阻变式存储器rram2的串联，从而实现该电路结构的与运算；(3)通过打开wla、wlb和wls且关断wlc，实现阻变式存储器rram1和阻变式存储器rram2的并联，从而实现将阻变式存储器rram1和阻变式存储器rram2的逻辑或非运算的结果写入到阻变式存储器rram3中；(4)通过关断wla和wlb且打开wlc和wls，实现阻变式存储器rram1和阻变式存储器rram2的串联，从而实现将阻变式存储器rram1和阻变式存储器rram2的逻辑与非运算的结果写入到阻变式存储器rram3中；(5)先通过关断wla和wlb且打开wlc和wls，实现阻变式存储器rram1和阻变式存储器rram2的串联，从而将阻变式存储器rram1和阻变式存储器rram2的逻辑与非运算的结果写入到阻变式存储器rram3中，然后再通过打开wla、wlb和wls且关断wlc，实现阻变式存储器rram1并联阻变式存储器rram2的结构再与阻变式存储器rram3相串联，从而实现该电路结构的异或运算。3.根据权利要求1或2所述的基于阻变式存储器实现高速逻辑运算的4t3r电路结构，其特征在于，阻变式存储器rram1的顶部电极与信号线bla电连接；nmos晶体管m3的漏极与信号线blb电连接；阻变式存储器rram3的顶部电极与信号线bl0电连接。4.根据权利要求1或2所述的基于阻变式存储器实现高速逻辑运算的4t3r电路结构，其特征在于，阻变式存储器rram1、阻变式存储器rram2和阻变式存储器rram3的摆放方向相同，均是顶部电极朝上、底部电极朝下。

技术总结

本发明公开了一种基于阻变式存储器实现高速逻辑运算的4T3R电路结构，包括RRAM1的底部电极与NMOS晶体管M1的漏极、NMOS晶体管M2的漏极电连接；M1的栅极与WLA电连接；M2的栅极与WLC电连接；NMOS晶体管M2的源极和NMOS晶体管M3的源极均与RRAM2的顶部电极电连接；NMOS晶体管M3的栅极与WLB电连接；RRAM3的底部电极与NMOS晶体管M4的漏极电连接；M4的栅极与WLS电连接；NMOS晶体管M1的源极、RRAM2的底部电极、NMOS晶体管M4的源极均与SL和电阻R1电连接，而电阻R1的另一端接地。本发明采用RRAM实现了在内存内计算中基本的逻辑运算，提高了电路的逻辑运算效率。辑运算效率。辑运算效率。

技术研发人员：

彭春雨 徐鸿运 赵强 卢文娟 高珊 郝礼才 吴秀龙 蔺智挺 陈军宁

受保护的技术使用者：

安徽大学

技术研发日：

2022.01.14

技术公布日：

2022/5/17