首页 > 专利查询

半导体存储装置、存储器系统及半导体存储装置的控制方法与流程

半导体存储装置、存储器系统及半导体存储装置的控制方法
1.[相关申请案]
[0002]
本技术案享有以日本专利申请案2021-24957号(申请日：2021年2月19日)为基础申请案的优先权。本技术案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体存储装置、存储器系统及半导体存储装置的控制方法。

背景技术：

[0004]
作为半导体存储装置，已知一种nand(not and，与非)型闪存。

技术实现要素：

[0005]
实施方式提供一种能够使动作高速化的半导体存储装置、存储器系统及半导体存储装置的控制方法。
[0006]
实施方式的半导体存储装置包括：第1选择晶体管；第1选择栅极线，连接在第1选择晶体管的栅极；第1配线，连接在第1选择晶体管；第2选择晶体管；第2选择栅极线，连接在第2选择晶体管的栅极；第2配线，连接在第2选择晶体管；第1及第2存储单元晶体管，连接在第1选择晶体管与第2选择晶体管之间；第1字线，连接在第1存储单元晶体管；以及第2字线，连接在第2存储单元晶体管。针对该半导体存储装置的数据写入动作具有编程动作及验证动作，在对第1存储单元晶体管的写入动作中，执行验证动作后，第2选择晶体管处于导通状态的期间，第1字线的电压从第1电压变化为第2电压，第2字线的电压从验证动作中施加的第3电压变化为第4电压，在第1字线的电压变化为第2电压且第2字线的电压变化为第4电压后，第2选择栅极线的电压从第5电压变化为使第2选择晶体管为断开状态的第6电压。
附图说明
[0007]
图1是第1实施方式的半导体存储装置的框图。
[0008]
图2是第1实施方式的半导体存储装置中包含的存储单元阵列的电路图。
[0009]
图3是第1实施方式的半导体存储装置中包含的存储单元阵列的剖视图。
[0010]
图4是表示第1实施方式的半导体存储装置的写入动作的流程图。
[0011]
图5是表示第1实施方式的半导体存储装置的写入动作时的各种配线等的电压的时序图。
[0012]
图6是第1实施方式的半导体存储装置中包含的存储单元阵列内的2个nand串的电路图。
[0013]
图7是表示第2实施方式的半导体存储装置的写入动作时的各种配线等的电压的时序图。
[0014]
图8是表示第3实施方式的半导体存储装置的写入动作时的各种配线等的电压的
时序图。
[0015]
图9是表示第4实施方式的半导体存储装置的写入动作时的各种配线等的电压的时序图。
[0016]
图10是表示第5实施方式的半导体存储装置的写入动作时的各种配线等的电压的时序图。
[0017]
图11是第5实施方式的半导体存储装置中包含的存储单元阵列内的2个nand串的电路图。
[0018]
图12是表示第6实施方式的半导体存储装置的写入动作时的各种配线等的电压的时序图。
[0019]
图13是表示第7实施方式的半导体存储装置的写入动作时的各种配线等的电压的时序图。
[0020]
图14是表示第8实施方式的半导体存储装置的写入动作时的各种配线等的电压的时序图。
具体实施方式
[0021]
以下，参照附图对实施方式进行说明。在说明时，对所有图中共通的部分标注共通的参照符号。
[0022]
[1]第1实施方式
[0023]
对第1实施方式的半导体存储装置进行说明。
[0024]
[1-1]构成
[0025]
[1-1-1]半导体存储装置的整体构成
[0026]
使用图1对本实施方式的半导体存储装置的整体构成进行说明。图1是本实施方式的半导体存储装置的框图。
[0027]
半导体存储装置1是能够非易失地存储数据的nand型闪存，能够通过外部的存储器控制器2加以控制。半导体存储装置1包含存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、感测放大器模块16及源极线驱动器17。
[0028]
存储单元阵列10包含多个区块blk0～blkn(n为1以上的自然数)。区块blk包含能够非易失地存储数据的多个存储单元的集合，例如被用作数据抹除单位。另外，在存储单元阵列10，设有多个位线及多个字线。各存储单元例如与1个位线及1个字线建立关联。关于存储单元阵列10的详细情况将在下文进行叙述。
[0029]
指令寄存器11存储半导体存储装置1从存储器控制器2接收到的指令cmd。指令cmd例如包含使定序器13执行读出动作、写入动作及抹除动作等的命令。
[0030]
地址寄存器12存储半导体存储装置1从存储器控制器2接收到的地址信息add。地址信息add例如包含区块地址bad、页地址pad及列地址cad。区块地址bad、页地址pad及列地址cad例如分别用于区块blk、字线及位线的选择。
[0031]
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11中存储的指令cmd来控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作及抹除动作等。
[0032]
驱动器模块14产生读出动作、写入动作及抹除动作等所使用的电压。驱动器模块
14基于地址寄存器12中存储的页地址pad，向与所选择的字线对应的信号线施加所产生的电压。
[0033]
行解码器模块15基于地址寄存器12中存储的区块地址bad，选择存储单元阵列10内的1个区块blk。行解码器模块15将施加到与所选择的字线对应的信号线的电压传输到所选择的区块blk内的经选择的字线。
[0034]
感测放大器模块16在写入动作中，将与从存储器控制器2接收到的写入数据dat相应的电压施加到位线。另外，感测放大器模块16在读出动作中，基于位线的电压对存储单元中存储的数据进行判定，将判定结果作为读出数据dat传输到存储器控制器2。
[0035]
感测放大器模块16包含未图示的多个感测放大器组件sau。各感测放大器组件sau包含多个锁存电路。多个感测放大器组件sau各自连接在各位线。另外，各感测放大器组件sau与半导体存储装置1内的未图示的输入输出电路之间收发数据dat。
[0036]
源极线驱动器17产生读出动作、写入动作及抹除动作等中使用的电压，将所产生的电压施加到源极线。
[0037]
所述构成的半导体存储装置1经由未图示的nand接口与存储器控制器2连接。在半导体存储装置1与存储器控制器2之间收发的信号的具体例为指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号wen、读出使能信号ren、就绪/忙碌信号rbn及输入输出信号i/o等。存储器控制器2使用这些信号来控制半导体存储装置1。
[0038]
信号cle是表示半导体存储装置1所接收到的信号i/o为指令cmd的信号。信号ale是表示半导体存储装置1所接收到的信号i/o为地址信息add的信号。信号wen是命令半导体存储装置1输入信号i/o的信号。信号ren是命令半导体存储装置1输出信号i/o的信号。信号cle、ale、wen及ren从存储器控制器2发送到半导体存储装置1。
[0039]
信号rbn是表示半导体存储装置1为就绪状态及忙碌状态的任一者的信号，例如在半导体存储装置1为忙碌状态时为“l”电平。就绪状态是半导体存储装置1能够从存储器控制器2受理指令的状态。忙碌状态是半导体存储装置1无法从存储器控制器2受理指令的状态。信号rbn从半导体存储装置1发送到存储器控制器2。
[0040]
信号i/o例如为8位信号。信号i/o是在半导体存储装置1与存储器控制器2之间收发的数据的实体，例如为指令cmd、地址信息add及数据dat。
[0041]
以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合来构成1个半导体装置。作为这种半导体装置，可例举例如sd(secure digital，安全数字)
tm
卡等存储卡、或ssd(solid state drive，固态硬盘)等。
[0042]
[1-1-2]存储单元阵列10的电路构成
[0043]
使用图2对存储单元阵列10的电路构成进行说明。图2是本实施方式的半导体存储装置1中包含的存储单元阵列10的电路图。图2抽选存储单元阵列10中包含的多个区块blk中的1个区块blk来表示存储单元阵列10的电路构成的一例。其它区块blk也全部具有图2所示的构成。
[0044]
区块blk例如包含4个串组件su0～su3。各串组件su包含与位线bl0～blm(m为1以上的自然数)分别建立关联的多个nand串ns。各nand串ns例如包含存储单元晶体管mc0～mc7、以及选择晶体管st1及st2。存储单元晶体管mc包含控制栅极及电荷储存层，非易失地存储数据。选择晶体管st1及st2各自在各种动作时被用于串组件su的选择。
[0045]
各nand串ns中，存储单元晶体管mc0～mc7串联连接。选择晶体管st1的漏极连接在建立关联的位线bl。选择晶体管st1的源极连接在串联连接的存储单元晶体管mc0～mc7的一端。选择晶体管st2的漏极连接在串联连接的存储单元晶体管mc0～mc7的另一端。选择晶体管st2的源极连接在源极线sl。
[0046]
同一区块blk中，存储单元晶体管mc0～mc7的控制栅极分别共通连接在字线wl0～wl7。串组件su0～su3内的各选择晶体管st1的栅极分别共通连接在选择栅极线sgd0～sgd3。同一区块blk中包含的选择晶体管st2的栅极共通连接在选择栅极线sgs。
[0047]
以上所说明的存储单元阵列10的电路构成中，位线bl例如由各串组件su中被分配同一列地址cad的nand串ns所共有。源极线sl例如为多个区块blk间所共有。
[0048]
1个串组件su内连接在共通的字线wl的多个存储单元晶体管mc的集合例如被称为单元组件cu。包含分别存储1位数据的存储单元晶体管mc的单元组件cu的存储容量例如被定义为“1页数据”。单元组件cu能够根据存储单元晶体管mc所存储的数据的位数，具有2页数据以上的存储容量。
[0049]
此外，存储单元阵列10的电路构成不限定于以上所说明的构成。例如，各区块blk中包含的串组件su的个数、或各nand串ns中包含的存储单元晶体管mc以及选择晶体管st1及st2的个数可分别为任意个数。
[0050]
[1-1-3]存储单元阵列10的构造
[0051]
使用图3对存储单元阵列10的构造进行说明。图3是本实施方式的半导体存储装置1中包含的存储单元阵列10的剖视图。图3是抽选区块blk的局部区域来表示存储单元阵列10的截面构造的一例。此外，以下参照的剖视图中，为了容易观察图，而适当省略绝缘体层(层间绝缘膜)，配线、接点等构成要素。
[0052]
形成着存储单元阵列10的区域包含半导体衬底20、导电体层21～25、存储器柱mp及接点cp。
[0053]
半导体衬底20的表面设置为与xy平面平行。在半导体衬底20的上方，介隔绝缘体层设有导电体层21。导电体层21例如形成为沿着xy平面扩展的板状，被用作源极线sl。虽省略图示，但在半导体衬底20与导电体层21之间的区域，设有例如感测放大器模块16等电路。导电体层21例如包含掺杂了磷的硅。
[0054]
在导电体层21的上方，介隔绝缘体层设有导电体层22。导电体层22例如形成为沿着xy平面扩展的板状，被用作选择栅极线sgs。导电体层22例如包含掺杂了磷的硅。
[0055]
在导电体层22的上方，交替地积层着绝缘体层与导电体层23。多个导电体层23各自例如形成为沿着xy平面扩展的板状。经积层的多个导电体层23从半导体衬底20侧起，依序分别被用作字线wl0～wl7。导电体层23例如包含钨。
[0056]
在最上层的导电体层23的上方，介隔绝缘体层设有导电体层24。导电体层24例如形成为沿着xy平面扩展的板状，被用作选择栅极线sgd。导电体层24例如含有钨。
[0057]
在导电体层24的上方，介隔绝缘体层设有导电体层25。导电体层25例如形成为沿着x方向延伸的线状，被用作位线bl。即，未图示的区域中，多个导电体层25沿着y方向排列。导电体层25例如含有铜。
[0058]
存储器柱mp对应于nand串ns。存储器柱mp例如形成为沿着z方向延伸的柱状，贯通导电体层22～24。存储器柱mp的上端例如包含在设有导电体层24的层与设有导电体层25的
层之间的层。存储器柱mp的下端例如与导电体层21接触。
[0059]
另外，存储器柱mp包含半导体部件26及绝缘体层27～29。
[0060]
半导体部件26呈沿着z方向延伸的柱状形成在存储器柱mp的中央部。半导体部件26作为存储单元晶体管mc以及选择晶体管st1及st2各自的通道发挥功能。
[0061]
半导体部件26的侧面由绝缘体层27～29的积层膜覆盖。绝缘体层27与半导体部件26接触且包围半导体部件26的侧面。绝缘体层27作为存储单元晶体管mc的隧道绝缘膜发挥功能。
[0062]
绝缘体层28与绝缘体层27接触且包围绝缘体层27的侧面。绝缘体层28作为存储单元晶体管mc的电荷储存层发挥功能。
[0063]
绝缘体层29与绝缘体层28接触且包围绝缘体层28的侧面。绝缘体层29作为存储单元晶体管mc的阻挡绝缘膜发挥功能。
[0064]
在半导体部件26上，设有柱状的接点cp。1个导电体层25、即1个位线bl与接点cp的上表面接触。此外，存储器柱mp与导电体层25之间可以经由2个以上的接点电连接，也可以经由其它配线电连接。
[0065]
以上所说明的存储器柱mp的构成中，例如存储器柱mp与导电体层22交叉的部分作为选择晶体管st2发挥功能。存储器柱mp与8层导电体层23的各层交叉的部分分别作为存储单元晶体管mc0～mc7发挥功能。存储器柱mp与导电体层24交叉的部分作为选择晶体管st1发挥功能。
[0066]
[1-2]写入动作
[0067]
对本实施方式的半导体存储装置1的写入动作进行说明。本实施方式的半导体存储装置1在nand串ns内，从设置在选择晶体管st1侧的存储单元晶体管mc朝向设置在选择晶体管st2侧的存储单元晶体管mc依序执行写入动作。换句话说，本实施方式的半导体存储装置1在各串组件su中，从位线bl侧的单元组件cu起依序执行写入动作。将与所选择的单元组件cu建立关联的字线称为wlsel，将与非选择的单元组件cu建立关联的字线称为wlusel。将与所选择的串组件su建立关联的选择栅极线称为sgdsel，将与非选择的串组件su建立关联的选择栅极线称为sgdusel。
[0068]
[1-2-1]写入动作的概要
[0069]
对写入动作的概要进行说明。写入动作大致包含编程动作及验证动作。
[0070]
编程动作是通过将电子注入电荷储存层而使阈值电压上升(或通过禁止注入而维持阈值电压)的动作。对字线wlsel施加编程电压vpgm。电压vpgm是能够使对应的存储单元晶体管mc的阈值电压上升的高电压。以下，将使阈值电压上升的动作称为
“‘0’
编程”，从感测放大器模块16对作为“0”编程对象的位线bl赋予与“0”编程对应的电压(例如接地电压vss)。另一方面，将维持阈值电压的动作称为
“‘1’
编程”或“写入禁止”，从感测放大器模块16对作为“1”编程对象的位线bl赋予与“1”编程对应的电压(以下记载为“电压vbl”)。以下，将与“0”编程对应的位线称为blprog，将与“1”编程对应的位线称为blinh。另外，将所选择的串组件su内的与位线blprog连接的nand串ns称为“nand串nsprog”，将所选择的串组件su内的与位线blinh连接的nand串ns称为“nand串nsinh”。
[0071]
验证动作是在编程动作后，读出数据，判定存储单元晶体管mc的阈值电压是否达到作为目标的目标电平的动作。以下，将存储单元晶体管mc的阈值电压达到目标电平的情
况称为“验证通过”，将未达到目标电平的情况称为“验证失败”。
[0072]
反复执行编程动作与验证动作的组合(以下，称为“编程循环”)，直到存储单元晶体管mc的阈值电压达到目标电平为止。每次反复执行编程循环时，电压vpgm的设定值都会升高。此外，在本实施方式的半导体存储装置1中，能够在编程循环中执行通道预充电动作。
[0073]
通道预充电动作是在执行编程动作之前使通道电压上升的动作。例如，通道预充电动作是在升高的电压vpgm的设定值超过预先设定的基准值时执行。本实施方式的半导体存储装置1在各nand串ns中，从源极线sl对通道预充电压。
[0074]
[1-2-2]写入动作时的流程图
[0075]
使用图4来说明写入动作时的流程图。图4是表示本实施方式的半导体存储装置1的写入动作的流程图。图4中，将编程循环的次数记载为i(i为1以上的自然数)。
[0076]
半导体存储装置1从存储器控制器2接收命令写入动作的指令cmd、地址信息add及写入数据。指令cmd被传输到指令寄存器11。地址信息add被传输到地址寄存器12。写入数据被传输到感测放大器组件sau内的任一锁存电路。
[0077]
当将指令cmd存储在指令寄存器11，将地址信息add存储在地址寄存器12，将写入数据存储在感测放大器组件sau内的任一锁存电路时，半导体存储装置1开始写入动作。
[0078]
定序器13设定i＝1(s10)。
[0079]
接下来，定序器13执行编程动作(s11)。
[0080]
当编程动作结束时，执行验证动作(s12)。
[0081]
在s12中判定为验证通过的情况下(s13_是(yes))，定序器13结束写入动作。另一方面，在s12中判定为验证失败的情况下(s13_否(no))，定序器13判定i是否达到编程循环的规定次数(s14)。
[0082]
在判定i达到编程循环的规定次数的情况下(s14_是)，定序器13结束写入动作。另一方面，在判定i未达到编程循环的规定次数的情况下(s14_否)，定序器13判定电压vpgm的设定值是否超过基准值(s15)。基准值是用来决定有无实施通道预充电动作的值。
[0083]
在判定电压vpgm的设定值超过基准值的情况下(s15_是)，定序器13执行通道预充电动作(s16)。
[0084]
当通道预充电动作结束时，定序器13使电压vpgm的设定值升高(s17)。即，对字线wlsel施加的电压vpgm随着已执行的编程循环的次数增加而升高。电压vpgm的设定值的升高量能设定为任意值。
[0085]
当电压vpgm的设定值的升高结束时，定序器13使i递增，设为i＝i+1(s18)，进入所述s11。
[0086]
另一方面，在判定电压vpgm的设定值未超过基准值的情况下(s15_否)，定序器13不执行通道预充电动作，而进入所述s17。
[0087]
[1-2-3]写入动作时的各种配线等的电压
[0088]
使用图5对写入动作时的各种配线等的电压进行说明。图5是表示本实施方式的半导体存储装置1的写入动作时的各种配线等的电压的时序图。
[0089]
以下，对定序器13在第i次(i为1以上的自然数)的编程循环中，在验证动作之后，与验证动作连续地执行通道预充电动作的情况进行说明。此外，例举在通道预充电动作中，对存储单元晶体管mc6及mc7进行写入，不对存储单元晶体管mc0～mc5进行写入的状态下，
从源极线sl对通道预充电压的情况为例进行说明。已进行“0”编程的存储单元晶体管mc的阈值电压为正电压，已进行“1”编程的存储单元晶体管mc的阈值电压为负电压。以下，为了简化说明，对存储单元晶体管mc6及mc7的阈值电压为正电压的情况进行说明。未进行写入的存储单元晶体管mc0～mc5的阈值电压为负电压。另外，假定在第i次编程循环中，验证动作执行前的选择栅极线sgdsel及sgdusel、字线wlsel及wlusel、选择栅极线sgs、位线blprog及blinh、以及源极线sl各自的电压、以及nand串nsprog的通道电压(以下，称为“vch(prog)”)及nand串nsinh的通道电压(以下，称为“vch(inh)”)分别为vss(例如0v)。
[0090]
定序器13依序执行时刻t1到时刻t9的动作。例如，时刻t1到时刻t3的期间对应于第i次验证动作。时刻t3到时刻t5的期间对应于通道预充电动作。时刻t5到时刻t6的期间为预充电恢复动作。预充电恢复动作是将预充电动作的结束动作与编程动作的准备动作合并的动作。时刻t6到时刻t8的期间对应于第i+1次编程动作。时刻t8到时刻t9的期间为编程恢复动作。以下，参照图5，依序对验证动作、通道预充电动作及编程动作的各动作进行说明。
[0091]
(验证动作)
[0092]
在时刻t1，行解码器模块15对选择栅极线sgdsel及sgdusel分别施加电压vsgd1。电压vsgd1是使选择晶体管st1为导通状态的电压。电压vsgd1是比电压vss高的电压。行解码器模块15对字线wlsel及wlusel分别施加电压vread。电压vread是无关于存储单元晶体管mc中存储的数据，使对应的存储单元晶体管mc为导通状态的电压。行解码器模块15对选择栅极线sgs施加电压vsgs1。电压vsgs1是使选择晶体管st2为导通状态的电压。电压vsgs1是比电压vss高的电压。感测放大器模块16对位线blprog及blinh分别施加电压vbl1。电压vbl1是比电压vss高的电压。源极线驱动器17对源极线sl施加电压vcs1。电压vcs1是比电压vss高且比电压vbl1低的电压。
[0093]
在时刻t1到时刻t2期间，使区块blk内的选择晶体管st1及st2、以及存储单元晶体管mc为导通状态，由此，nand串nsprog、nand串nsinh、及非选择串组件su内的nand串ns的通道电压为电压vcs1。
[0094]
在时刻t2，行解码器模块15对选择栅极线sgdusel施加电压vss。由此，非选择串组件su中包含的选择晶体管st1成为断开状态。行解码器模块15对字线wlsel施加验证电压vfy1。电压vfy1是判定存储单元晶体管mc的阈值电压是否达到目标电平的电压。电压vfy1是比电压vss高且比电压vread低的电压。
[0095]
在nand串nsprog中，对字线wlsel施加电压vfy1，由此，连接在字线wlsel的存储单元晶体管mc基于所存储的数据(阈值电压)成为导通状态或断开状态。当连接在字线wlsel的存储单元晶体管mc成为导通状态时，即，作为写入对象的存储单元晶体管mc的阈值电压低于目标电平时，电流从位线blprog流入源极线sl。该情况下，定序器13判定验证失败。另一方面，当连接在字线wlsel的存储单元晶体管mc成为断开状态时，即，作为写入对象的存储单元晶体管mc的阈值电压为目标电平以上时，电流几乎不从位线blprog流入源极线sl。该情况下，定序器13判定验证通过。
[0096]
在nand串nsinh中，并未通过编程动作使存储单元晶体管mc的阈值电压上升，因此，连接在字线wlsel的存储单元晶体管mc成为导通状态。
[0097]
(通道预充电动作)
[0098]
在时刻t3，行解码器模块15对选择栅极线sgdusel施加电压vsgd1。行解码器模块
15对字线wlsel施加电压vread。由此，nand串nsprog、nand串nsinh及非选择串组件su内的nand串ns的通道电压成为电压vcs1，验证动作结束，通道预充电动作开始。
[0099]
在时刻t4，行解码器模块15对选择栅极线sgdusel及sgdusel、以及字线wlsel及wlusel分别施加电压vss。感测放大器模块16对位线blprog施加电压vss。在选择栅极线sgdsel及sgdusel各自的电压从电压vsgd1变化为电压vss(选择栅极线sgdsel及sgdusel各自的电压被放电)，字线wlsel及wlusel各自的电压从电压vread变化为电压vss(字线wlsel及wlusel各自的电压被放电)期间，继续进行通道预充电动作。此外，在未执行通道预充电动作的情况下，即，定序器13判定电压vpgm的设定值未超过基准值的情况下(图4的s15_否)，行解码器模块15进而对选择栅极线sgs施加电压vss。感测放大器模块16进而使位线blprog及blinh分别为浮动状态。nand串nsprog、nand串nsinh及非选择串组件su内的nand串ns的通道电压通过通道与字线wlsel间的耦合、以及通道与字线wlusel间的耦合，降低为不定电压。由此，位线blprog及blinh、以及源极线sl的电压为不定电压。
[0100]
在时刻t4到时刻t5期间，行解码器模块15进而对选择栅极线sgs施加电压vsgs1。感测放大器模块16进而对位线blinh施加电压vbl2。电压vbl2可以是与电压vbl1相同的电压，也可以是比电压vbl1高的电压。另外，源极线驱动器17对源极线sl施加电压vcs2。电压vcs2可以是与电压vcs1相同的电压，也可以是比电压vcs1高的电压。
[0101]
在时刻t4到时刻t5期间，选择栅极线sgdsel及sgdusel、字线wlsel及wlusel、以及位线blprog各自的电压变化为电压vss。
[0102]
此处，使用图6对通道预充电动作时的nand串ns的情况进行说明。图6是本实施方式的半导体存储装置1中包含的存储单元阵列10内的2个nand串ns的电路图。作为一例，图6示出nand串nsprog及nand串nsinh。
[0103]
如图6所示，在nand串nsprog中，通过对选择栅极线sgdsel施加电压vss，使选择晶体管st1成为断开状态。通过对选择栅极线sgs施加电压vsgs1，使选择晶体管st2成为导通状态。通过对字线wlsel及wlusel分别施加电压vss，未进行写入的存储单元晶体管mc0～mc5各自成为导通状态，已进行写入的存储单元晶体管mc6及mc7各自成为断开状态。结果，在nand串nsprog中，从源极线sl对选择晶体管st2及存储单元晶体管mc0～mc5各自的通道施加电压vcs2。由此，通道电压vch(prog)被预充电成电压vcs2。
[0104]
在nand串nsinh中，与nand串nsprog同样，使选择晶体管st1及已进行写入的存储单元晶体管mc6及mc7分别为断开状态，使选择晶体管st2及未进行写入的存储单元晶体管mc0～mc5分别为导通状态。因此，在nand串nsinh中，从源极线sl向选择晶体管st2及存储单元晶体管mc0～mc5各自的通道施加电压vcs2。由此，通道电压vch(inh)被预充电成电压vcs2。
[0105]
在非选择串组件su内的nand串ns中，通过对选择栅极线sgdusel施加电压vss，选择晶体管st1成为断开状态。另外，选择晶体管st2成为导通状态。因此，非选择串组件su内的nand串ns的通道电压也被预充电成电压vcs2。
[0106]
此外，通道预充电动作不限于从源极线sl到未进行写入的存储单元晶体管mc的通道进行预充电的情况。例如，也可以通过控制字线wlsel及wlusel各自的电压，而从源极线sl到已进行写入(“0”编程或“1”编程)的存储单元晶体管mc的通道进行预充电。另外，也可以通过控制选择栅极线sgdsel及sgdusel、以及字线wlsel及wlusel各自的电压，从源极线
sl到选择晶体管st1的通道进行预充电。
[0107]
在图5的时刻t5，行解码器模块15对选择栅极线sgs施加电压vss。通过使选择晶体管st2为断开状态，nand串nsprog、nand串nsinh、及非选择串组件su内的nand串ns的通道成为浮动状态，通道预充电动作结束。此外，nand串nsprog、nand串nsinh、及非选择串组件su内的nand串ns的通道电压维持在电压vcs2。
[0108]
时刻t5到时刻t6的期间为预充电恢复动作。通过使选择晶体管st1及st2各自成为断开状态，nand串nsprog、nand串nsinh、及非选择串组件su内的nand串ns的通道维持在浮动状态。由此，nand串nsprog、nand串nsinh、及非选择串组件su内的nand串ns的通道电压维持在电压vcs2。
[0109]
(编程动作)
[0110]
在时刻t6，行解码器模块15对选择栅极线sgdsel施加电压vsgd2。电压vsgd2是使nand串nsprog中包含的选择晶体管st1成为导通状态，使nand串nsinh中包含的选择晶体管st1成为断开状态的电压。行解码器模块15对选择栅极线sgdusel施加电压vss(例如0v)。通过这些控制，nand串nsprog中包含的选择晶体管st1成为导通状态。另外，nand串nsinh中包含的选择晶体管st1、及非选择串组件su中包含的使选择晶体管st1成为断开状态。行解码器模块15对字线wlsel施加编程电压vpgm。行解码器模块15对字线wlusel施加电压vpass。电压vpass是无关于存储单元晶体管mc中存储的数据(阈值电压)，使对应的存储单元晶体管mc成为导通状态的电压。电压vpass是比电压vsgd2高且比电压vpgm低的电压。行解码器模块15对选择栅极线sgs施加电压vss。由此，选择晶体管st2成为断开状态。感测放大器模块16对位线blprog施加电压vss。感测放大器模块16对位线blinh施加电压vbl2。电压vbl2是比电压vss高的电压。源极线驱动器17对源极线sl施加电压vcs2。电压vcs2是比电压vss高且使选择晶体管st2为较强的断开状态的电压。
[0111]
在nand串nsprog中，对选择栅极线sgdsel施加电压vsgd2，对位线blprog施加电压vss，由此，选择晶体管st1成为导通状态。选择晶体管st2成为断开状态。在该状态下，对字线wlsel施加电压vpgm，由此，连接在字线wlsel的存储单元晶体管mc成为导通状态。通过对字线wlusel施加电压vpass，连接在字线wlusel的存储单元晶体管mc成为导通状态。结果，nand串nsprog的通道与位线blprog电连接。因此，通道电压vch(prog)成为电压vss。在nand串nsprog中，基于通道与字线wlsel间的电压差从通道向连接在字线wsel的存储单元晶体管mc的电荷储存层注入电子。由此，连接在字线wsel的存储单元晶体管mc的阈值电压上升。
[0112]
在nand串nsinh中，对选择栅极线sgdsel施加电压vsgd2，对位线blinh施加电压vbl2，由此，使选择晶体管st1成为断开状态。通过使选择晶体管st1及st2成为断开状态，nand串nsinh的通道成为浮动状态。结果，通道电压vch(inh)通过通道与字线wlusel间的耦合而上升到电压vbt(以下，称为“自升压”)。在nand串nsinh中，通过自升压使通道与字线wlsel间的电压差比nand串nsprog中的该电压差小，因此，能抑制连接在字线wlsel的存储单元晶体管mc的阈值电压的上升。
[0113]
在非选择的串组件su中也使选择晶体管st1及st2为断开状态。因此，与nand串nsinh同样，能抑制连接在字线wlsel的存储单元晶体管mc的阈值电压因自升压而上升。
[0114]
在时刻t8，行解码器模块15对选择栅极线sgdsel、以及字线wlsel及wlusel分别施加电压vss。感测放大器模块16对位线blinh施加电压vss。源极线驱动器17对源极线sl施加
电压vss。由此，编程动作结束。
[0115]
时刻t8到时刻t9的期间为编程恢复动作。通过使选择晶体管st1及st2、以及存储单元晶体管mc0～mc7分别为断开状态，nand串nsprog、nand串nsinh、及非选择串组件su内的nand串ns的通道电压成为电压vss。
[0116]
[1-3]效果
[0117]
本实施方式的构成中，在第i次编程循环中，在验证动作之后与验证动作连续地执行通道预充电动作。在通道预充电动作中，在使选择晶体管st2导通的状态下，使选择栅极线sgdsel的电压从验证动作中施加的电压vsgd1变化为电压vss。使选择栅极线sgdusel的电压从验证动作中施加的电压vss变化为电压vsgd1之后，再从电压vsgd1变化为电压vss。进而，使字线wlsel的电压从验证动作中施加的电压vfy1变化为电压vread后，再从电压vread变化为电压vss。使字线wlusel的电压从验证动作中施加的电压vread变化为电压vss。使选择栅极线sgdsel及sgdusel、以及字线wlsel及wlusel各自的电压变化为电压vss后，使选择栅极线sgs的电压从验证动作中施加的电压vsgs1变化为电压vss。通过这些控制，将通道电压vch(inh)预充电成源极线sl的电压。即，在使选择栅极线sgdsel及sgdusel、以及字线wlsel及wlusel各自的电压从验证动作中施加的电压变化为电压vss期间，可对通道电压vch(inh)进行预充电。由此，能够削减执行写入动作的时间，能够使半导体存储装置1的动作高速化。
[0118]
当将通道电压vch(inh)预充电后使字线wlsel及wlusel各自的电压变化为电压vss时，有时会因变化为电压vss的影响而导致经预充电的通道电压vch(inh)降低。但，本实施方式的构成中，在字线wlsel及wlusel各自的电压变化为电压vss后，通道电压vch(inh)的预充电结束。因此，也可以在对通道电压vch(inh)进行预充电后使字线wlsel及wlusel各自的电压变化为电压vss。由此，能够抑制经预充电的通道电压vch(inh)降低，能够提高升压效率(预充电后的通道电压vch(inh)/字线wlusel的电压vpass)。
[0119]
[2]第2实施方式
[0120]
对第2实施方式进行说明。本实施方式的半导体存储装置1具有与第1实施方式相同的构成。表示写入动作的流程图与第1实施方式所示的图4相同。本实施方式的半导体存储装置1与第1实施方式的不同点在于，在通道预充电动作时，使选择栅极线sgs的电压从验证动作中施加的电压vsgs1以2个阶段变化为电压vss。以下，以与第1实施方式的不同点为中心进行说明。
[0121]
[2-1]写入动作时的各种配线等的电压
[0122]
使用图7对写入动作时的各种配线等的电压进行说明。图7是表示本实施方式的半导体存储装置1的写入动作时的各种配线等的电压的时序图。
[0123]
以下，对定序器13在第i次(i为1以上的自然数)的编程循环中，在验证动作之后，与验证动作连续地执行通道预充电动作的情况进行说明。此外，例举在通道预充电动作中，在对存储单元晶体管mc6及mc7进行写入，不对存储单元晶体管mc0～mc5进行写入的状态下，从源极线sl对通道预充电压的情况为例进行说明。以下，为了简化说明，对存储单元晶体管mc6及mc7的阈值电压为正电压的情况进行说明。
[0124]
在第i次编程循环中，执行编程动作后，与第1实施方式中图5所示的时刻t1到时刻t3的期间同样，控制各种配线等的电压，执行验证动作。在执行验证动作后，执行通道预充
电动作。通道预充电动作时的各种配线等的电压的控制如下。
[0125]
(通道预充电动作)
[0126]
在时刻t3到时刻t4期间，各种配线的电压与第1实施方式相同。在时刻t4到时刻t5期间，行解码器模块15对选择栅极线sgs施加电压vsgs2。电压vsgs2是使选择晶体管st2为导通状态的电压。电压vsgs2是比电压vss高且比电压vsgs1低的电压。此外，电压vsgs2可以是与电压vsgs1相同的电压，也可以是比电压vsgs1高的电压。其它配线的电压与第1实施方式相同。
[0127]
在时刻t4到时刻t5期间，选择栅极线sgdsel及sgdusel、字线wlsel及wlusel、以及位线blprog各自的电压变化为电压vss。选择栅极线sgs的电压变化为电压vsgs2。
[0128]
在nand串nsprog中，对选择栅极线sgdsel施加电压vss，由此使选择晶体管st1成为断开状态。通过对选择栅极线sgs施加电压vsgs2，选择晶体管st2成为导通状态。通过对字线wlsel及wlusel分别施加电压vss，未进行写入的存储单元晶体管mc0～mc5各自成为导通状态，已进行写入的存储单元晶体管mc6及mc7各自成为断开状态。结果，在nand串nsprog中，从源极线sl对选择晶体管st2及存储单元晶体管mc0～mc5各自的通道施加电压vcs2。由此，通道电压vch(prog)被预充电为电压vcs2。
[0129]
在nand串nsinh中，与nand串nsprog同样，选择晶体管st1及已进行写入的存储单元晶体管mc6及mc7各自成为断开状态，选择晶体管st2及未进行写入的存储单元晶体管mc0～mc5各自成为导通状态。因此，在nand串nsinh中，从源极线sl对选择晶体管st2及存储单元晶体管mc0～mc5各自的通道施加电压vcs2。由此，通道电压vch(inh)被预充电为电压vcs2。
[0130]
在非选择串组件su内的nand串ns中，通过对选择栅极线sgdusel施加电压vss，选择晶体管st1成为断开状态。另外，选择晶体管st2成为导通状态。因此，非选择串组件su内的nand串ns的通道电压也被预充电为电压vcs2。
[0131]
在执行通道预充电动作后，在时刻t5到时刻t9期间，与第1实施方式中图5所示的时刻t5到时刻t9的期间同样，控制各种配线等的电压，执行通道预充电恢复动作、编程动作及编程恢复动作。
[0132]
[2-2]效果
[0133]
根据本实施方式的构成，发挥与第1实施方式相同的效果。另外，本实施方式的构成中，在通道预充电动作中，对选择栅极线sgdsel及sgdusel、以及字线wlsel及wlusel分别施加电压vss的同时，选择栅极线sgs的电压开始变化，从验证动作中施加的电压vsgs1变化为电压vsgs2。因此，在电压vsgs2低于电压vsgs1的情况下，选择栅极线sgs会被放电。该情况下，能够加快选择栅极线sgs从电压vsgs2变化为电压vss的速度。另一方面，在电压vsgs2高于电压vsgs1的情况下，选择栅极线sgs会被充电。该情况下，能够强化通道的充电。
[0134]
[3]第3实施方式
[0135]
对第3实施方式进行说明。本实施方式的半导体存储装置1具有与第1实施方式相同的构成。表示写入动作的流程图与第1实施方式所示的图4相同。本实施方式的半导体存储装置1与第1实施方式的不同点在于，在通道预充电动作时，使字线wlsel及wlusel各自的电压变化为比电压vss高的电压。以下，以与第1实施方式的不同点为中心进行说明。
[0136]
[3-1]写入动作时的各种配线等的电压
[0137]
使用图8对写入动作时的各种配线等的电压进行说明。图8是表示本实施方式的半导体存储装置1的写入动作时的各种配线等的电压的时序图。
[0138]
以下，对定序器13在第i次(i为1以上的自然数)的编程循环中，在验证动作之后，与验证动作连续地执行通道预充电动作的情况进行说明。此外，例举在通道预充电动作中，在对存储单元晶体管mc6及mc7进行写入，不对存储单元晶体管mc0～mc5进行写入的状态下，从源极线sl对通道预充电压的情况为例进行说明。以下，为了简化说明，对存储单元晶体管mc6及mc7的阈值电压为正电压的情况进行说明。
[0139]
在第i次编程循环中，执行编程动作后，与第1实施方式中图5所示的时刻t1到时刻t3的期间同样，控制各种配线等的电压，执行验证动作。在执行验证动作后，执行通道预充电动作。通道预充电动作时的各种配线等的电压的控制如下。
[0140]
(通道预充电动作)
[0141]
在时刻t3到时刻t4期间，各种配线的电压与第1实施方式相同。在时刻t4到时刻t5期间，行解码器模块15对字线wlsel施加电压vwls。行解码器模块15对字线wlusel施加电压vwlu。电压vwls及vwlu分别为使已进行写入的存储单元晶体管mc为导通状态，且使未进行写入的存储单元晶体管mc为断开状态的电压。电压vwls及vwlu分别为比电压vss高的电压。电压vwlu可以是与电压vwls相同的电压，也可以是与电压vwls不同的电压。其它配线的电压与第1实施方式相同。
[0142]
在时刻t4到时刻t5期间，选择栅极线sgdsel及sgdusel、以及位线blprog各自的电压变化为电压vss。字线wlsel的电压变化为电压vwls。字线wlusel的电压变化为电压vwlu。
[0143]
在nand串nsprog中，对选择栅极线sgdsel施加电压vss，由此使选择晶体管st1成为断开状态。通过对选择栅极线sgs施加电压vsgs1，使选择晶体管st2成为导通状态。对字线wlsel施加电压vwls，对字线wlusel施加电压vwlu，由此使未进行写入的存储单元晶体管mc0～mc5各自成为导通状态，使已进行写入的存储单元晶体管mc6及mc7各自成为断开状态。结果，在nand串nsprog中，从源极线sl对选择晶体管st2及存储单元晶体管mc0～mc5各自的通道施加电压vcs2。由此，通道电压vch(prog)被预充电为电压vcs2。
[0144]
在nand串nsinh中，与nand串nsprog同样，选择晶体管st1及已进行写入的存储单元晶体管mc6及mc7各自成为断开状态，选择晶体管st2及未进行写入的存储单元晶体管mc0～mc5各自成为导通状态。因此，在nand串nsinh中，从源极线sl对选择晶体管st2及存储单元晶体管mc0～mc5各自的通道施加电压vcs2。由此，通道电压vch(inh)被预充电为电压vcs2。
[0145]
在非选择串组件su内的nand串ns中，通过对选择栅极线sgdusel施加电压vss，选择晶体管st1成为断开状态。另外，选择晶体管st2成为导通状态。因此，非选择串组件su内的nand串ns的通道电压也被预充电为电压vcs2。
[0146]
在执行通道预充电动作后，在时刻t5到时刻t9期间，与第1实施方式中图5所示的时刻t5到时刻t9的期间同样，控制各种配线等的电压，执行通道预充电恢复动作、编程动作及编程恢复动作。
[0147]
[3-2]效果
[0148]
根据本实施方式的构成，发挥与第1实施方式相同的效果。另外，本实施方式的构成中，在通道预充电动作中，在使选择晶体管st2导通的状态下，使选择栅极线sgdsel的电
压从验证动作中施加的电压vsgd1变化为电压vss。使选择栅极线sgdusel的电压从验证动作中施加的电压vss变化为电压vsgd1后，再从电压vsgd1变化为电压vss。进而，使字线wlsel的电压从验证动作中施加的电压vfy1变化为电压vread后，再从电压vread变化为电压vwls(＞电压vss)。使字线wlusel的电压从验证动作中施加的电压vread变化为电压vwlu(＞电压vss)。该电压变化后的字线wlsel及wlusel的电压成为比电压vss高的电压。因此，能够加快nand串ns的通道的充电速度。另外，也可以不使字线wlsel及wlusel的电压变化为电压vss。因此，能够削减字线wlsel的电压从电压vread变化为电压vwls的时间、及wlusel的电压从电压vread变化为电压vwlu的时间。进而，能够缩短下一编程动作中的电压vpass及电压vpgm的升压时间。
[0149]
当然，本实施方式的半导体存储装置1也能够应用于第2实施方式。
[0150]
[4]第4实施方式
[0151]
对第4实施方式进行说明。本实施方式的半导体存储装置1具有与第1实施方式相同的构成。表示写入动作的流程图与第1实施方式所示的图4相同。本实施方式的半导体存储装置1与第1实施方式的不同点在于，在通道预充电动作时，使源极线sl的电压从电压vcs1上升到电压vcs2。以下，以与第1实施方式的不同点为中心进行说明。
[0152]
[4-1]写入动作时的各种配线等的电压
[0153]
使用图9对写入动作时的各种配线等的电压进行说明。图9是表示本实施方式的半导体存储装置1的写入动作时的各种配线等的电压的时序图。
[0154]
以下，对定序器13在第i次(i为1以上的自然数)的编程循环中，在验证动作之后，与验证动作连续地执行通道预充电动作的情况进行说明。此外，例举在通道预充电动作中，在对存储单元晶体管mc6及mc7进行写入，不对存储单元晶体管mc0～mc5进行写入的状态下，从源极线sl对通道预充电压的情况为例进行说明。以下，为了简化说明，对存储单元晶体管mc6及mc7的阈值电压为正电压的情况进行说明。
[0155]
在第i次编程循环中，执行编程动作后，与第1实施方式中图5所示的时刻t1到时刻t3的期间同样，控制各种配线等的电压，执行验证动作。在执行验证动作后，执行通道预充电动作。通道预充电动作时的各种配线等的电压的控制如下。
[0156]
(通道预充电动作)
[0157]
在时刻t3到时刻t4期间，各种配线的电压与第1实施方式相同。在时刻t4到时刻t5期间，源极线驱动器17对源极线sl施加电压vcs2。本实施方式中，电压vcs2为比电压vcs1高的电压。其它配线的电压与第1实施方式相同。
[0158]
在时刻t4到时刻t5期间，选择栅极线sgdsel及sgdusel、字线wlsel及wlusel、以及位线blprog各自的电压变化为电压vss。
[0159]
在nand串nsprog中，对选择栅极线sgdsel施加电压vss，由此使选择晶体管st1成为断开状态。通过对选择栅极线sgs施加电压vsgs1，使选择晶体管st2成为导通状态。通过对字线wlsel及wlusel分别施加电压vss，未进行写入的存储单元晶体管mc0～mc5各自成为导通状态，已进行写入的存储单元晶体管mc6及mc7各自成为断开状态。结果，在nand串nsprog中，从源极线sl对选择晶体管st2及存储单元晶体管mc0～mc5各自的通道施加电压vcs2。由此，通道电压vch(prog)被预充电为电压vcs2。
[0160]
在nand串nsinh中，与nand串nsprog同样，选择晶体管st1及已进行写入的存储单
元晶体管mc6及mc7各自成为断开状态，选择晶体管st2及未进行写入的存储单元晶体管mc0～mc5各自成为导通状态。因此，在nand串nsinh中，从源极线sl对选择晶体管st2及存储单元晶体管mc0～mc5各自的通道施加电压vcs2。由此，通道电压vch(inh)被预充电为电压vcs2。
[0161]
在非选择串组件su内的nand串ns中，通过对选择栅极线sgdusel施加电压vss，选择晶体管st1成为断开状态。另外，选择晶体管st2成为导通状态。因此，非选择串组件su内的nand串ns的通道电压也被预充电为电压vcs2。
[0162]
在时刻t5，行解码器模块15对选择栅极线sgs施加电压vss。通过使选择晶体管st2成为断开状态，nand串nsprog、nand串nsinh、及非选择串组件su内的nand串ns的通道成为浮动状态，通道预充电动作结束。此外，nand串nsprog、nand串nsinh、及非选择串组件su内的nand串ns的通道电压维持在电压vcs2。
[0163]
时刻t5到时刻t7的期间为预充电恢复动作。在时刻t6，源极线驱动器17对源极线sl施加电压vcs3。电压vcs3是比电压vss高且比电压vcs2低的电压。通过使选择晶体管st2成为断开状态，nand串nsprog、nand串nsinh、及非选择串组件su内的nand串ns的通道维持在浮动状态。由此，nand串nsprog、nand串nsinh、及非选择串组件su内的nand串ns的通道电压维持在电压vcs2。
[0164]
执行预充电恢复动作后，在第i+1次编程循环中，在时刻t7到时刻t10的期间，与第1实施方式中图5所示的时刻t6到时刻t9的期间同样，控制各种配线等的电压，执行编程动作及编程恢复动作。
[0165]
[4-2]效果
[0166]
根据本实施方式的构成，发挥与第1实施方式相同的效果。另外，本实施方式的构成中，在通道预充电动作中，使选择晶体管st2导通的状态下，对选择栅极线sgdsel及sgdusel、以及字线wlsel及wlusel分别施加电压vss的同时，使源极线sl的电压从电压vcs1上升到电压vcs2。因此，能够调整对各nand串ns的通道预充电的电压。
[0167]
当然，本实施方式的半导体存储装置1也能够应用于第2实施方式及第3实施方式。
[0168]
[5]第5实施方式
[0169]
对第5实施方式进行说明。本实施方式的半导体存储装置1具有与第1实施方式相同的构成。本实施方式的半导体存储装置1在nand串ns内，从设置在选择晶体管st2侧的存储单元晶体管mc朝向设置在选择晶体管st1侧的存储单元晶体管mc依序执行写入动作。换句话说，本实施方式的半导体存储装置1在各串组件su中，从源极线sl侧的单元组件cu依序执行写入动作。另外，本实施方式的半导体存储装置1在各nand串ns中，从位线bl对通道预充电压。以下，以与第1实施方式的不同点为中心进行说明。
[0170]
[5-1]写入动作的概要
[0171]
对写入动作的概要进行说明。表示写入动作的流程图与第1实施方式所示的图4相同。
[0172]
[5-2]写入动作时的各种配线等的电压
[0173]
使用图10对写入动作时的各种配线等的电压进行说明。图10是表示本实施方式的半导体存储装置1的写入动作时的各种配线等的电压的时序图。
[0174]
以下，对定序器13在第i次(i为1以上的自然数)的编程循环中，在验证动作之后，
与验证动作连续地执行通道预充电动作的情况进行说明。此外，例举在通道预充电动作中，在对存储单元晶体管mc0及mc1进行写入，不对存储单元晶体管mc2～mc7进行写入的状态下，从位线bl对通道预充电压的情况为例进行说明。以下，为了简化说明，对存储单元晶体管mc0及mc1的阈值电压为正电压的情况进行说明。
[0175]
在第i次编程循环中，执行编程动作后，与第1实施方式中图5所示的时刻t1到时刻t3的期间同样，控制各种配线等的电压，执行验证动作。在执行验证动作后，执行通道预充电动作。通道预充电动作时的各种配线等的电压的控制如下。
[0176]
(通道预充电动作)
[0177]
在时刻t3到时刻t4期间，各种配线的电压与第1实施方式相同。在时刻t4到时刻t5期间，行解码器模块15对选择栅极线sgdsel及选择栅极线sgdusel分别施加电压vsgd1。另外，行解码器模块15对选择栅极线sgs施加电压vss。其它配线的电压与第1实施方式相同。
[0178]
在时刻t4到时刻t5期间，字线wlsel及wlusel、选择栅极线sgs、以及位线blprog各自的电压变化为电压vss。
[0179]
此处，使用图11对通道预充电动作时的nand串ns的情况进行说明。图11是本实施方式的半导体存储装置1中包含的存储单元阵列10内的2个nand串ns的电路图。图11示出nand串nsprog及nand串nsinh作为一例。
[0180]
如图11所示，在nand串nsprog中，对选择栅极线sgdsel施加电压vsgd1，由此选择晶体管st1成为导通状态。通过对选择栅极线sgs施加电压vss，选择晶体管st2成为断开状态。通过对字线wlsel及wlusel分别施加电压vss，未进行写入的存储单元晶体管mc2～mc7各自成为导通状态，已进行写入的存储单元晶体管mc0及mc1各自成为断开状态。结果，在nand串nsprog中，从位线blprog对选择晶体管st1及存储单元晶体管mc2～mc7各自的通道施加电压vss。由此，通道电压vch(prog)被预充电为电压vss。
[0181]
在nand串nsinh中，与nand串nsprog同样，使选择晶体管st2及已进行写入的存储单元晶体管mc0及mc1分别为断开状态，使选择晶体管st1及未进行写入的存储单元晶体管mc2～mc7分别为导通状态。因此，在nand串nsinh中，从位线blinh对选择晶体管st1及存储单元晶体管mc2～mc7各自的通道施加电压vbl2。由此，通道电压vch(inh)被预充电为电压vbl2。
[0182]
在非选择串组件su内的nand串ns中，通过对选择栅极线sgs施加电压vss，选择晶体管st2成为断开状态。另外，选择晶体管st1成为导通状态。因此，非选择串组件su内的与位线blprog连接的nand串ns的通道电压也被预充电为电压vss。非选择串组件su内的与位线blinh连接的nand串ns的通道电压也被预充电为电压vbl2。
[0183]
此外，通道预充电动作不限于从位线blprog及blinh各自到未进行写入的存储单元晶体管mc的通道进行预充电的情况。例如，也可以通过控制字线wlsel及wlusel各自的电压，而从位线blprog及blinh各自到已进行写入(“0”编程或“1”编程)的存储单元晶体管mc的通道进行预充电。另外，也可以通过控制选择栅极线sgs、以及字线wlsel及wlusel各自的电压，而从位线blprog及blinh各自到选择晶体管st2的通道进行预充电。
[0184]
在图10的时刻t5，行解码器模块15对选择栅极线sgdsel施加电压vsgd2。行解码器模块15对选择栅极线sgdusel施加电压vss。通过使nand串nsinh中包含的选择晶体管st1、非选择串组件su中包含的选择晶体管st1、及选择晶体管st2成为断开状态，nand串nsinh、
及非选择串组件su内的nand串ns的通道成为浮动状态，通道预充电动作结束。此外，nand串nsprog、及非选择串组件su内的与位线blprog连接的nand串ns的通道电压维持在电压vss。nand串nsinh、及非选择串组件su内的与位线blinh连接的nand串ns的通道电压维持在电压vbl2。
[0185]
时刻t5到时刻t6的期间为预充电恢复动作。通过使nand串nsinh中包含的选择晶体管st1、非选择串组件su中包含的选择晶体管st1、及选择晶体管st2成为断开状态，nand串nsinh、及非选择串组件su内的nand串ns的通道维持在浮动状态。由此，nand串nsprog、及非选择串组件su内的与位线blprog连接的nand串ns的通道电压维持在电压vss。nand串nsinh、及非选择串组件su内的与位线blinh连接的nand串ns的通道电压维持在电压vbl2。
[0186]
执行预充电恢复动作后，在第i+1次编程循环中，在时刻t6到时刻t9的期间，与第1实施方式中图5所示的时刻t6到时刻t9的期间同样，控制各种配线等的电压，执行编程动作及编程恢复动作。
[0187]
[5-3]效果
[0188]
本实施方式的构成中，在第i次编程循环中，在验证动作之后，与验证动作连续地执行通道预充电动作。在通道预充电动作中，在使选择晶体管st1导通的状态下，使字线wlsel的电压从验证动作中施加的电压vfy1变化为电压vread后，再从电压vread变化为电压vss。使字线wlusel的电压从验证动作中施加的电压vread变化为电压vss。进而，使选择栅极线sgs的电压从验证动作中施加的电压vsgs1变化为电压vss。使字线wlsel及wlusel、以及选择栅极线sgs各自的电压变化为电压vss后，使选择栅极线sgdsel的电压从验证动作中施加的电压vsgd1变化为电压vsgd2，使选择栅极线sgdusel的电压从电压vsgd1变化为电压vss。通过这些控制，通道电压vch(inh)被预充电为位线blinh的电压。即，在使字线wlsel及wlusel、以及选择栅极线sgs各自的电压从验证动作中施加的电压变化为电压vss的期间，对通道电压vch(inh)进行预充电。另外，本实施方式的构成中，字线wlsel及wlusel各自的电压变化为电压vss后，通道电压vch(inh)的预充电结束。由此，根据本实施方式的构成，发挥与第1实施方式相同的效果。
[0189]
[6]第6实施方式
[0190]
对第6实施方式进行说明。本实施方式的半导体存储装置1具有与第5实施方式相同的构成。表示写入动作的流程图与第1实施方式所示的图4相同。本实施方式的半导体存储装置1与第5实施方式的不同点在于，在通道预充电动作时，使选择栅极线sgdsel的电压从验证动作中施加的电压vsgd1以2个阶段变化为电压vsgd2。以下，以与第5实施方式的不同点为中心进行说明。
[0191]
[6-1]写入动作时的各种配线等的电压
[0192]
使用图12对写入动作时的各种配线等的电压进行说明。图12是表示本实施方式的半导体存储装置1的写入动作时的各种配线等的电压的时序图。
[0193]
以下，对定序器13在第i次(i为1以上的自然数)的编程循环中，在验证动作之后，与验证动作连续地执行通道预充电动作的情况进行说明。此外，例举在通道预充电动作中，在对存储单元晶体管mc0及mc1进行写入，不对存储单元晶体管mc2～mc7进行写入的状态下，从位线bl对通道预充电压的情况为例进行说明。以下，为了简化说明，对存储单元晶体管mc0及mc1的阈值电压为正电压的情况进行说明。
[0194]
在第i次编程循环中，执行编程动作后，与第5实施方式中图10所示的时刻t1到时刻t3的期间同样，控制各种配线等的电压，执行验证动作。在执行验证动作后，执行通道预充电动作。通道预充电动作时的各种配线等的电压的控制如下。
[0195]
(通道预充电动作)
[0196]
在时刻t3到时刻t4期间，各种配线的电压与第5实施方式同样。在时刻t4到时刻t5期间，行解码器模块15对选择栅极线sgdsel施加电压vsgd3。电压vsgd3是使选择晶体管st1为导通状态的电压。电压vsgd3是比电压vsgd2高且比电压vsgd1低的电压。此外，电压vsgd3可以是与电压vsgd1相同的电压，也可以是比电压vsgd1高的电压。其它配线的电压与第5实施方式相同。
[0197]
在时刻t4到时刻t5期间，选择栅极线sgdsel的电压变化为电压vsgd3。字线wlsel及wlusel、选择栅极线sgs、以及位线blprog各自的电压变化为电压vss。
[0198]
在nand串nsprog中，通过对选择栅极线sgdsel施加电压vsgd3，使选择晶体管st1成为导通状态。通过对选择栅极线sgs施加电压vss，选择晶体管st2成为断开状态。通过对字线wlsel及wlusel分别施加电压vss，未进行写入的存储单元晶体管mc2～mc7各自成为导通状态，已进行写入的存储单元晶体管mc0及mc1各自成为断开状态。结果，在nand串nsprog中，从位线blprog对选择晶体管st1及存储单元晶体管mc2～mc7各自的通道施加电压vss。由此，通道电压vch(prog)被预充电为电压vss。
[0199]
在nand串nsinh中，与nand串nsprog同样，使选择晶体管st2及已进行写入的存储单元晶体管mc0及mc1分别为断开状态，使选择晶体管st1及未进行写入的存储单元晶体管mc2～mc7分别为导通状态。因此，在nand串nsinh中，从位线blinh对选择晶体管st1及存储单元晶体管mc2～mc7各自的通道施加电压vbl2。由此，通道电压vch(inh)被预充电为电压vbl2。
[0200]
在非选择串组件su内的nand串ns中，通过对选择栅极线sgs施加电压vss，选择晶体管st2成为断开状态。另外，选择晶体管st1成为导通状态。因此，非选择串组件su内的与位线blprog连接的nand串ns的通道电压也被预充电为电压vss。非选择串组件su内的与位线blinh连接的nand串ns的通道电压也被预充电为电压vbl2。
[0201]
在执行通道预充电动作后，在时刻t5到时刻t9期间，与第5实施方式中图10所示的时刻t5到时刻t9的期间同样，控制各种配线等的电压，执行通道预充电恢复动作、编程动作及编程恢复动作。
[0202]
[6-2]效果
[0203]
根据本实施方式的构成，发挥与第5实施方式相同的效果。另外，本实施方式的构成中，在通道预充电动作中，在对字线wlsel及wlusel、以及选择栅极线sgs分别施加电压vss的同时，选择栅极线sgdsel的电压开始变化，从验证动作中施加的电压vsgd1变化为电压vsgd3。因此，在电压vsgd3比电压vsgd1低的情况下，选择栅极线sgdsel会被放电。该情况下，能够加快选择栅极线sgdsel的电压变化为电压vsgd2的速度。另一方面，在电压vsgd3比电压vsgd1高的情况下，选择栅极线sgdsel会被充电。该情况下，能够强化通道的充电。
[0204]
[7]第7实施方式
[0205]
对第7实施方式进行说明。本实施方式的半导体存储装置1具有与第5实施方式相同的构成。表示写入动作的流程图与第1实施方式所示的图4相同。本实施方式的半导体存
储装置1与第5实施方式的不同点在于，在通道预充电动作时，使字线wlsel及wlusel各自的电压变化为比电压vss高的电压。以下，以与第5实施方式的不同点为中心进行说明。
[0206]
[7-1]写入动作时的各种配线等的电压
[0207]
使用图13对写入动作时的各种配线等的电压进行说明。图13是表示本实施方式的半导体存储装置1的写入动作时的各种配线等的电压的时序图。
[0208]
以下，对定序器13在第i次(i为1以上的自然数)的编程循环中，在验证动作之后，与验证动作连续地执行通道预充电动作的情况进行说明。此外，例举在通道预充电动作中，在对存储单元晶体管mc0及mc1进行写入，不对存储单元晶体管mc2～mc7进行写入的状态下，从位线bl对通道预充电压的情况为例进行说明。以下，为了简化说明，对存储单元晶体管mc0及mc1的阈值电压为正电压的情况进行说明。
[0209]
在第i次编程循环中，执行编程动作后，与第5实施方式中图10所示的时刻t1到时刻t3的期间同样，控制各种配线等的电压，执行验证动作。在执行验证动作后，执行通道预充电动作。通道预充电动作时的各种配线等的电压的控制如下。
[0210]
(通道预充电动作)
[0211]
在时刻t3到时刻t4期间，各种配线的电压与第5实施方式相同。在时刻t4到时刻t5期间，行解码器模块15对字线wlsel施加电压vwls。行解码器模块15对字线wlusel施加电压vwlu。其它配线的电压与第5实施方式相同。
[0212]
在时刻t4到时刻t5期间，字线wlsel变化为电压vwls。字线wlusel变化为电压vwlu。选择栅极线sgs及位线blprog各自的电压变化为电压vss。
[0213]
在nand串nsprog中，通过对选择栅极线sgdsel施加电压vsgd1，选择晶体管st1成为导通状态。通过对选择栅极线sgs施加电压vss，选择晶体管st2成为断开状态。对字线wlsel施加电压vwls，对字线wlusel施加电压vwlu，由此使未进行写入的存储单元晶体管mc2～mc7各自成为导通状态，使已进行写入的存储单元晶体管mc0及mc1各自成为断开状态。结果，在nand串nsprog中，从位线blprog对选择晶体管st1及存储单元晶体管mc2～mc7各自的通道施加电压vss。由此，通道电压vch(prog)被预充电为电压vss。
[0214]
在nand串nsinh中，与nand串nsprog同样，使选择晶体管st2及已进行写入的存储单元晶体管mc0及mc1分别为断开状态，使选择晶体管st1及未进行写入的存储单元晶体管mc2～mc7分别为导通状态。因此，在nand串nsinh中，从位线blinh对选择晶体管st1及存储单元晶体管mc2～mc7各自的通道施加电压vbl2。由此，通道电压vch(inh)被预充电为电压vbl2。
[0215]
在非选择串组件su内的nand串ns中，通过对选择栅极线sgs施加电压vss，选择晶体管st2成为断开状态。另外，选择晶体管st1成为导通状态。因此，非选择串组件su内的与位线blprog连接的nand串ns的通道电压也被预充电为电压vss。非选择串组件su内的与位线blinh连接的nand串ns的通道电压也被预充电为电压vbl2。
[0216]
在执行通道预充电动作后，在时刻t5到时刻t9期间，与第5实施方式中图10所示的时刻t5到时刻t9的期间同样，控制各种配线等的电压，执行通道预充电恢复动作、编程动作及编程恢复动作。
[0217]
[7-2]效果
[0218]
根据本实施方式的构成，发挥与第5实施方式相同的效果。另外，本实施方式的构
成中，在通道预充电动作中，在使选择晶体管st1导通的状态下，使字线wlsel的电压从验证动作中施加的电压vfy1变化为电压vread后，再从电压vread变化为电压vwls(＞vss)。使字线wlusel的电压从验证动作中施加的电压vread变化为电压vwlu(＞vss)。进而，使选择栅极线sgs的电压从验证动作中施加的电压vsgs1变化为电压vss。该电压变化后的字线wlsel及wlusel的电压成为比电压vss高的电压。另外，也可以不使字线wlsel及wlusel的电压变化为电压vss。由此，根据本实施方式的构成，发挥与第3实施方式相同的效果。
[0219]
当然，本实施方式的半导体存储装置1也能够应用于第6实施方式。
[0220]
[8]第8实施方式
[0221]
对第8实施方式进行说明。本实施方式的半导体存储装置1具有与第5实施方式相同的构成。表示写入动作的流程图与第1实施方式所示的图4相同。本实施方式的半导体存储装置1与第5实施方式的不同点在于，在通道预充电动作时，使位线blinh的电压从电压vbl1上升到电压vbl2。以下，以与第5实施方式的不同点为中心进行说明。
[0222]
[8-1]写入动作时的各种配线等的电压
[0223]
使用图14对写入动作时的各种配线等的电压进行说明。图14是表示本实施方式的半导体存储装置1的写入动作时的各种配线等的电压的时序图。
[0224]
以下，对定序器13在第i次(i为1以上的自然数)的编程循环中，在验证动作之后，与验证动作连续地执行通道预充电动作的情况进行说明。此外，例举在通道预充电动作中，在对存储单元晶体管mc0及mc1进行写入，不对存储单元晶体管mc2～mc7进行写入的状态下，从位线bl对通道预充电压的情况为例进行说明。以下，为了简化说明，对存储单元晶体管mc0及mc1的阈值电压为正电压的情况进行说明。
[0225]
在第i次编程循环中，执行编程动作后，与第5实施方式中图10所示的时刻t1到时刻t3的期间同样，控制各种配线等的电压，执行验证动作。在执行验证动作后，执行通道预充电动作。通道预充电动作时的各种配线等的电压的控制如下。
[0226]
(通道预充电动作)
[0227]
在时刻t3到时刻t4期间，各种配线的电压与第5实施方式相同。在时刻t4到时刻t5期间，感测放大器模块16对位线blinh施加电压vbl2。本实施方式中，电压vbl2是比电压vbl1高的电压。其它配线的电压与第5实施方式相同。
[0228]
在时刻t4到时刻t5期间，字线wlsel及wlusel、选择栅极线sgs、以及位线blprog各自的电压变化为电压vss。
[0229]
在nand串nsprog中，通过对选择栅极线sgdsel施加电压vsgd1，选择晶体管st1成为导通状态。通过对选择栅极线sgs施加电压vss，选择晶体管st2成为断开状态。通过对字线wlsel及wlusel分别施加电压vss，未进行写入的存储单元晶体管mc2～mc7各自成为导通状态，已进行写入的存储单元晶体管mc0及mc1各自成为断开状态。结果，在nand串nsprog中，从位线blprog对选择晶体管st1及存储单元晶体管mc2～mc7各自的通道施加电压vss。由此，通道电压vch(prog)被预充电为电压vss。
[0230]
在nand串nsinh中，与nand串nsprog同样，使选择晶体管st2及已进行写入的存储单元晶体管mc0及mc1分别为断开状态，使选择晶体管st1及未进行写入的存储单元晶体管mc2～mc7分别为导通状态。因此，在nand串nsinh中，从位线blinh对选择晶体管st1及存储单元晶体管mc2～mc7各自的通道施加电压vbl2。由此，通道电压vch(inh)被预充电为电压
vbl2。
[0231]
在非选择串组件su内的nand串ns中，通过对选择栅极线sgs施加电压vss，选择晶体管st2成为断开状态。另外，选择晶体管st1成为导通状态。因此，非选择串组件su内的与位线blprog连接的nand串ns的通道电压也被预充电为电压vss。非选择串组件su内的与位线blinh连接的nand串ns的通道电压也被预充电为电压vbl2。
[0232]
在时刻t5，行解码器模块15对选择栅极线sgdsel施加电压vsgd2。行解码器模块15对选择栅极线sgdusel施加电压vss。通过使nand串nsinh中包含的选择晶体管st1、非选择串组件su中包含的选择晶体管st1、及选择晶体管st2成为断开状态，nand串nsinh、及非选择串组件su内的nand串ns的通道成为浮动状态，通道预充电动作结束。此外，nand串nsprog、及非选择串组件su内的与位线blprog连接的nand串ns的通道电压维持在电压vss。nand串nsinh、及非选择串组件su内的与位线blinh连接的nand串ns的通道电压维持在电压vbl2。
[0233]
时刻t5到时刻t7的期间为预充电恢复动作。在时刻t6，行解码器模块15对位线blinh施加电压vbl3。电压vbl3是比电压vss高且比电压vbl2低的电压。通过使选择晶体管st2成为断开状态，nand串nsinh、及非选择串组件su内的nand串ns的通道维持在浮动状态。由此，nand串nsprog、及非选择串组件su内的与位线blprog连接的nand串ns的通道电压维持在电压vss。nand串nsinh、及非选择串组件su内的与位线blinh连接的nand串ns的通道电压维持在电压vbl2。
[0234]
执行预充电恢复动作后，在第i+1次编程循环中，在时刻t7到时刻t10的期间，与第5实施方式中图10所示的时刻t6到时刻t9的期间同样，控制各种配线等的电压，执行编程动作及编程恢复动作。
[0235]
[8-2]效果
[0236]
根据本实施方式的构成，发挥与第5实施方式相同的效果。另外，本实施方式的构成中，在通道预充电动作中，在使选择晶体管st1导通的状态下，对字线wlsel及wlusel、以及选择栅极线sgs分别施加电压vss的同时，使位线blinh的电压从电压vbl1上升到电压vbl2。因此，能够调整对各nand串ns的通道预充电的电压。
[0237]
当然，本实施方式的半导体存储装置1也能够应用于第6实施方式及第7实施方式。
[0238]
[9]变化例等
[0239]
如上所述，实施方式的半导体存储装置具备：第1选择晶体管(st1)；第1选择栅极线(sgdsel/sgdusel)，连接在第1选择晶体管的栅极；第1位线(blprog/blinh)，连接在第1选择晶体管；第2选择晶体管(st2)；第2选择栅极线(sgs)，连接在第2选择晶体管的栅极；源极线(sl)，连接在第2选择晶体管；第1及第2存储单元晶体管(mc)，连接在第1选择晶体管与第2选择晶体管之间；第1字线(wlsel)，连接在第1存储单元晶体管；以及第2字线(wlusel)，连接在第2存储单元晶体管。数据写入动作是通过反复执行包含编程动作与验证动作的循环而进行。在对第1存储单元晶体管的写入动作中，执行验证动作后，第2选择晶体管(st2)处于导通状态的期间，第1字线(wlsel)的电压从第1电压变化为第2电压，第2字线(wlusel)的电压从验证动作中施加的第3电压变化为第4电压，在第1字线的电压变化为第2电压且第2字线的电压变化为第4电压后，第2选择栅极线(sgs)的电压从第5电压变化为第6电压。
[0240]
此外，实施方式不限于上文说明的方式，能够进行各种变化。
[0241]
另外，所述实施方式中所说明的流程图能尽可能地调换其处理的顺序。
[0242]
对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子提出的，并非意图限定发明的范围。这些实施方式能以其它各种方式实施，能在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在申请专利范围所记载的发明及其均等的范围内。
[0243]
[符号的说明]
[0244]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体存储装置
[0245]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储器控制器
[0246]
10
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储单元阵列
[0247]
11
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
指令寄存器
[0248]
12
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
地址寄存器
[0249]
13
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
定序器
[0250]
14
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
驱动器模块
[0251]
15
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
行解码器模块
[0252]
16
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
感测放大器模块
[0253]
17
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
源极线驱动器
[0254]
20
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体衬底
[0255]
21～25
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
导电体层
[0256]
26
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体部件
[0257]
27～29
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
绝缘体层。

技术特征：

1.一种半导体存储装置，其特征在于包括：第1选择晶体管；第1选择栅极线，连接在所述第1选择晶体管的栅极；第1配线，连接在所述第1选择晶体管；第2选择晶体管；第2选择栅极线，连接在所述第2选择晶体管的栅极；第2配线，连接在所述第2选择晶体管；第1及第2存储单元晶体管，连接在所述第1选择晶体管与所述第2选择晶体管之间；第1字线，连接在所述第1存储单元晶体管；以及第2字线，连接在所述第2存储单元晶体管；且数据写入动作具有编程动作及验证动作，在对所述第1存储单元晶体管的写入动作中，执行所述验证动作后，所述第2选择晶体管处于导通状态的期间，所述第1字线的电压从第1电压变化为第2电压，所述第2字线的电压从所述验证动作中施加的第3电压变化为第4电压，在所述第1字线的电压变化为所述第2电压且所述第2字线的电压变化为所述第4电压后，所述第2选择栅极线的电压从第5电压变化为使所述第2选择晶体管为断开状态的第6电压。2.根据权利要求1所述的半导体存储装置，其特征在于：在所述第2选择晶体管处于所述导通状态的所述期间，所述第2选择栅极线的电压维持在所述第5电压。3.根据权利要求1所述的半导体存储装置，其特征在于：所述第2选择栅极线的电压从所述第5电压到所述第6电压的所述变化是在所述第2选择晶体管处于所述导通状态的所述期间，所述第2选择栅极线的电压从所述验证动作中施加的第7电压变化为所述第5电压，且所述第2选择栅极线的电压变化为所述第5电压之后变化。4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：所述第2电压及所述第4电压高于接地电压。5.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：在执行所述验证动作后、所述第2选择晶体管处于导通状态的所述期间，对所述第1字线施加所述第2电压，对所述第2字线施加所述第4电压，且所述第2配线的电压上升到第8电压。6.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：所述第2选择晶体管连接在所述第2配线与所述第1存储单元晶体管的一端之间；所述第1存储单元晶体管的另一端连接在所述第2存储单元晶体管的一端；所述第1选择晶体管连接在所述第1配线与所述第2存储单元晶体管的另一端之间；所述写入动作是按照所述第2存储单元晶体管、所述第1存储单元晶体管的顺序进行的。7.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：所述数据写入动作具有包含所述编程动作及所述验证动作的循环；
所述验证动作是执行的第n次所述循环的验证动作，所述编程动作是执行的第(n+1)次所述循环的编程动作，其中n为1以上的整数。8.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：所述第1配线为位线，所述第2配线为源极线。9.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：所述第1配线为源极线，所述第2配线为位线。10.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：所述第1电压高于所述第2电压，所述第3电压高于所述第4电压，所述第5电压高于所述第6电压。11.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：在所述验证动作与所述编程动作之间进行通道预充电动作，在所述通道预充电动作期间，第1字线的电压从所述第1电压变化为所述第2电压，所述第2字线的电压从所述第3电压变化为所述第4电压。12.一种存储器系统，其特征在于具有半导体存储装置、及控制所述半导体存储装置的存储器控制器，所述半导体存储装置包括：输入输出电路，与所述存储器控制器之间收发数据；控制电路，基于从所述存储器控制器接收到的控制信号，控制所述输入输出电路；第1选择晶体管；第1选择栅极线，连接在所述第1选择晶体管的栅极；第1配线，连接在所述第1选择晶体管；第2选择晶体管；第2选择栅极线，连接在所述第2选择晶体管的栅极；第2配线，连接在所述第2选择晶体管；第1及第2存储单元晶体管，连接在所述第1选择晶体管与所述第2选择晶体管之间；第1字线，连接在所述第1存储单元晶体管；以及第2字线，连接在所述第2存储单元晶体管；且所述输入输出电路从所述存储器控制器接收指示数据写入动作的写入指令，所述数据写入动作具有编程动作及验证动作；在对所述第1存储单元晶体管的写入动作中，执行所述验证动作后，在所述第2选择晶体管处于导通状态的期间，所述第1字线的电压从第1电压变化为第2电压，所述第2字线的电压从所述验证动作中施加的第3电压变化为第4电压；在所述第1字线的电压变化为所述第2电压且所述第2字线的电压变化为所述第4电压后，所述第2选择栅极线的电压从第5电压变化为使所述第2选择晶体管为断开状态的第6电压。13.一种半导体存储装置的控制方法，其特征在于该半导体存储装置包括：第1选择晶体管；第1选择栅极线，连接在所述第1选择晶体管的栅极；第1配线，连接在所述第1选择晶体管；
第2选择晶体管；第2选择栅极线，连接在所述第2选择晶体管的栅极；第2配线，连接在所述第2选择晶体管；第1及第2存储单元晶体管，连接在所述第1选择晶体管与所述第2选择晶体管之间；第1字线，连接在所述第1存储单元晶体管；以及第2字线，连接在所述第2存储单元晶体管；且所述控制方法具有：数据写入动作，包含编程动作及验证动作；在对所述第1存储单元晶体管的写入动作中，在执行所述验证动作后，所述第2选择晶体管处于导通状态的期间，使所述第1字线的电压从第1电压变化为第2电压，使所述第2字线的电压从所述验证动作中施加的第3电压变化为第4电压；使所述第1字线的电压变化为所述第2电压且使所述第2字线的电压变化为所述第4电压后，使所述第2选择栅极线的电压从第5电压变化为使所述第2选择晶体管为断开状态的第6电压。

技术总结

实施方式提供一种能够使动作高速化的半导体存储装置、存储器系统及半导体存储装置的控制方法。实施方式的半导体存储装置包括：第1选择晶体管；第1选择栅极线，连接在第1选择晶体管的栅极；第1配线，连接在第1选择晶体管；第2选择晶体管；第2选择栅极线，连接在第2选择晶体管的栅极；第2配线，连接在第2选择晶体管；第1及第2存储单元晶体管，连接在第1选择晶体管与第2选择晶体管之间；第1字线，连接在第1存储单元晶体管；以及第2字线，连接在第2存储单元晶体管。对该半导体存储装置的数据写入动作具有编程动作及验证动作，在对第1存储单元晶体管的写入动作中，在执行验证动作后，第2选择晶体管处于导通状态的期间，第1字线的电压从第1电压变化为第2电压，第2字线的电压从验证动作中施加的第3电压变化为第4电压，在第1字线的电压变化为第2电压且第2字线的电压变化为第4电压后，第2选择栅极线的电压从第5电压变化为使第2选择晶体管为断开状态的第6电压。使第2选择晶体管为断开状态的第6电压。使第2选择晶体管为断开状态的第6电压。