非易失性存储器操作方法及系统与流程

1.本技术实施方式涉及半导体技术领域，更具体地，涉及一种非易失性存储器操作方法及系统。

背景技术：

2.闪存存储器件具有可多次编程、存储密度高、功耗较低、容量大、读写速度快、适用于大量数据的存储等特点，在非易失性类存储领域中显现出强劲的市场竞争力，也得到了越来越广泛的应用。例如，闪存存储器件已经大量广泛应用于智能手机、云端储存、电脑固态硬盘等领域。
3.闪存存储器已经广泛使用nand闪存芯片来处理数据。随着存储密度的提升，每个存储单元的存储位数逐渐增加，根据每个存储单元的存储位数也随之增加。以四级单元qlc(quad-level cell)闪存存储器为例，qlc闪存存储器每个存储单元能够存储四个比特，即可具有十六个存储状态的能力。不同的存储状态可具有不同的阈值电压分布，通过写操作将存储单元充电完成后所处的不同的阈值电压区间，在数据读取时，就可以根据不同的阈值电压区间映射处不同的数据值。
4.每个存储状态的阈值电压具有一定的区间分布，相邻存储状态的阈值电压的分布之间不重叠的部分称之为读取窗口，每个存储状态的阈值电压分布区间越小，读窗口越大，在读取数据的过程中，产生误判的概率越低。对于目前的qlc闪存存储器，读取窗口较小，在编程过程中，存储单元受到编程干扰和快速的电荷损失会使存储器的读窗口进一步减小，造成数据读取的准确率降低。目前一般采用位线预充电或源极线预充电的方式对沟道进行预充电来减少编程干扰，但是位线预充电或源极线预充电的方式对沟道进行预充电，预充电势在沟道中的传递受到数据模式的影响。

技术实现要素：

5.本技术提供了一种可至少部分解决现有技术中存在的上述问题的非易失性存储器操作方法及系统。
6.根据本技术的一个方面，提供一种非易失性存储器的编程的方法，所述非易失性存储器包括多个存储串，所述方法可包括：对所述多个存储串进行第一级预充电，其中，所述第一级预充电为栅致漏极漏电预充电；通过第一级编程，将经过了所述第一级预充电的存储串中的存储单元编程至不同的存储状态；对经过所述第一级编程的存储串进行第二级预充电，其中，所述第二级预充电为位线预充电、源极线预充电或者所述栅致漏极漏电预充电；以及对经过了所述第二级预充电的存储串中的存储单元进行第二级编程。
7.在本技术一个实施方式中，通过第一级编程之后，所述方法还可包括：确定经过所述第一级编程的误码率；响应于所述误码率超过预定值，所述第二级预充电采用所述栅致漏极漏电预充电；以及响应于所述误码率未超过所述预定值，所述第二级预充电采用所述位线预充电或所述源极线预充电。
8.在本技术一个实施方式中，所述存储串包括顶部选择晶体管、底部选择晶体管以及多个存储单元，对所述存储串进行所述第一级预充电和所述第二级预充电可包括：对与所述存储串连接的位线施加第一电压；对与所述存储串连接的源极线施加第二电压；对与所述存储串的存储单元连接的字线施加第三电压；对与所述存储串的顶部选择晶体管连接的顶部选择线施加第四电压；以及对与所述存储串的底部选择晶体管连接的底部选择线施加第五电压。
9.在本技术一个实施方式中，在对所述存储串进行栅致漏极漏电预充电过程中，所述第一电压和所述第二电压中至少一个为高电平电压，所述第三电压、所述第四电压以及所述第五电压为低电平电压。
10.在本技术一个实施方式中，对所述存储串进行所述位线预充电过程中，所述第一电压和所述第四电压为高电平电压，所述第二电压、所述第三电压和所述第五电压为低电平电压。
11.在本技术一个实施方式中，对所述存储串进行所述源极线预充电过程中，所述第二电压和所述第五电压为高电平电压，所述第一电压、所述第三电压和所述第四电压为低电平电压。
12.在本技术一个实施方式中，所述方法还可包括：对经过所述第二级编程的存储串进行第三级预充电，所述第三级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电；以及对经过了所述第三级预充电的存储串中的存储单元进行第三级编程。
13.本技术另一方面提供了一种非易失性存储器，所述非易失性存储器包括：多个存储串，所述存储串包括顶部选择晶体管、底部选择晶体管以及多个存储单元；控制电路，被配置为：对所述多个存储串中进行第一级预充电，其中，所述第一级预充电为栅致漏极漏电预充电；通过第一级编程，将经过了所述第一级预充电的存储串中的存储单元编程至不同的存储状态；对经过所述第一级编程的存储串进行第二级预充电，其中，所述第二级预充电为位线预充电、源极线预充电或者所述栅致漏极漏电预充电；以及对经过了所述第二级预充电的存储单元进行第二级编程。
14.在本技术一个实施方式中，所述控制电路还可被配置为：对经过所述第一级编程的存储单元进行验证，判断所述存储单元的误码率，若所述误码率超过预定值，所述第二级预充电采用所述栅致漏极漏电预充电，否则采用所述位线预充电或所述源极线预充电。
15.在本技术一个实施方式中，所述控制电路还被配置为对所述存储串进行所述第一级预充电和所述第二级预充电可包括：对与所述存储串连接的位线施加第一电压；对与所述存储串连接的源极线施加第二电压；对与所述存储串的存储单元连接的字线施加第三电压；对与所述存储串的顶部选择晶体管连接的顶部选择线施加第四电压；以及对与所述存储串的底部选择晶体管连接的底部选择线施加第五电压。
16.在本技术一个实施方式中，所述控制电路还可被配置为：对所述存储串进行栅致漏极漏电预充电过程中，所述第一电压和所述第二电压中至少一个为高电平电压，所述第三电压、所述第四电压和所述第五电压为低电平电压。
17.在本技术一个实施方式中，所述控制电路还可被配置为：对所述存储串进行所述位线预充电过程中，所述第一电压和所述第四电压为高电平电压，所述第二电压、所述第三电压和所述第五电压为低电平电压。
18.在本技术一个实施方式中，所述控制电路还可被配置为：对所述存储串进行所述源极线预充电过程中，所述第二电压和所述第五电压为高电平电压，所述第一电压、所述第三电压和所述第四电压为低电平电压。
19.在本技术一个实施方式中，所述控制电路还可被配置为：对经过所述第二级编程的存储串进行第三级预充电，所述第三级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电；以及对经过了所述第三级预充电的存储串中的存储单元进行第三级编程。
20.本技术还提供了一种非易失性存储器系统，所述非易失性存储器系统可包括：如上述的非易失性存储器；以及控制器，与所述非易失性存储器耦接，并被配置为：对所述多个存储串进行第一级预充电，其中，所述第一级预充电为栅致漏极漏电预充电；通过第一级编程，将经过了所述第一级预充电的存储串中的存储单元编程至不同的存储状态；对经过所述第一级编程的存储串进行第二级预充电，其中，所述第二级预充电为位线预充电、源极线预充电或者所述栅致漏极漏电预充电；以及对经过了所述第二级预充电的存储串中的存储单元进行第二级编程。
21.在本技术一个实施方式中，所述控制器还可被配置为：对经过所述第二级编程的存储串进行第三级预充电，所述第三级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电；以及对经过了所述第三级预充电的存储串中的存储单元进行第三级编程。
22.在本技术一个实施方式中，所述存储器系统可为固态硬盘或存储卡。
23.根据本技术实施方式的非易失性存储器，对存储串进行栅致漏极漏电预充电，再进行第一级编程，可以使存储串对应的沟道中位于浅能级的电荷在经历第一级编程之后泄露，对应的沟道层中的电荷更多的位于深能级，使存储串中的待编程的存储单元进行第一级编程之后阈值电压保持性更好，增加存储串中存储单元的抗干扰性能，从而改善存储单元在后续的编程过程中的读窗口的大小，减少存储器的误判率，提高存储器的性能。然后对经过第一次编程的存储串进行第二级预充电和第二级编程，进一步减少沟道层中的电子浓度，使电荷处于深能级，提高沟道电势，增强数据的保持性。
附图说明
24.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
25.图1为示例性实施方式的存储串10的示意图；
26.图2为示例性实施方式的存储单元的示意图；
27.图3为示例性实施方式的编程过程中存储单元受到干扰的过程示意图；
28.图4为示例性实施方式的qlc存储器示例性实施方式的编程过程示意图；
29.图5为示例性实施方式的qlc存储器另一示例性实施方式的编程过程示意图；
30.图6为根据本技术示例性实施方式的存储器的操作方法流程示意图；
31.图7为根据本技术示例性实施方式的存储块的示意图；
32.图8为根据图7示出的存储块的一部分的等效示意图；
33.图9为根据本技术示例性实施方式的栅致漏极漏电预充电的示意图；
34.图10为根据本技术示例性实施方式的位线预充电的示意图；
35.图11为根据本技术示例性实施方式的源极线预充电的示意图；
36.图12为根据本技术实施方式的编程效果示意图；
37.图13为根据本技术实施方式的三维存储器2000的示意图；
38.图14为根据本技术示例性实施方式的非易失性存储系统框图；
39.图15a为根据本技术一示例性实施方式的非易失性存储器系统的示意图；以及
40.图15b为根据本技术另一示例性实施方式的非易失性存储器系统的示意图。
具体实施方式
41.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
42.在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。另外，在本技术中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。
43.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
44.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
45.需要说明的是，在不冲突的情况下，本技术中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本技术。
46.图1为示例性实施方式的存储串10的示意图。如图1所示，存储串10可包含沟道结构12，其中沟道结构中包含多个存储单元13，每个存储单元通过栅极11与其对应的字线wl电连接。对存储串10进行编程时，沿沟道结构12延伸的方向，按照一定的顺序，例如由下到上或者由上到下，对字线wl施加电压编程脉冲。
47.存储单元13的放大图如图2所示，存储单元13由外至内依次包括电荷阻挡层131、电荷捕获层132、隧穿层133以及沟道层134，其中，沟道层134可为掺杂多晶硅，例如掺杂n型杂质离子(比如磷离子)。在编程过程中，对栅极11施加电压编程脉冲，电子将发生隧穿效应，穿过隧穿层133，到达电荷捕获层132。在所施加的电压编程脉冲不同，到达电荷捕获层132的电子的数量也不同。基于电子的充、放电，可以严格的控制存储单元13的阈值电压，使得需要存储的数据处于指定的阈值电压区间，因此可以实现不同数据的存储。
48.图3为示例性实施方式的编程过程中存储单元受到干扰的过程示意图。如图3中的
a至c所示，横轴表示存储单元的阈值电压，纵轴表示存储单元的数量，曲线表示不同的阈值电压下的存储单元数量的分布。对字线wln上的存储单元进行第一级编程，第一级编程也称作粗编程，使存储单元位于某一个存储状态，以存储单元处于px态为例进行说明。在某一条字线施加电压编程脉冲，在同一个存储串其余存储单元的字线上施加导通电压，电压编程脉冲远大于导通电压，编程存储单元的字线会与相邻的字线之间存在较大的电压差，不可避免的会对相邻的字线对应的存储单元产生编程干扰，即当对相邻的字线wln+1进行第一级编程时，相邻字线wln处于px态的存储单元会受到一定的编程干扰。在受到wln+1第一级编程干扰后，字线wln处于px态的存储单元的阈值电压分布如图3中的b所示，一般情况下会导致wln处于px态的存储单元的阈值电压分布变宽以及阈值电压整体增大。
49.相邻存储状态的存储单元的阈值电压分布之间一般情况下会存在一定的间隔，间隔的部分称之为读窗口(read window budget，简称rwb)，读窗口对三维存储器的可靠性至关重要，阈值电压分布区间越小，读窗口越大，在读取数据的过程中，产生误判的概率越低。因此，可以通过第二级编程减小处于同一存储状态的存储单元的阈值电压分布，第二级编程也称作精编程。图3中的c为处于px态的存储单元经过第二级编程后的阈值电压分布。如图3中的c所示，处于px态的存储单元经过第二级编程后的阈值电压分布，与受到字线wln+1第一级编程干扰后的处于px态的存储单元的阈值电压分布(图3中的b)相比，处于px态的存储单元的阈值电压分布区间变小，有利于存储器后续的读操作的准确性。
50.根据每个存储单元的存储位数不同，可将存储器划分成slc存储器、mlc存储器、tlc存储器、qlc存储器以及plc存储器等，本技术以qlc存储器为例进行说明。
51.图4为qlc存储器一示例性实施方式的编程过程示意图示意图。待编程的存储单元处于擦除态e0(图中未示出)。在编程的过程中，首先对字线wln上的存储单元进行第一级编程。以字线wln上的存储单元的阈值电压分布为例，如图4中的a中实线所示，qlc存储器每个存储单元可存储4比特，因此需要16个电压区间分布来表示0000～1111。将字线wln上的存储单元充电到指定的阈值电压区间，字线wln上的存储单元可处于对应的存储状态，即p0-p15，此编程方法可称为16-16编程。然后对相邻的字线wln+1进行第一级编程，对字线wln+1施加电压编程脉冲，由于字线wln+1的存储单元与字线wln上的存储单元之间距离很小，因此字线wln上的存储单元阈值电压的分布会增大，如图4中的b所示或者图4中的a中虚线所示，相邻存储状态的阈值电压分布出现交叠的部分，后续读操作过程中，容易出现误判，影响存储器的可靠性。图4中的c为字线wln上的存储单元经过第二级编程后的阈值电压分布。对字线wln上的存储单元进行第二级编程，处于存储态(即p0-p15)的存储单元经过第二级编程后的阈值电压分布，与受到字线wln+1第一级编程干扰后的存储单元的阈值电压分布(图4中的b)相比，处于存储态(即p0-p15)的存储单元的阈值电压分布区间变小，如图4中的c实线所示。当字线wln上的存储单元完成第二级编程后，字线wln上的存储单元收到其余字线(例如字线wln+1)的编程干扰后的电压分布如图4c虚线所示。由图4可以看出，在相邻的其他字线进行编程时，已经编程过的存储单元容易受到编程干扰，导致读窗口变小。
52.图5为qlc存储器另一示例性实施方式的编程过程示意图。待编程的存储单元处于擦除态e0(图中未示出)。在编程的过程中，首先对字线wln上的存储单元进行第一级编程。以字线wln上的存储单元的阈值电压分布为例，如图5中的a中实线所示，qlc存储器每个存储单元可存储4比特，因此需要16个电压区间分布来表示0000～1111。将字线wln上的存储
单元充电到指定的阈值电压区间，先将存储单元编程到8个存储态，即p0～p7。然后对相邻的字线wln+1进行第一级编程，对字线wln+1施加电压编程脉冲，由于字线wln+1的存储单元与字线wln上的存储单元之间距离很小，因此字线wln上的存储单元阈值电压的分布会增大，如图5中的b所示或者图5中的a中虚线所示。相邻存储状态的阈值电压分布读窗口很小，后续读操作过程中，容易出现误判，影响存储器的可靠性。图4中的c为字线wln上的存储单元经过第二级编程后的阈值电压分布。对字线wln上的存储单元进行第二级编程，进一步将8个存储态的存储单元编程为16个存储态(即p0-p15)。当字线wln上的存储单元完成第二级编程后，字线wln上的存储单元收到其余字线(例如字线wln+1)的编程干扰后的电压分布如图5中的c虚线所示，此编程方法可称为8-16编程。由图5可以看出，在相邻的其他字线进行编程时，已经编程过的存储单元容易受到编程干扰，导致读窗口变小。
53.图6为根据本技术示例性实施方式的非易失性存储器的操作方法流程示意图。如图6所示，非易失性存储器的操作方法1000可包括：
54.步骤s100：对多个存储串进行第一级预充电，其中，第一级预充电为栅致漏极漏电预充电；
55.步骤s200：通过第一级编程，将经过了第一级预充电的存储串中的存储单元编程至不同的存储状态；
56.步骤s300：对经过第一级编程的存储串进行第二级预充电，其中，第二级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电；以及
57.步骤s400：对经过了第二级预充电的存储串中的存储单元进行第二级编程。
58.下面将结合图7至图15详细说明上述编程方法1000的各个步骤进行具体说明。
59.在本技术示例性的实施方式中，非易失性存储器可包括至少一个存储阵列，存储阵列可包含多个存储块。图7为根据本技术示例性实施方式的存储块的示意图。如图7所示，存储块包括多个存储串ms11～msnm，存储串ms11～mnm可为二维阵列布置。每个存储串可与位线bl和共源线sl连接，并且每个存储串可包括依次串联连接的顶部选择晶体管tsg、多个存储单元mc以及底部选择晶体管bsg，其中，每个存储串ms的顶部选择晶体管tsg、存储单元mc以及底部选择晶体管bsg的数量本技术对此不做具体的限定。存储单元mc可与其对应的字线wl相连接，通过对字线wl施加不同的电压，利用隧穿效应改变存储单元mc的阈值电压，从而使存储单元mc处于不同的存储状态。
60.图8是根据图7示出的存储块的一部分的等效示意图。图8示出了连接至相同的位线bl1的多个存储串ms11～ms1m。存储串ms11～ms1m中的顶部选择晶体管可连接至顶部选择线tsl11，存储串ms12～ms1m中的底部选择晶体管可连接至底部选择线bsl1。下面将结合附图对存储串ms11～ms1m在预充电阶段的操作进行详细地说明。
61.在本技术示例性实施方式中，首先执行步骤s100，对多个存储串进行第一级预充电，其中，第一级预充电可为栅致漏极漏电(gate-induced drain leakage，简称gidl)预充电。其中，进行第一级预充电的存储串可为从多个存储串中选中的存储串，也可以为所有的存储串，本技术对此不做限制。栅致漏极漏电是在位线bl和源极线sl至少之一与选择晶体管之间形成电压差，使沟道中的电子流向位线bl和源极线sl至少之一，从而减小沟道层中的电子浓度，提高了沟道的电势。图9为根据本技术示例性实施方式的栅致漏极漏电预充电的示意图，其中，选中的存储串也可以称作待编程的存储串。如图9所示，在第一级预充电阶
段，以对选中的存储串进行预充电为例进行说明，对选中存储串连接的选中位线sel-bl和未选中存储串连接的未选中的位线unsel-bl都施加第一电压，也称为位线预充电压vbl-pre，位线预充电压vbl-pre可以为高电平，例如5v。对选中存储串中包括的顶部选择晶体管tsg连接的选中顶部选择线sel-tsl以及未选中存储串中包括的顶部选择晶体管tsg连接的未选中顶部选择线unsel-tsl施加施加第四电压，其中，第四电压为低电平的电压，例如0v，以使顶部选择晶体管tsg和位线bl之间形成电压差，产生带间隧穿效应(band to band tunneling，简称btb)，因此在顶部选择晶体管tsg对应的沟道结构的沟道层(详见图2)中可以产生空穴，然后沟道中的电子可以流向空穴并与之结合，从而减小沟道层中的电子浓度，提高了沟道的电势。与此同时，对于待编程存储单元连接的选中字线sel-wl以及非编程存储单元连接的未选中字线unsel-wl施加第三电压，其中，第三电压可为低电平电压。对选中存储串中包括的底部选择晶体管bsg连接的底部选择线bsl施加第五电压，其中，第五电压可为低电平电压，以及选中存储串连接的源极线sl施加第二电压，其中，第二电压也称作源极线预充电压vsl-pre，源极线预充电压vsl-pre可以为高电平，例如5v。由于底部选择晶体管bsg和源极线sl形成电压差，产生带间隧穿效应(band to band tunneling，简称btb)，因此在底部选择晶体管bsg对应的沟道结构的沟道层(详见图2)中可以产生空穴，然后沟道中的电子可以流向空穴并与之结合，从而减小沟道层中的电子浓度，提高了沟道的电势。本领域技术人员可知，本技术高电平电压的电压范围和低电平电压的电压范围可根据存储器参数进行调整，本技术对此不做限制。
62.在本技术示例性的实施方式中，在栅致漏极漏电预充电过程中，还可以将第一电压和第二电压其中之一设置为高电平，例如5v(图中未示出)。示例性地，第一电压为高电平，第二电压为低电平，例如0v，可以在顶部选或者择晶体管tsg和位线bl之间形成电压差，进一步产生带间隧穿效应(band to band tunneling，简称btb)，因此在顶部选择晶体管tsg对应的沟道结构的沟道层(详见图2)中可以产生空穴，然后沟道中的电子可以流向空穴并与之结合，从而减小沟道层中的电子浓度，提高了沟道的电势。示例性地，第一电压为低电平，第二电压为高电平，可以底部选择晶体管bsg和源极线sl形成电压差，进一步产生带间隧穿效应(band to band tunneling，简称btb)，因此在底部选择晶体管bsg对应的沟道结构的沟道层(详见图2)中可以产生空穴，然后沟道中的电子可以流向空穴并与之结合，从而减小沟道层中的电子浓度，提高了沟道的电势。本领域技术人员可知，本技术高电平电压的电压范围和低电平电压的电压范围可根据存储器参数进行调整，本技术对此不做限制。
63.然后可执行步骤s200，通过第一级编程，将经过了第一级预充电的存储串中的存储单元编程至不同的存储状态。在本技术示例性实施方式中，结合图9，在编程阶段对选中位线sel-bl施加低电平电压，未选中的位线unsel-bl施加位线编程抑制电压vbl-inhibit，其中，位线编程抑制电压vbl-inhibit略小于位线预充电压vbl-pre。选中顶部选择线sel-tsl施加顶部选择晶体管编程电压vtsg-pgm，使选中顶部选择线sel-tsl连接的顶部选择晶体管tsg处于导通状态，其中，顶部选择晶体管编程电压vtsg-pgm可为高电平，同时对未选中顶部选择线unsel-tsl施加低电平的电压，使对未选中顶部选择线unsel-tsl连接的顶部选择晶体管tsg处于关闭状态。对于未编程的存储单元连接的未选中字线unsel-wl施加导通电压，使未编程的存储单元处于导通状态，对待编程的存储单元连接的选中字线sel-wl施加编程电压，对待编程的存储单元进行第一级编程，其中，第一级编程的方式可如图4或
图5任一方式进行，通过第一级编程将存储单元编程至8个存储状态或者16个存储状态。与此同时，在编程阶段，对选中存储串连接的底部选择线bsl和源极线sl施加低电平电压。
64.根据本技术示例性实施方式，通过对存储串进行栅致漏极漏电预充电，可以使存储串对应的沟道中位于浅能级的电荷在经历第一级编程之后泄露，对应的沟道层中的电荷更多的位于深能级，使存储串中的待编程的存储单元进行第一级编程之后阈值电压保持性更好，因此会在后续编程中，增加存储单元的抗干扰性能，从而改善存储单元在后续的编程过程中的读窗口的大小，减少存储器的误判率，提高存储器的性能。
65.然后可执行步骤s300，对经过第一级编程的存储串进行第二级预充电，第二级预充电包括位线预充电、源极线预充电或者栅致漏极漏电预充电。在本技术示例性的实施方式中，在进行第一级编程之后，可对选中的存储串进行位线预充电，位线预充电是在存储串连接的位线bl与其沟道之间形成电势差，使沟道中的电子流向位线bl，减少沟道层中的电子浓度，提高沟道电势。图10为根据本技术示例性实施方式的位线预充电的示意图，其中，待编程的存储串也可以称作选中存储串。如图10所示，在第二级预充电阶段，对选中存储串连接的选中位线sel-bl和未选中存储串连接的未选中的位线unsel-bl都施加第一电压，第一电压也称作位线预充电压vbl-pre，位线预充电压vbl-pre可以为高电平，例如5v。对选中存储串中包括的顶部选择晶体管tsg连接的选中顶部选择线sel-tsl以及未选中存储串中包括的顶部选择晶体管tsg连接的未选中顶部选择线unsel-tsl施加第四电压，第四电压也称作顶部选择线预充电压vtsl-pre，其中，顶部选择线预充电压vtsl-pre可以为高电平，通过对顶部选择晶体管tsg施加顶部选择线预充电压vtsl-pre，可以使顶部选择晶体管tsg处于导通状态。与此同时，对于待编程存储单元连接的选中字线sel-wl和非编程存储单元连接的未选中字线unsel-wl施加第三电压，选中存储串中包括的底部选择晶体管bsg连接的底部选择线bsl施加第五电压，以及选中存储串连接的源极线sl施加第二电压，其中，第三电压、第五电压以及第二电压可为低电平电压，例如0v。由于存储串连接的位线bl上施加高电平电压，并且与其连接的顶部选择晶体管tsg处于导通状态，因此可使沟道中的电子流向位线bl，可以在一定程度上进一步减少沟道层中的电子浓度，提高沟道电势。本领域技术人员可知，本技术高电平电压的电压范围和低电平电压的电压范围可根据存储器参数进行调整，本技术对此不做限制。
66.在本技术示例性的实施方式中，在进行第一级编程之后，可对存储串进行源极线预充电，源极线预充电是在存储串连接的源极线sl与其沟道之间形成电势差，使沟道中的电子流向源极线sl，减少沟道层中的电子浓度，提高沟道电势。图11为根据本技术示例性实施方式的源极线预充电的示意图，其中，待编程的存储串也可以称作选中存储串。如图11所示，在第二级预充电阶段，对存储串连接的选中位线sel-bl和未选中存储串连接的未选中的位线unsel-bl第一电压，选中顶部选择线sel-tsl和未选中顶部选择线unsel-tsl第四电压，待编程存储单元连接的选中字线sel-wl以及非编程存储单元连接的未选中字线unsel-wl施加施加第三电压，第一电压、第四电压以及第三电压可为低电平电压，例如0v。与此同时，对选中存储串中包括的底部选择晶体管bsg连接的底部选择线bsl施加第二电压，第二电压也称作底部选择线预充电压vbsl-pre，其中，底部选择线预充电压vbsl-pre可以为高电平，通过对底部选择晶体管bsg施加第五电压，第五电压也称作底部选择线预充电压vbsl-pre，可以使底部选择晶体管bsg处于导通状态。对选中存储串连接的源极线sl施加源
极线预充电压vsl-pre，源极线预充电压vsl-pre可以为高电平，例如5v。由于存储串连接的源极线sl上施加高电平电压，并且与其连接的底部选择晶体管bsg处于导通状态，因此可使沟道中的电子流向源极线sl，可以在一定程度上进一步减少沟道层中的电子浓度，提高沟道电势。本领域技术人员可知，本技术高电平电压的电压范围和低电平电压的电压范围可根据存储器参数进行调整，本技术对此不做限制。
67.在本技术示例性实施方式中，对多个存储串中的多个存储单元进行第一级编程，将多个存储单元编程至不同的存储状态之后，还可以对第一级编程后的存储单元的受干扰情况进行判断，然后确定第二级预充电的充电方式。示例性的，对经过第一级编程的存储单元进行验证，判断存储单元的误码率，如果编程存储单元在第一级编程后误码率超过预定值，即编程存储单元受到的干扰较大，则对存储串再次进行栅致漏极漏电预充电，否则采用位线预充电或源极线预充电。其中，第一级编程后编程存储单元的误码率可以通过读取第一级编程后编程存储单元的存储状态，与正确的待存储的数据相比较得到。误码率的预定值可根据实际需要进行设置，本技术对此不做限定。具体对存储串再次进行gidl预充电和第二级编程的过程已经在上文进行详细描述，在此不做过多赘述。
68.根据本技术示例性实施方式，通过对存储串进行第一级编程之后，若编程存储单元在第一级编程后，对经过第一级编程的存储单元的误码率进行判定，若误码率超过预定值，对选中的存储串再次进行gidl预充电，进一步减少沟道层中的电子浓度，使电荷处于深能级，提高沟道电势。选中存储串中的待编程的存储单元进行位线预充电或源极线预充电后，阈值电压保持性更好，从而改善存储单元在后续的编程过程中的读窗口的大小，减少存储器的误判率，提高存储器的性能。
69.根据本技术示例性实施方式，通过对选中的存储串进行第一级编程之后，进行位线预充电、源极线预充电或栅致漏极漏电。进一步减少沟道层中的电子浓度，使电荷处于深能级，提高沟道电势。选中存储串中的待编程的存储单元进行位线预充电、源极线预充电或栅致漏极漏电后，阈值电压保持性更好，从而改善存储单元在后续的编程过程中的读窗口的大小，减少存储器的误判率，提高存储器的性能。进一步地，通过对第二级预充电的方式进行选择，兼顾存储器的性能与预充电的时间。当第一级编程之后，如果编程存储单元受到的干扰小，第二级预充电可采用位线预充电或者源极线预充电，可以减少预充电的时间；当第一级编程之后，如果编程存储单元受到的干扰较大，第二级预充电可采用栅致漏极漏电，进一步减少存储单元的干扰，提高存储器的性能。
70.然后可执行步骤s400，对经过了第二级预充电的存储串中的存储单元进行第二级编程。在本技术示例性实施方式中，结合图10和图11，在第二级编程阶段对选中位线sel-bl施加低电平电压，未选中的位线unsel-bl施加位线编程抑制电压vbl-inhibit，其中，位线编程抑制电压vbl-inhibit略小于位线预充电压vbl-pre。选中顶部选择线sel-tsl施加顶部选择晶体管编程电压vtsg-pgm，使选中顶部选择线sel-tsl连接的顶部选择晶体管tsg处于导通状态，其中，顶部选择晶体管编程电压vtsg-pgm可为高电平，同时对未选中顶部选择线unsel-tsl施加低电平的电压，使对未选中顶部选择线unsel-tsl连接的顶部选择晶体管tsg处于关闭状态。对于未编程的存储单元连接的未选中字线unsel-wl施加导通电压，使未编程的存储单元处于导通状态，对待编程的存储单元连接的选中字线sel-wl施加编程电压，对待编程的存储单元进行第二级编程，其中，第二级编程的方式可如图4或图5任一方式
进行，通过第二级编程将存储单元编程至最终的存储状态。
71.在本技术示例性实施方式中，采用本技术的预充方式与相关技术预充方式的编程结果对比如图12所示，以qlc存储器为例进行说明实线1为存储单元刚结束编程时的阈值电压分布，虚线2为存储单元结束编程后，经过一定时间(小于1s)时的阈值电压分布，虚线3为在预充电阶段利用本技术示例性实施方式对选中存储串进行预充电，存储单元结束编程后，经过一定时间(小于1s)时的阈值电压分布。由图12中的实线1和虚线2可以看出，在相关技术中，编程结束后还会存在一定的快速电荷损失，导致存储单元的阈值电压分布产生一定的漂移，导致读窗口减小；由图12中的虚线2和虚线3可以看出，在第一级编程之前采用gidl预充电方式，在第二级编程之前采用sl预充电方式、gidl预充电或bl预充电方式，可以有效的抑制快速电荷损失，导致存储单元的阈值电压分布的漂移量小，进一步改善读窗口的大小，减少存储器的误判率，提高存储器的性能。
72.在本技术示例性的实施方式中，在进行第二级编程之后，可对选中的存储串进行位线预充电、源极线预充电或者栅致漏极漏电预充电，然后进行第三级编程。示例性地，以qlc存储器为例进行说明。对存储串进行第一级预充电，第一级预充电为栅致漏极漏电预充电，在第一级编程过程中，将存储单元编程到8个存储态，即p0～p7态(图5)；然后对存储串进行第二级预充电，第二级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电，在第二级编程过程中，将存储单元由8个存储态(p0～p7)编程到16个存储态，即p0～p15态(图5)；然后对存储串进行第三级预充电，第三级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电，在第三级编程过程中，使16个存储态的阈值电压阈值电压分布区间变小。其中，预充电的过程以及编程过程已经在上文中进行具体说明，在此不做过多赘述。
73.根据本技术示例性实施方式，通过对存储串进行三次预充电和三次编程，进一步减少沟道层中的电子浓度，使电荷处于深能级，提高沟道电势。存储串中的待编程的存储单元进行位线预充电、源极线预充电或栅致漏极漏电后，阈值电压保持性更好，从而改善存储单元在后续的编程过程中的读窗口的大小，减少存储器的误判率，提高存储器的性能。
74.本技术的另一方面提供了一种非易失性存储器2000，图13为根据本技术实施方式的非易失性存储器2000的示意图。如图13所示，非易失性存储器2000可包括存储阵列21和控制电路22。控制电路22可包括i/o电路221、控制逻辑电路222、电压产生器223、地址解码器224以及页缓冲器225。
75.存储阵列21可通过诸如字线wl、位线bl、顶部选择线tsl以及底部选择线bsl与地址解码器224连接。存储阵列21可包括多个存储块，每个存储块可包括多个存储串，每个存储串可包括顶部选择晶体管、底部选择晶体管以及多个存储单元，存储单元中可存储数据。
76.控制逻辑电路222可响应于来自i/o电路221的命令cmd(例如预充电命令、编程命令和读取命令)和地址add来控制地址解码器224、页缓冲器225以及电压产生器223。此外，控制逻辑电路222可控制存储器执行预充电操作和编程操作。在本技术示例性的实施方式中，控制逻辑电路222可控制存储器对从多个存储串中选中的存储串进行第一级预充电，其中，第一级预充电可为栅致漏极漏电预充电；通过第一级编程，将经过了第一级预充电的存储串中的存储单元编程至不同的存储状态；对经过第一级编程的存储串进行第二级预充电，其中，第二级预充电可为栅致漏极漏电预充电、位线预充电或源极线预充电；以及对经过了第二级预充电的存储串中的存储单元进行第二级编程。控制逻辑电路222可控制存储
器对第一级编程后，对存储单元的误码率进行判断，若误码率超过预定值，第二级预充电选择栅致漏极漏电预充电，否则第二级预充电采用位线预充电或源极线预充电。
77.在本技术示例性的实施方式中，控制逻辑电路222可控制存储器对经过第二级编程的存储串进行第三级预充电，其中所述第三级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电，然后可对经过了第三级预充电的存储串中的存储单元进行第三级编程。
78.电压产生器223可在控制逻辑电路222的控制下生成将要提供给包括字线wl、位线bl、源极线sl、顶部选择线tsl以及底部选择线bsl所需的预充电电压、导通电压和编程电压。电压产生器223还可以生成验证电压，以使得控制电路通过该验证电压对存储单元的阈值电压进行验证，以确认存储单元处于相应的存储状态。本领域技术人员应该理解，可根据实际的应用情况确定预充电压、导通电压、编程电压以及验证电压。在本技术示例性的试试方式中，在预充电阶段，包括第一预充电和第二预充电阶段，电压产生器223可以生成多个预充电电压，并施加到字线wl、位线bl、源极线sl、顶部选择线tsl以及底部选择线bsl，示例性的，对与选中的存储串连接的位线施加第一电压，对与选中的存储串连接的源极线施加第二电压；对与选中的存储串的存储单元连接的字线施加第三电压；对与选中的存储串的顶部选择晶体管连接的顶部选择线tsl施加第四电压；以及对与选中的存储串的底部选择晶体管连接的底部选择线bsl施加第五电压。
79.在本技术示例性实施方式中，控制逻辑电路222被配置为对存储串进行栅致漏极漏电预充电，可包括：将第一电压和所述二电压至少之一设置为高电平电压，第三电压、第四电压和第五电压为设置低电平电压。
80.在本技术示例性实施方式中，控制逻辑电路222被配置为对存储串进行位线预充电，包括：将第一电压和第四电压设置为高电平电压，第二电压、第三电压和第五电压设置为低电平电压。
81.在本技术示例性实施方式中，控制逻辑电路222被配置为对存储串进行源极线预充电，包括：将第二电压和第五电压设置为高电平电压，第一电压、第三电压和第四电压设置为低电平电压。
82.地址解码器224可响应于控制逻辑电路222而控制与存储单元阵列连接的字线wl、位线bl、源极线sl、顶部选择线tsl以及底部选择线bsl。换言之，地址解码器224可接收来自控制逻辑电路222的地址add并对其进行解码，并根据解码后的地址add选择存储阵列中的存储单元进行编程。地址解码器224可将字线wl所需的电压从电压产生器223提供至所选择的存储单元对应的字线wl。
83.页缓冲器225可根据操作模式而作为写入驱动器或读出放大器。示例性地，在编程操作中，页缓冲器225可向存储阵列21提供与需要编程的数据data，数据data可为需要编程的多位数据。在读取操作中，页缓冲器225可读取存储于所选择的存储单元中的数据，并将读取到的数据data输出至i/o电路221。
84.图14为根据本技术示例性实施方式的非易失性存储系统框图。非易失性存储系统可以是移动电话、台式计算机、笔记本电脑、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或其中具有存储的任何其他合适的电子设备。如图14所示，非易失性存储系统可以包括主机30、和具
有一个或多个存储器42和控制器41的存储器系统40。主机30可以是电子设备的处理器，例如中央处理单元(cpu)，或者片上系统(soc)，例如应用处理器(ap)。
85.在本技术示例性的实施方式中，控制器41耦合到存储器42和主机30，并且被配置为控制存储器42执行操作，例如执行数据擦除、数据写入或数据读取操作。控制器41可以管理存储在存储器42中的数据，并且与主机30通信。在一些示例性实施方式中，控制器41被设计用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些示例性实施方式中，控制器41被设计用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，该嵌入式多媒体卡(emmc)用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。控制器41可以被配置为控制存储器42的操作，诸如读取、擦除和编程操作。控制器41还可以被配置为管理关于存储器42中存储的或要存储的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些示例性实施方式中，控制器41还被配置为针对从存储器42读取或向其写入的数据处理纠错码(ecc)。也可以由控制器41执行任何其他合适的功能，例如，格式化存储器。控制器41可以根据特定通信协议与外部设备(例如主机30)通信。例如，控制器41可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如为usb协议、mmc协议、外围部件互连(pci)协议、高速pci(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小接口(scsi)协议、增强型小磁盘接口(esdi)协议、集成驱动电子(ide)协议、火线协议等。
86.控制器41和一个或多个存储器42可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(ufs)封装或emmc封装。即存储器系统40可实施为不同类型的终端电子产品并封装到所述终端电子产品中。
87.本技术一示例性的实施方式的非易失性存储器系统如图15a所示，控制器41和单个存储器42可以集成到非易失性存储器系统400a中。控制器41可通过例如通道(未示出)控制存储器42，并且存储器42可基于控制器41的控制而执行操作。存储器42可通过通道从控制器41接收命令和地址并且访问响应于该地址而从存储阵列中选择的区域。更具体地，控制器41可通过通道发送执行上文中任意实施方式的所描述的编程操作方法1000的命令以及地址，使存储器42执行该编程操作方法。
88.在一些示例性实施方式中，控制器41和一个或多个存储器42可被集成到各种类型的存储系统中，换言之，存储器系统400a、400b可被实施并且封装到不同类型的最终电子产品中。在如图15a中所示的一个示例中，控制器41和存储器42可被集成到存储卡形式的存储器系统400a中。存储卡可包括pc卡(pcmcia，个人计算机存储卡国际协会)、紧凑闪存(cf)卡、智能媒体(sm)卡、存储棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、通用闪存存储卡(ufs)等。存储卡形式的存储器系统400a还可包括将其与主机(未示出)耦合的存储卡连接器43。
89.本技术一示例性的实施方式的非易失性存储器系统如图15b所示，控制器41和多个存储器42可以集成到存储器系统400b中。控制器41和多个存储器42可被集成到固态硬盘(ssd)形成的存储器系统400b中。固态硬盘(ssd)还可包括将其与主机耦合的ssd连接器43。在一些实施方式中，固态硬盘(ssd)的存储容量和/或操作速度可高于存储卡的存储容量
和/或操作速度。
90.如上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上所述仅为本发明的具体实施方式，并不用于限制本发明。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本发明的保护范围之内。

技术特征：

1.一种非易失性存储器的操作方法，所述非易失性存储器包括多个存储串，其特征在于，所述方法包括：对所述多个存储串进行第一级预充电，其中，所述第一级预充电为栅致漏极漏电预充电；通过第一级编程，将经过了所述第一级预充电的存储串中的存储单元编程至不同的存储状态；对经过所述第一级编程的存储串进行第二级预充电，其中，所述第二级预充电为位线预充电、源极线预充电或者所述栅致漏极漏电预充电；以及对经过了所述第二级预充电的存储串中的存储单元进行第二级编程。2.根据权利要求1所述的方法，其中，通过第一级编程之后，所述方法还包括：确定经过所述第一级编程的存储单元的误码率；响应于所述误码率超过预定值，所述第二级预充电采用所述栅致漏极漏电预充电；以及响应于所述误码率未超过所述预定值，所述第二级预充电采用所述位线预充电或所述源极线预充电。3.根据权利要求1所述的方法，其中，所述存储串包括顶部选择晶体管、底部选择晶体管以及多个存储单元，所述第一级预充电和所述第二级预充电包括：对与所述存储串连接的位线施加第一电压；对与所述存储串连接的源极线施加第二电压；对与所述存储串的存储单元连接的字线施加第三电压；对与所述存储串的顶部选择晶体管连接的顶部选择线施加第四电压；以及对与所述存储串的底部选择晶体管连接的底部选择线施加第五电压。4.根据权利要求3所述的方法，其中，在对所述存储串进行栅致漏极漏电预充电过程中，所述第一电压和所述第二电压中至少一个为高电平电压，所述第三电压、所述第四电压和所述第五电压为低电平电压。5.根据权利要求3所述的方法，其中，在对所述存储串进行所述位线预充电的过程中，所述第一电压和所述第四电压为高电平电压，所述第二电压、所述第三电压和所述第五电压为低电平电压。6.根据权利要求3所述的方法，其中，在对所述存储串进行所述源极线预充电的过程中，所述第二电压和所述第五电压为高电平电压，所述第一电压、所述第三电压和所述第四电压为低电平电压。7.根据权利要求1所述的方法，其中，所述方法还包括：对经过所述第二级编程的存储串进行第三级预充电，所述第三级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电；以及对经过了所述第三级预充电的存储串中的存储单元进行第三级编程。8.一种非易失性存储器，其特征在于，所述非易失性存储器包括：多个存储串，所述存储串包括顶部选择晶体管、底部选择晶体管以及多个存储单元；控制电路，被配置为：对所述多个存储串进行第一级预充电，其中，所述第一级预充电为栅致漏极漏电预充
电；通过第一级编程，将经过了所述第一级预充电的存储串中的存储单元编程至不同的存储状态；对经过所述第一级编程的存储串进行第二级预充电，其中，所述第二级预充电为位线预充电、源极线预充电或者所述栅致漏极漏电预充电；以及对经过了所述第二级预充电的存储单元进行第二级编程。9.根据权利要求8所述的非易失性存储器，其中，所述控制电路还被配置为：确定经过所述第一级编程的误码率；响应于所述误码率超过预定值，所述第二级预充电采用所述栅致漏极漏电预充电；以及响应于所述误码率未超过所述预定值，所述第二级预充电采用所述位线预充电或所述源极线预充电。10.根据权利要求8所述的非易失性存储器，其中，所述控制电路还被配置为对所述存储串进行所述第一级预充电和所述第二级预充电包括：对与所述存储串连接的位线施加第一电压；对与所述存储串连接的源极线施加第二电压；对与所述存储串的存储单元连接的字线施加第三电压；对与所述存储串的顶部选择晶体管连接的顶部选择线施加第四电压；以及对与所述存储串的底部选择晶体管连接的底部选择线施加第五电压。11.根据权利要求10所述的非易失性存储器，其中，所述控制电路还被配置为：对所述存储串进行栅致漏极漏电预充电过程中，所述第一电压和所述第二电压中至少一个为高电平电压，所述第三电压、所述第四电压和所述第五电压为低电平电压。12.根据权利要求10所述的非易失性存储器，其中，所述控制电路还被配置为：对所述存储串进行所述位线预充电过程中，所述第一电压和所述第四电压为高电平电压，所述第二电压、所述第三电压和所述第五电压为低电平电压。13.根据权利要求10所述的非易失性存储器，其中，所述控制电路还被配置为：对所述存储串进行所述源极线预充电过程中，所述第二电压和所述第五电压为高电平电压，所述第一电压、所述第三电压和所述第四电压为低电平电压。14.根据权利要求10所述的非易失性存储器，其中，所述控制电路还被配置为：对经过所述第二级编程的存储串进行第三级预充电，所述第三级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电；以及对经过了所述第三级预充电的存储串中的存储单元进行第三级编程。15.一种非易失性存储器系统，其特征在于，包括：如权利要求8至14任一项所述的非易失性存储器；以及控制器，与所述非易失性存储器耦接，并被配置为：对从所述多个存储串中选中的存储串进行第一级预充电，其中，所述第一级预充电为栅致漏极漏电预充电；通过第一级编程，将经过了所述第一级预充电的存储串中的存储单元编程至不同的存储状态；
对经过所述第一级编程的存储串进行第二级预充电，其中，所述第二级预充电为位线预充电、源极线预充电或者所述栅致漏极漏电预充电；以及对经过了所述第二级预充电的存储串中的存储单元进行第二级编程。16.根据权利要求15所述的非易失性存储器系统，所述控制器还被配置为：对经过所述第二级编程的存储串进行第三级预充电，所述第三级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电；以及对经过了所述第三级预充电的存储串中的存储单元进行第三级编程。17.根据权利要求15所述的非易失性存储器系统，所述非易失性存储器系统为固态硬盘或存储卡。

技术总结

本申请提供了一种非易失性存储器的操作方法，所述方法包括：对多个存储串进行第一级预充电，其中，第一级预充电为栅致漏极漏电预充电；通过第一级编程，将经过了第一级预充电的存储串中的存储单元编程至不同的存储状态；对经过第一级编程的存储串第二级预充电，其中，所述第二级预充电为位线预充电、源极线预充电或者栅致漏极漏电预充电；以及对经过了第二级预充电的存储串中的存储单元进行第二级编程。编程。编程。