一种基于动态ECC的抗单粒子翻转加固方法及系统

一种基于动态ecc的抗单粒子翻转加固方法及系统
技术领域
1.本发明属于集成电路设计技术领域，具体涉及一种基于动态ecc的抗单粒子翻转加固方法及系统。

背景技术：

2.在宇宙空间中存在着大量的高能辐射粒子，当这些辐射粒子轰击到sram(static random-access memory，静态随机存取存储器)时，在sram的敏感节点会积累电荷，电荷的积累一旦超过阈值，则会导致存储的电位发生翻转，即单粒子翻转(single event upset，seu)。在cpu中，cache(高速缓冲存储器)的面积已经占据接近一半的cpu面积，而cache的存储部分就是由sram组成，因此对于cache中sram可靠性的保证至关重要。随着航天事业的发展，电路的可靠性显得愈发重要，因此需要在集成电路的设计中采用加固方法防止单粒子翻转现象。
3.目前，针对seu有很多方面的加固方法。校验码(error correction codes，ecc)作为一种常用的系统级加固方法，其中最具代表性的为汉明码(hamming code)。改进的汉明码能达到纠正1比特错误，检测2比特错误(single error correcting，double error detecting，secded)的效果，因其校验位(冗余位)不多且编解码逻辑较为简单，在实际的电路中得到了广泛的应用。除此之外，还有一些更复杂的ecc编码方案如dected(double error correcting，triple error detecting)、olsc等，但这些方法在增加可靠性的同时，也会带来额外的面积开销，即需要更多的冗余位。
4.在实际的应用场景中，可能会面临各种不同的场景需求，例如需要高可靠性的场景、或者追求性能而不需要较高可靠性的场景等。然而当前的cpu往往都是固定的ecc方案，并不能动态地调整ecc方案，因此并不具备较好的灵活性，无法适用不同的应用场景。

技术实现要素：

5.为了解决现有技术中存在的上述问题，本发明提供了基于动态ecc的抗单粒子翻转加固方法及系统。本发明要解决的技术问题通过以下技术方案实现：
6.一方面，本发明提供了一种基于动态ecc的抗单粒子翻转加固方法，包括：
7.设置系统状态为ecc关闭状态或ecc开启状态；其中，所述ecc开启状态包括若干不同的ecc保护模式；
8.当系统需要存入数据时：
9.若系统为ecc关闭状态，则将原始cpu数据写入第一存储器；
10.若系统为ecc开启状态，则将原始cpu数据写入第一存储器的同时，将根据当前ecc保护模式对所述原始cpu数据生成的校验码写入第二存储器中对应的存储单元；
11.当系统需要读取数据时：
12.若系统为ecc关闭状态，直接读取所述第一存储器中的原始cpu数据；
13.若系统为ecc开启状态，则分别读取所述第一存储器中的原始cpu数据和所述第二
存储器中的校验码，并利用所述校验码对所述原始cpu数据进行处理，并输出处理后的cpu数据。
14.在本发明的一个实施例中，所述ecc保护模式至少包括parity保护模式、secded保护模式和dected保护模式中的两种。
15.在本发明的一个实施例中，在设置系统状态为ecc关闭状态或ecc开启状态之后，还包括：
16.根据当前系统模式生成门控信号，以控制所述第二存储器中对应存储单元时钟的开启和关闭。在本发明的一个实施例中，利用所述校验码对所述cpu数据进行处理，并输出处理后的cpu数据，包括：
17.利用校验码对所述原始cpu数据进行正确性判断，并输出错误位置信息；
18.在不同的ecc保护模式下，根据所述错误位置信息选择性的对检出的错误进行纠正；
19.输出经过当前ecc保护模式处理后的cpu数据。
20.另一方面，本发明提供了一种基于动态ecc的抗单粒子翻转加固系统，包括：
21.第一存储器，用于存储原始cpu数据；
22.编码模块，包括若干编码器，分别用于对所述原始cpu数据进行编码，得到不同的校验码；
23.第二存储器，包括若干存储单元，所述若干存储单元分别与所述若干编码器对应连接，用于存储不同编码器生成的校验码；
24.控制模块，用于设置系统状态为ecc关闭状态或ecc开启状态，以实现系统模式的选择；
25.解码模块，包括若干解码器，所述若干解码器分别与所述若干存储单元对应连接且均连接所述第一存储器，用于根据所述校验码对所述原始cpu数据进行正确性判断，并对检出的错误进行处理，得到处理后的cpu数据；
26.输出模块，连接所述第一存储器、所述若干解码器和所述控制模块，用于根据当前系统模式选择性的输出原始cpu数据或者处理后的cpu数据。
27.在本发明的一个实施例中，所述编码模块包括parity编码器、secded编码器以及dected编码器；相应的，
28.所述第二存储器包括parity存储单元、secded存储单元以及dected存储单元；
29.所述解码模块包括parity解码器、secded解码器以及dected解码器。
30.在本发明的一个实施例中，所述dected解码器和所述输出模块之间还连接有一d触发器。
31.在本发明的一个实施例中，所述控制模块包括一个csr寄存器，所述csr寄存器用于输出模式选择信号至所述输出模块，以控制所述输出模块输出对应系统模式下的数据。
32.在本发明的一个实施例中，所述控制模块还包括一门控时钟，用于根据所述模式选择信号生成门控信号至所述第二存储器，以控制所述第二存储器中对应存储单元时钟的开启和关闭。
33.在本发明的一个实施例中，所述输出模块包括一个多选一数据选择器。
34.本发明的有益效果：
35.1、本发明提供的基于动态ecc的抗单粒子翻转加固方法可以在多种ecc模式中切换，在系统在面对不同的应用场景时更加灵活；且本发明采取了数据位和校验位分离的结构，使得读取sram的延时更小；
36.2、本发明对存储ecc校验位的各个存储单元采取了门控时钟的设计，，使得系统在某一种保护模式下，仅开启对应的一个存储单元，关闭其他存储单元，大大节省了系统功耗。
37.以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
38.图1是本发明实施例提供的一种基于动态ecc的抗单粒子翻转加固方法的流程示意图；
39.图2是本发明实施例提供的一种基于动态ecc的抗单粒子翻转加固系统的结构框图；
40.图3是本发明实施例提供的一种基于动态ecc的抗单粒子翻转加固系统的电路结构图。
具体实施方式
41.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
42.实施例一
43.请参见图1，图1是本发明实施例提供的一种基于动态ecc的抗单粒子翻转加固方法的流程示意图，其包括：
44.设置系统状态为ecc关闭状态或ecc开启状态；其中，ecc开启状态包括若干不同的ecc保护模式。
45.当系统需要存入数据时：
46.若系统为ecc关闭状态，则将原始cpu数据写入第一存储器；
47.若系统为ecc开启状态，则将原始cpu数据写入第一存储器的同时，将根据当前ecc保护模式对原始cpu数据生成的校验码写入第二存储器中对应的存储单元；
48.当系统需要读取数据时：
49.若系统为ecc关闭状态，直接读取第一存储器中的原始cpu数据；
50.若系统为ecc开启状态，则分别读取第一存储器中的原始cpu数据和第二存储器中的校验码，并利用校验码对原始cpu数据进行处理，并输出处理后的cpu数据。
51.具体地，在本实施例中，ecc保护模式可以包括parity保护模式(奇偶校验模式)、secded保护模式(本实施例简称纠1检2模式)和dected保护模式(本实施例简称纠2检3模式)中的至少两种。此外，还可以根据实际需求，增加其他保护模式，以适应不同系统性能和可靠性的需求。
52.优选的，本实施例采用parity保护模式、secded保护模式和dected保护模式三种ecc保护模式，其可靠性依次增加，同时所需要的冗余位也依次增加。cpu可以在使用和不使用ecc保护中进行选择，在不使用ecc时，则不对数据进行保护，此时cpu的性能是最好且功
耗是最低的。当选择使用ecc保护时，根据当时应用场景的可靠性需求，可以在上述3种ecc编码方案中进行选择，更高的可靠性也就意味着更多的冗余位和更复杂的编解码逻辑，导致了更低的性能和更高的功耗。
53.在本实施例中，可通过模式选择信号ecc_sel选择输出不同的数据来实现系统模式的配置。具体的，对该模式选择信号赋予不同的比特值，以代表不同的系统模式，例如，可按照下表进行系统模式配置：
54.ecc_sel(2-bit)对应系统模式2’b00关闭ecc保护2’b01开启ecc保护，并使用parity保护2’b10开启ecc保护，并使用secded保护2’b11开启ecc保护，并使用tecded保护
55.根据当前模式选择信号ecc_sel的比特值，设置系统当前的状态，以输出当前状态下对应输出数据。
56.此外，在设置系统状态为ecc关闭状态或ecc开启状态之后，还包括：
57.根据当前系统模式生成门控信号，以控制所述第二存储器中对应存储单元时钟的开启和关闭。
58.具体地，与存储原始cpu数据的第一存储器相对应，第二存储器有3个存储校验位(即校验码)的存储单元(sram或register file)，在未开启ecc保护时，3个存储校验位的存储单元的时钟通过门控时钟全部关闭。在开启ecc保护时，除了使用的ecc存储单元，其余2个存储单元的时钟同样关闭。
59.例如，可设置一3比特门控信号cg(clock gating)，当系统处于不同模式，也即模式选择信号ecc_sel为不同比特值时，对应的门控信号cg的比特值如下：
60.ecc_sel(2-bit)cg(3-bit)对应模式2’b003’b000关闭ecc保护2’b013’b001使用parity保护2’b103’b010使用secded保护2’b113’b100使用tecded保护
61.具体的，当ecc_sel为00时，cg为000时，表示关闭ecc保护，此时所有存储校验位的存储单元时钟关闭；当ecc_sel为01时，cg为001时，表示开启parity保护模式，此时仅开启parity存储单元的时钟，其余存储单元时钟关闭；当ecc_sel为10时，cg为010时，表示开启secded保护模式，此时仅开启secded存储单元的时钟；当ecc_sel为11时，cg为100时，表示开启dected保护模式，此时仅开启decded存储单元的时钟。
62.本实施例通过对存储ecc校验位的各个存储单元采取门控时钟的设计，使得系统在某一种保护模式下，仅开启对应的一个存储单元，关闭其他存储单元，大大节省了系统功耗。下面分别对系统处于ecc关闭状态、ecc开启状态下的parity保护模式、secded保护模式和dected保护模式时的抗单粒子翻转加固方法进行详细介绍。
63.1)ecc保护关闭
64.具体地，当有数据要存入data cache时，直接将对应的数据写入第一存储器(data ram)中，此时第二存储器中的三个存储单元的时钟均为关闭状态，因此编码器生成的校验
位并不会写入对应的存储单元。
65.在之后读取数据时，也直接从data ram中读出数据。
66.2)ecc保护开启
67.在本实施例中，当有数据要存入data cache时，在写入data ram的同时，还会生成校验码并写入当前模式下对应的存储单元中，此时另外2个存储单元的时钟应处于关闭状态。数据的写入需要伴随着对应校验位的写入。
68.在之后读取数据时，在读取data ram的同时，还会把相应校验位存储单元中的校验位也同时读出。之后利用校验位对cpu数据进行处理，并输出处理后的cpu数据，其包括：
69.利用校验码对原始cpu数据进行正确性判断，并输出错误位置信息；
70.在不同的ecc保护模式下，根据错误位置信息选择性的对检出的错误进行纠正；
71.输出经过当前ecc保护模式处理后的cpu数据。
72.下面依次介绍三种保护模式下的不同校验码对原始cpu数据的判断处理过程。
73.2.1)parity保护模式
74.具体地，parity保护模式下对原始cpu数据生成奇偶校验码，该码只能对奇数比特(1bit,3-bit,5-bit
…
)错误进行检测，但并不能直接纠正错误。当发现错误时，直接输出错误位置信息，并且当前读出的数据不能被使用。
75.2.2)secded保护模式
76.secded可以对单比特错误进行纠正，双比特错误进行检测。
77.若发现单比特错误，则自行对数据进行纠正，输出纠正过后可以被使用的正确数据，同时输出错误位置信息。在之后合适的时机会，在利用错误位置信息对相应的数据位进行纠正，同时修改相应的校验码，以防止错误的积累。
78.若发现了双比特错误，则直接输出error信息，并且当前读出的数据不能被使用。
79.2.3)dected保护模式
80.dected可以对单比特和双比特的错误进行纠正，对三比特错误进行检测。
81.与secded类似，若发生了单比特或双比特的错误，则自行对数据进行纠正并且输出错误位置信息，以防止错误的积累。
82.若发生了三比特错误，则直接输出error信息，并且当前读出的数据不能被使用。
83.最后，根据系统模式，读取某种系统模式下的对应的数据。
84.具体地，本实施例可通过一个多选一选择器实现输出数据的选择。当选择器接收对应的模式选择信号ecc_sel时，选择相应的数据作为输出。
85.本实施例提供的基于动态ecc的抗单粒子翻转加固方法可以在多种ecc模式中切换，在系统在面对不同的应用场景时更加灵活；且本实施例采取了数据位和校验位分离的结构，使得读取sram的延时更小。
86.实施例二
87.在上述实施例一的基础上，本实施例提供了一种基于动态ecc的抗单粒子翻转加固系统，可用于实现上述实施例一提供的基于动态ecc的抗单粒子翻转加固方法。
88.具体地，请参见图2，图2是本发明实施例提供的一种基于动态ecc的抗单粒子翻转加固系统的结构框图，其包括：
89.第一存储器1，用于存储原始cpu数据；
90.编码模块2，包括若干编码器，分别用于对原始cpu数据进行编码，得到不同的校验码；
91.第二存储器3，包括若干存储单元，若干存储单元分别与若干编码器对应连接，用于存储不同编码器生成的校验码；
92.控制模块4，用于设置系统状态为ecc关闭状态或ecc开启状态，以实现系统模式的选择；
93.解码模块5，包括若干解码器，若干解码器分别与若干存储单元对应连接且均连接第一存储器1，用于根据校验码对原始cpu数据进行正确性判断，并对检出的错误进行处理，得到处理后的cpu数据；
94.输出模块6，连接第一存储器1、若干解码器和控制模块4，用于根据当前系统模式选择性的输出原始cpu数据或者处理后的cpu数据。
95.具体地，本实施例以实现三种ecc保护模式为例，则编码模块包括三个编码器，第二存储器中对应包括三个存储单元，解码模块对应包括三个解码器。
96.更具体地，请参见图3，图3是本发明实施例提供的一种基于动态ecc的抗单粒子翻转加固系统的电路结构图。其中，第一存储器1采用一个data ram实现。
97.本实施采用的三种保护模式分别为parity保护模式、secded保护模式和dected保护模式，则
98.编码模块2包括parity编码器(parity encoder)、secded编码器(secded encoder)以及dected编码器(dected encoder)。
99.相应的，第二存储器3包括parity存储单元、secded存储单元(secded ram)以及dected存储单元(dected ram)；
100.其中，由于奇偶校验码只有1bit，因此存储奇偶校验码的存储单元采用寄存器堆(register file)，如图3中的parity register file，相比与sram而言，面积并不会大多少，并且寄存器的时序和可靠性会更好，secded存储单元以及dected存储单元采用常规的sram实现。
101.相应的，解码模块5包括parity解码器(parity decoder)、secded解码器(secded decoder)以及dected解码器(dected decoder)。
102.进一步地，dected解码器和输出模块6之间还连接有一d触发器7。
103.具体地，由于dected解码器消耗的逻辑比secded大得多，因此为了满足时序的要求，在该路径上加了一个d触发器(dff)，使得整个流水线的频率不受影响。
104.在本实施例中，控制模块4包括一个csr(control and status register)寄存器，csr寄存器输出模式选择信号ecc_sel至输出模块6，以控制输出模块6输出对应系统模式下的数据。
105.例如，当csr寄存器输出模式选择信号ecc_sel的比特值为00，系统为关闭ecc保护模式，从而使得输出模块6直接输出data ram中的数据。当csr寄存器输出模式选择信号ecc_sel的比特值为01、10或者11时，系统为ecc保护开启模式，并分别对应parity保护模式、secded保护模式和dected保护模式，择输出模块选择输出对应模式下的数据。
106.需要说明的是，模式的切换由csr中扩展的寄存器进行控制，只有在特权模式下才能有对csr的读写权限，因此模式的切换需要由操作系统来完成。
107.此外，控制模块4还包括一门控时钟(图3中的clock gating)，用于根据模式选择信号生成门控信号至第二存储器，以控制第二存储器中对应存储单元时钟的开启和关闭。
108.具体的，可参见上述实施例一，当模式选择信号ecc_sel为00、01、10、11时，门控时钟输出门控信号cg对应为000、001、010、100，从而实现对第二存储器中不同存储单元时钟开关的控制。
109.此外，本实施例提供的基于动态ecc的抗单粒子翻转加固系统还外接了一个错误处理模块8，即图3中的error handling module，以用于对检出的错误进行处理。当系统处于ecc保护状态下的任意一种保护模式时，采用ecc码对原始cpu数据进行检测后，均会发送错误位置信息至该模块，以在适当的时机选择性的对相应的数据位进行纠正，同时修改相应的校验码，以防止错误的积累。
110.在本实施例中，输出模块6包括一个多选一数据选择器(mux)。具体地，由于本实施提供的系统具有ecc关闭和三种ecc开启的系统模式，因此，本实施例采用一个4选1选择器实现输出数据的选择。
111.更具体地，该4选1选择器与csr寄存器连接，csr寄存器向该选择器输出2比特模式选择信号ecc_sel，以实现场景选择。
112.4选1选择器根据对应的系统模式，选择相应的数据作为纠正后的数据输出。
113.下面对本实施例提供的基于动态ecc的抗单粒子翻转加固系统的工作过程进行详细描述。
114.首先，通过操作系统控制csr输出模式选择信号ecc_sel以实现模式选择，同时门控时钟根据模式选择信号ecc_sel的值输出对应的门控信号cg的值，以实现第二存储器中各个存储单元的控制。
115.具体地，当csr输出给四选一选择器的模式选择信号ecc_sel为00时，系统为ecc关闭模式，门控时钟输出3比特cg信号000，以控制第二存储器中的各个存储单元的时钟关闭。
116.当csr输出给四选一选择器的模式选择信号ecc_sel为01、10或者11时，系统为ecc开启模式，门控时钟输出3比特cg信号001、010或者100给第二存储器中的对应的存储单元，以将该单元的时钟开启，其余存储单元的时钟保持关闭。
117.然后，进行数据存入。
118.当cpu需要存入数据时，在ecc关闭时，可直接将数据写入data ram。当ecc开启时，可将数据写入data ram的同时，将当前模式下的校验码存入对应存储单元。
119.最后，进行数据读出。
120.当cpu需要读取数据时，在ecc关闭时，直接读取data ram中保存的原始数据。当ecc开启时，解码模块5读取data ram中保存的原始数据和对应存储单元中的校验码，并利用该校验码对数据进行处理，并将检出的错误信息位置上报给错误处理模块8，以便后续利用该信息选择性进行数据纠正，得到对应的输出数据。
121.在本实施例中，对于不同模式下的校验码处理数据的过程参见上述实施例一，本实施例在此不再详述。
122.本实施例提供的基于动态ecc的抗单粒子翻转加固系统可以在多种ecc模式中切换，在系统在面对不同的应用场景时更加灵活。
123.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定
本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

技术特征：

1.一种基于动态ecc的抗单粒子翻转加固方法，其特征在于，包括：设置系统状态为ecc关闭状态或ecc开启状态；其中，所述ecc开启状态包括若干不同的ecc保护模式；当系统需要存入数据时：若系统为ecc关闭状态，则将原始cpu数据写入第一存储器；若系统为ecc开启状态，则将原始cpu数据写入第一存储器的同时，将根据当前ecc保护模式对所述原始cpu数据生成的校验码写入第二存储器中对应的存储单元；当系统需要读取数据时：若系统为ecc关闭状态，直接读取所述第一存储器中的原始cpu数据；若系统为ecc开启状态，则分别读取所述第一存储器中的原始cpu数据和所述第二存储器中的校验码，并利用所述校验码对所述原始cpu数据进行处理，并输出处理后的cpu数据。2.根据权利要求1所述的基于动态ecc的抗单粒子翻转加固方法，其特征在于，所述ecc保护模式至少包括parity保护模式、secded保护模式和dected保护模式中的两种。3.根据权利要求1所述的基于动态ecc的抗单粒子翻转加固方法，其特征在于，在设置系统状态为ecc关闭状态或ecc开启状态之后，还包括：根据当前系统模式生成门控信号，以控制所述第二存储器中对应存储单元时钟的开启和关闭。4.根据权利要求1所述的基于动态ecc的抗单粒子翻转加固方法，其特征在于，利用所述校验码对所述cpu数据进行处理，并输出处理后的cpu数据，包括：利用校验码对所述原始cpu数据进行正确性判断，并输出错误位置信息；在不同的ecc保护模式下，根据所述错误位置信息选择性的对检出的错误进行纠正；输出经过当前ecc保护模式处理后的cpu数据。5.一种基于动态ecc的抗单粒子翻转加固系统，其特征在于，包括：第一存储器(1)，用于存储原始cpu数据；编码模块(2)，包括若干编码器，分别用于对所述原始cpu数据进行编码，得到不同的校验码；第二存储器(3)，包括若干存储单元，所述若干存储单元分别与所述若干编码器对应连接，用于存储不同编码器生成的校验码；控制模块(4)，用于设置系统状态为ecc关闭状态或ecc开启状态，以实现系统模式的选择；解码模块(5)，包括若干解码器，所述若干解码器分别与所述若干存储单元对应连接且均连接所述第一存储器(1)，用于根据所述校验码对所述原始cpu数据进行正确性判断，并对检出的错误进行处理，得到处理后的cpu数据；输出模块(6)，连接所述第一存储器(1)、所述若干解码器和所述控制模块(4)，用于根据当前系统模式选择性的输出原始cpu数据或者处理后的cpu数据。6.根据权利要求5所述的基于动态ecc的抗单粒子翻转加固系统，其特征在于，所述编码模块(2)包括parity编码器、secded编码器以及dected编码器；相应的，所述第二存储器(3)包括parity存储单元、secded存储单元以及dected存储单元；所述解码模块(5)包括parity解码器、secded解码器以及dected解码器。
7.根据权利要求5所述的基于动态ecc的抗单粒子翻转加固系统，其特征在于，所述dected解码器和所述输出模块(6)之间还连接有一d触发器(7)。8.根据权利要求5所述的基于动态ecc的抗单粒子翻转加固系统，其特征在于，所述控制模块(4)包括一个csr寄存器，所述csr寄存器用于输出模式选择信号至所述输出模块(6)，以控制所述输出模块(6)输出对应系统模式下的数据。9.根据权利要求8所述的基于动态ecc的抗单粒子翻转加固系统，其特征在于，所述控制模块(4)还包括一门控时钟，用于根据所述模式选择信号生成门控信号至所述第二存储器，以控制所述第二存储器中对应存储单元时钟的开启和关闭。10.根据权利要求5所述的基于动态ecc的抗单粒子翻转加固系统，其特征在于，所述输出模块(6)包括一个多选一数据选择器。

技术总结

本发明公开了一种基于动态ECC的抗单粒子翻转加固方法及系统，该方法包括：设置系统状态；当系统需要存入数据时：若系统为ECC关闭状态，则将原始CPU数据写入第一存储器；若系统为ECC开启状态，则将原始CPU数据写入第一存储器的同时，将根据当前ECC保护模式对原始CPU数据生成的校验码写入第二存储器中对应的存储单元；当系统需要读取数据时：若系统为ECC关闭状态，直接读取第一存储器中的原始CPU数据；若系统为ECC开启状态，则分别读取第一存储器中的原始CPU数据和第二存储器中的校验码，并利用校验码对原始CPU数据进行处理，并输出处理后的CPU数据。本发明提供的抗单粒子翻转加固方法可以在多种ECC模式中切换，在系统在面对不同的应用场景时更加灵活。同的应用场景时更加灵活。同的应用场景时更加灵活。