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半导体存储器件及其操作方法与流程

半导体存储器件及其操作方法
1.相关申请的交叉引用
2.本技术要求于2020年10月27日提交的韩国专利申请第10-2020-0140154号的优先权，其整体内容通过引用合并于此。
3.技术区域
4.本公开涉及半导体设计技术，具体地涉及能够支持异步掉电(power-down)模式的半导体器件。

背景技术：

5.近来，由于半导体器件可能具有不执行操作的时段，因此半导体器件可以具有掉电模式以减少电流消耗量。例如，在不输入和输出数据的时段期间，存储器件可以进入掉电模式，其中不执行对除了特定的内部块之外的存储块的操作。
6.此外，半导体器件中的存储器件使用时钟使能信号执行进入掉电模式/退出掉电模式的操作。这种存储器件接收从外部提供的时钟使能信号，并且通过使时钟使能信号与内部时钟信号同步来生成用于控制内部电路(例如缓冲器)的多个内部信号，从而执行进入/退出掉电模式的进入/退出操作。也就是说，通过使异步输入的时钟使能信号与内部时钟信号同步，可以防止在内部信号上可能发生的异常毛刺(glitch)的生成。
7.然而，这需要一直切换内部时钟信号，这导致较大的电流消耗。此外，当由于高速操作和低速操作之间的变化而改变时钟缓冲器时，缓冲器改变操作在时钟使能信号达到逻辑低电平之前执行，而频率改变操作在时钟使能信号进入掉电模式之后，即在掉电模式期间执行。此时，时钟缓冲器可以用作不适用于在缓冲器改变操作之后在进行频率改变操作之前的间隔期间的操作频率的缓冲器。例如，时钟缓冲器可能在高速操作中用作低速缓冲器，或者可能在低速操作中用作高速缓冲器。因此，时钟缓冲器可能无法生成正常的内部时钟信号，并且因此，在进入/退出掉电模式的进入/退出操作期间通过使内部时钟信号同步而生成的内部信号也被异常地生成，这可能导致存储器件的故障。

技术实现要素：

8.根据本公开的各实施方式，提供一种半导体存储器件及其操作方法，半导体存储器件能够通过异步控制从外部输入的时钟使能信号而生成用于进入/退出掉电模式的进入/退出操作的内部信号，而无需同步到内部时钟信号。
9.根据本公开的一实施方式，一种半导体存储器件包括第一缓冲电路，适用于根据第一控制信号来接收命令/地址信号以输出第一缓冲信号；第一设置/保持电路，适用于根据第二控制信号而将第一缓冲信号延迟以输出内部命令/地址信号；命令解码器，适用于根据第三控制信号和内部时钟信号而通过对内部命令/地址信号解码来生成多个内部信号；以及定时控制器，适用于使时钟使能信号延迟以生成第一至第三控制信号，以及控制第一至第三控制信号以在进入掉电模式时以第一顺序被去激活，而在退出掉电模式时以与第一顺序不同的第二顺序被激活。
10.根据本公开的一实施方式，一种半导体存储器件的操作方法包括：使时钟使能信号延迟以生成第一至第三控制信号；根据第一控制信号来接收命令/地址信号以输出第一缓冲信号；根据第二控制信号而将第一缓冲信号延迟目标设置/保持时间以输出内部命令/地址信号；根据第三控制信号和内部时钟信号而通过对内部命令/地址信号解码来生成多个内部信号；以及控制第一至第三控制信号以在进入掉电模式时以第一顺序中被去激活，并且在退出掉电模式时以与第一顺序不同的第二顺序被激活。
11.根据本公开的一实施方式，一种半导体存储器件包括：第一电路，能够根据第一控制信号操作；第二电路，能够根据第二控制信号操作；第三电路，能够根据第三控制信号操作；以及控制电路，适用于与在半导体存储器件中生成的内部时钟信号异步地以第一顺序禁止第一至第三控制信号并且以第二顺序使能第一至第三控制信号。
12.根据本公开的实施方式，半导体存储器件可以通过以不与内部时钟信号同步的异步方式控制进入/退出掉电模式的进入/退出操作来降低由于内部时钟信号的切换引起的电流消耗。
13.根据本公开的实施方式，半导体存储器件可以通过防止在高速操作和低速操作之间变化时内部信号的异常生成来异步控制进入/退出掉电模式的进入/退出操作，从而防止故障。
附图说明
14.图1是示出根据本发明的一实施方式的半导体存储器件的框图。
15.图2是示出图1的定时控制器的电路图。
16.图3是用于描述图2的定时控制器的操作的波形图。
具体实施方式
17.下文参照附图描述本公开的各实施方式。然而，这些实施方式可以以不同的形式实施，并且因此不应被解释为仅限于此处阐述的实施方式。在本公开通篇中，相同的附图标记在本发明的各附图和实施方式中表示相同的部件。应注意，提及“一实施方式”、或“另一实施方式”等不一定意指仅一个实施方式，并且对任何这样的用语的不同提及不一定意指相同的实施方式。此处使用的术语“实施方式”不一定指所有实施方式。
18.将理解，尽管此处可以使用“第一”、“第二”、“第三”等术语来识别各种元件，但这些元件并不受这些术语的限制。这些术语用于区分一个元件与另一元件，否则具有相同或相似的名称。因此，一个实例中的第一元件也可以在另一实例中被称为第二或第三元件，而并非指示元件自身的任何变化。
19.还将理解，当元件被称为“连接到”或“耦接到”另一元件时，其可以直接位于该另一元件上、连接到或耦接到另一元件，或者可以存在一个或更多个居间的元件。此外，还将理解，当一个元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个居间的元件。除非另有说明或上下文另有所指，否则两个元件之间的通信，无论是直接地还是间接地连接/耦接，可以是有线的或无线的。
20.如此处使用的，单数形式也可以包括复数形式，反之亦然，除非上下文清楚地另有所指。
21.还将理解，本说明书中使用的“包括”、“具有”等术语说明所陈述的元件的存在，而非排除一个或更多个其他元件的存在或添加。如此处使用的，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。
22.图1是示出根据本发明的一实施方式的半导体存储器件100的框图。
23.参照图1，半导体存储器件100可以包括第一缓冲电路112、第二缓冲电路114、第三缓冲电路116、第四缓冲电路118、第一设置/保持(setup/hold)电路122、第二设置/保持电路124、第一同步电路132、第二同步电路134、命令解码器140、定时控制器150和内部电路160。
24.第一缓冲电路112可以根据第一控制信号bufen接收命令/地址信号ca《0:5》以输出第一缓冲信号ca_buf《0:5》。第一缓冲电路112可以具有多个缓冲电路，分别对应于命令/地址信号ca《0:5》中的比特位。例如，当命令/地址信号ca《0:5》由6个比特位组成时，可以提供6个缓冲电路112_0至112_5。第一缓冲电路112_0至112_5中的每个可以通过差分放大器实现，其通过第一输入端子(+)接收命令/地址信号ca《0:5》的相应的比特位，并且通过第二输入端子(-)接收参考电压vref。
25.第二缓冲电路114可以根据第一控制信号bufen接收芯片选择信号cs以输出第二缓冲信号cs_buf。第二缓冲电路114可以通过差分放大器实现，其通过第一输入端子(+)接收芯片选择信号cs，并且通过第二输入端子(-)接收参考电压vref。
26.第三缓冲电路116可以基于参考电压vref接收时钟使能信号cke以输出第三缓冲信号cke_buf。第三缓冲电路116可以通过差分放大器实现，其通过第一输入端子(+)接收时钟使能信号cke，并且通过第二输入端子(-)接收参考电压vref。作为参考，提供给第一至第三缓冲电路112、114和116的参考电压vref可以具有相同的电压电平、或彼此不同的电压电平。
27.第四缓冲电路118可以根据第三缓冲信号cke_buf接收从外部输入的差分时钟信号ck_t和ck_b以输出内部时钟信号iclk。根据一实施方式，第四缓冲电路118可以接收单端时钟信号，而非差分时钟信号ck_t和ck_b。根据一实施方式，可以提供内部时钟生成电路以基于第四缓冲电路118的输出生成内部时钟信号iclk。内部时钟生成电路可以由延迟锁定环路(dll)或相位锁定环路(pll)组成。
28.第一设置/保持电路122可以根据第二控制信号ca_on使第一缓冲信号ca_buf《0:5》延迟以输出内部命令/地址信号ica《0:5》。第一设置/保持电路122可以具有多个缓冲电路，分别对应于命令/地址信号ca《0:5》中的比特位。第一设置/保持电路122可以具有多个设置/保持电路，分别对应于命令/地址信号ca《0:5》中的比特位。例如，当命令/地址信号ca《0:5》由6个比特位组成时，可以提供6个设置/保持电路122_0至122_5。
29.第二设置/保持电路124可以根据第二控制信号ca_on使第二缓冲信号cs_buf延迟以输出内部芯片选择信号ics。
30.第一设置/保持电路122中的设置/保持电路122_0至122_5中的每个可以具有与第二设置/保持电路124基本上相同的配置，因此将描述第二设置/保持电路124。第二设置/保持电路124可以包括延迟补偿器sh_d和输出控制器124_0。
31.延迟补偿器sh_d可以使第二缓冲信号cs_buf延迟与目标设置/保持时间对应的延迟量。输出控制器124_0可以根据第二控制信号ca_on而将延迟补偿器sh_d的输出输出作为
内部芯片选择信号ics。输出控制器124_0可以在第二控制信号ca_on被激活(activate)时输出延迟补偿器sh_d的输出作为内部芯片选择信号ics，以及在第二控制信号ca_on被去激活(deactivate)时掩蔽(mask)延迟补偿器sh_d的输出并且输出具有逻辑低电平的内部芯片选择信号ics。第二控制信号ca_on可以在正常模式期间被激活，以及在掉电模式期间被去激活以掩蔽内部芯片选择信号ics的输出。输出控制器124_0可包括逻辑nand门nd1和反相器inv1，以对延迟补偿器sh_d的输出和第二控制信号ca_on执行逻辑and运算来输出内部芯片选择信号ics。
32.第一同步电路132可以通过与内部时钟信号iclk同步来输出内部命令/地址信号ica《0:5》。第一同步电路132可以具有多个同步电路，分别对应于命令/地址信号ca《0:5》中的比特位。例如，当命令/地址信号ca《0:5》由6个比特位组成时，可以提供6个同步电路132_0至132_5。
33.第二同步电路134可以通过与内部时钟信号iclk同步来输出内部芯片选择信号ics。
34.命令解码器140可以根据第三控制信号pwddb和内部时钟信号iclk而通过对内部命令/地址信号ica《0:5》和内部芯片选择信号ics解码来生成多个内部信号。内部信号可以包括激活信号act、预充电信号pcg、读取信号rd、写入信号wt、刷新信号ref、第一模式寄存器(mr)信号mrr和第二mr信号mrw。命令解码器140可以在正常模式期间与内部时钟信号iclk同步地通过对内部命令/地址信号ica《0:5》和内部芯片选择信号ics解码来生成内部信号。命令解码器140可在掉电模式期间根据第三控制信号pwddb来去激活或初始化内部信号。
35.内部电路160可响应于内部信号而操作。在半导体存储器件的情况下，内部电路160可以包括多个存储单元(未示出)和用于访问存储单元的外围电路(未示出)。内部电路160可以在正常模式期间执行正常操作，诸如读或写操作。例如，内部电路160可以在写入操作期间响应于内部信号而将写入数据dq存储到由内部命令/地址信号ica《0:5》中的地址指定的存储单元中。内部电路160可以在读取操作期间响应于内部信号而输出来自由内部命令/地址信号ica《0:5》中的地址指定的存储单元的读取数据dq。内部电路160可以在掉电模式期间响应于内部信号控制除特定外围电路以外的任何其他外围电路不操作。
36.在一实施方式中，第四缓冲电路118可以包括第一操作时钟缓冲器118_l和第二操作时钟缓冲器118_h。当第三缓冲信号cke_buf被激活时，第一操作时钟缓冲器118_l可以响应于从内部信号中选择的至少一个信号(例如第二mr信号mrw)来缓冲差分时钟信号ck_t和ck_b以输出具有第一频率的内部时钟信号iclk。第二操作时钟缓冲器118h可以与第一操作时钟缓冲器118_l互斥地操作。当第三缓冲信号cke_buf被激活时，第二操作时钟缓冲器118_h可以响应于第二mr信号mrw来缓冲差分时钟信号ck_t和ck_b以输出具有高于第一频率的第二频率的内部时钟信号iclk。也就是说，在时钟使能信号cke是逻辑高电平的区间期间，第四缓冲电路118可以根据第二mr信号mrw的值生成具有高频率和低频率中的任率的内部时钟信号iclk。
37.定时控制器150可以使时钟使能信号cke延迟以生成第一至第三控制信号bufen、ca_on和pwddb。特别地，由于定时控制器150未接收内部时钟信号iclk，因此定时控制器150可以通过使时钟使能信号cke异步延迟而与内部时钟信号iclk无关来输出第一至第三控制
信号bufen、ca_on和pwddb。定时控制器150可以在进入掉电模式时控制第一至第三控制信号bufen、ca_on和pwddb以第一顺序被去激活。定时控制器150可以在退出掉电模式时控制第一至第三控制信号bufen、ca_on和pwddb以不同于第一顺序的第二顺序被激活。例如，当进入掉电模式时，定时控制器150可以根据第一顺序将第三控制信号pwddb、第二控制信号ca_on和第一控制信号bufen顺次去激活。在退出掉电模式时，定时控制器150可以根据第二顺序将第三控制信号pwddb、第一控制信号bufen和第二控制信号ca_on顺次激活。
38.作为参考，第一控制信号bufen可以用作缓冲使能信号，用于控制第一和第二缓冲电路112和114接收命令/地址信号ca《0:5》和芯片选择信号cs。也就是说，在掉电模式期间，第一控制信号bufen被去激活至逻辑低电平，使得第一和第二缓冲电路112和114被禁止。第二控制信号ca_on可以用作输出控制信号，用于掩蔽来自第一和第二设置/保持电路122和124的输出控制信号。也就是说，在掉电模式期间，第二控制信号ca_on被去激活为逻辑低电平，以输出内部命令/地址信号ica《0:5》和要被固定到逻辑低电平的内部芯片选择信号ics。第三控制信号pwddb可用作用于设定内部电路160的掉电模式的掉电信号。也就是说，在掉电模式期间，第三控制信号pwddb被去激活至逻辑低电平，使得命令解码器140将内部信号去激活以设定内部电路160在掉电模式下操作。
39.图2是示出图1的定时控制器150的电路图。
40.参照图2，定时控制器150可以包括第一延迟电路dly1、第二延迟电路dly2、第三延迟电路dly3、第一逻辑电路151、第二逻辑电路152和第三逻辑电路153。
41.第一延迟电路dly1可以使第三缓冲信号cke_buf延迟第一延迟量以输出第一延迟信号cked1。第二延迟电路dly2可以使第一延迟信号cked1延迟第二延迟量以输出第二延迟信号cked2。第三延迟电路dly3可以使第二延迟信号cked2延迟第三延迟量以输出第三延迟信号cked3。例如，第一至第三延迟量可以基本上相同。然而，本发明不限于此，而一个或更多个延迟量可被控制为具有不同的延迟时间。
42.第一逻辑电路151可以根据第三缓冲信号cke_buf和第三延迟信号cked3输出第一控制信号bufen。例如，第一逻辑电路151可以包括用于缓冲第三缓冲信号cke_buf的第一缓冲器bf1以及用于对第一缓冲器bf1的输出和第三延迟信号cked3执行逻辑or运算的第一逻辑门or1。在一实施方式中，第一缓冲器bf1可以包括串联耦接的偶数(例如2)个反相器，并且第一逻辑门or1可以由逻辑or门组成。此时，第一缓冲器bf1引发的延迟时间可以小于第一至第三延迟量。如上所述，第一逻辑电路151可以输出第一控制信号bufen，其在第三延迟信号cked3被去激活时被去激活至逻辑低电平，并且在第三缓冲信号cke_buf被激活之后被激活至逻辑高电平。
43.第二逻辑电路152可以通过缓冲第二延迟信号cked2输出第二控制信号ca_on。第二逻辑电路152可以包括串联耦接的偶数(例如，2)个反相器。如上所述，第二逻辑电路152可以输出第二控制信号ca_on，其在第二延迟信号cked2被去激活之后被去激活至逻辑低电平，并且在第二延迟信号cked2被激活之后被激活至逻辑高电平。
44.第三逻辑电路153可以根据第三缓冲信号cke_buf和第一延迟信号cked1来输出第三控制信号pwddb。例如，第三逻辑电路153可以包括用于对第三缓冲信号cke_buf和第一延迟信号cked1执行逻辑or运算的第二逻辑门or2。在一实施方式中，第二逻辑门or2可以由逻辑or门组成。如上所述，第三逻辑电路153可以输出第三控制信号pwddb，其在第一延迟信号
cked1被去激活时被去激活至逻辑低电平，并且在第三缓冲信号cke_buf被激活时被激活至逻辑高电平。
45.图3是用于描述图2的定时控制器150的操作的波形图。
46.参照图3，第一至第三延迟电路dly1至dly3使第三缓冲信号cke_buf顺次延迟以输出第一至第三延迟信号cked1至cked3。
47.第三逻辑电路153在第一延迟信号cked1被去激活时将第三控制信号pwddb去激活至逻辑低电平。第二逻辑电路152在从第二延迟信号cked2去激活开始的预设时间之后将第二控制信号ca_on去激活至逻辑低电平。第一逻辑电路151在第三延迟信号cked3被去激活时将第一控制信号bufen去激活至逻辑低电平。因此，在进入掉电模式时，定时控制器150可以根据第三控制信号pwddb、第二控制信号ca_on和第一控制信号bufen被顺次去激活的第一顺序控制第一至第三控制信号bufen、ca_on和pwddb被去激活。
48.此后，第三逻辑电路153在第三缓冲信号cke_buf被激活时将第三控制信号pwddb激活至逻辑高电平。第一逻辑电路151在从第三缓冲信号cke_buf激活开始的预设时间之后将第一控制信号bufen激活至逻辑高电平。第二逻辑电路152在从第二延迟信号cked2激活开始的预设时间之后将第二控制信号ca_on激活至逻辑高电平。因此，在退出掉电模式时，定时控制器150可以根据第三控制信号pwddb、第一控制信号bufen和第二控制信号ca_on被顺次激活的第二顺序控制第一至第三控制信号bufen、ca_on和pwddb被激活。
49.如上所述，由于第二控制信号ca_on在进入掉电模式时先于第一控制信号bufen被去激活，因此内部命令/地址信号ica《0:5》和内部芯片选择信号ics可以在第一和第二缓冲电路112和114被禁止之前被掩蔽。因此，可以防止在第一和第二缓冲电路112和114被禁止时出现的异常毛刺的生成。此外，由于第三控制信号pwddb先于第二控制信号ca_on被去激活，因此可以防止由于内部命令/地址信号ica《0:5》和内部芯片选择信号ics引起的命令解码器140生成意外的内部信号。
50.此外，在退出掉电模式时，首先激活第三控制信号pwddb以使能命令解码器140。此后，由于第一控制信号bufen先于第二控制信号ca_on被激活，因此当第一和第二缓冲电路的112和114被使能时出现的异常毛刺的生成可以被第二控制信号ca_on所掩蔽。
51.如上所述，根据本公开的实施方式，半导体存储器件可以通过以不与内部时钟信号同步的异步方式控制进入/退出掉电模式的进入/退出操作来降低由于内部时钟信号的切换引起的电流消耗。根据本公开的实施方式，半导体存储器件可以通过异步控制进入/退出掉电模式的进入/退出操作、以及通过防止在高速操作和低速操作之间变化时内部信号的异常生成来防止故障。
52.应注意，尽管已结合本公开的各实施方式描述了本公开的技术精神，但这仅出于描述目的而不应被解释为限制。本领域普通技术人员应认识到，在不偏离本公开的技术精神的情况下可以进行各种变更。
53.例如，上述实施方式中作为示例提供的逻辑门和晶体管的不同位置和类型可以根据输入信号的极性来实现。
54.尽管针对具体实施方式说明和描述了本教导，但是对于本领域普通技术人员将明显的是，在本公开的启示下，在不偏离所附权利要求中限定的本公开的精神和范围的情况下可以进行各种变更和修改。

技术特征：

1.一种半导体存储器件，包括：第一缓冲电路，适用于根据第一控制信号来接收命令/地址信号以输出第一缓冲信号；第一设置/保持电路，适用于根据第二控制信号而将所述第一缓冲信号延迟以输出内部命令/地址信号；命令解码器，适用于根据第三控制信号和内部时钟信号而通过对所述内部命令/地址信号解码来生成多个内部信号；以及定时控制器，适用于：使时钟使能信号延迟以生成所述第一控制信号至第三控制信号，以及控制所述第一控制信号至第三控制信号以在进入掉电模式时以第一顺序被去激活，而在退出所述掉电模式时以与所述第一顺序不同的第二顺序被激活。2.根据权利要求1所述的半导体存储器件，其中，所述定时控制器不接收所述内部时钟信号，并且通过与所述内部时钟信号无关地使所述时钟使能信号异步延迟来输出所述第一控制信号至第三控制信号。3.根据权利要求1所述的半导体存储器件，还包括：第二缓冲电路，适用于根据所述第一控制信号接收芯片选择信号以输出第二缓冲信号；第二设置/保持电路，适用于根据所述第二控制信号而使所述第二缓冲信号延迟以输出内部芯片选择信号。4.根据权利要求3所述的半导体存储器件，其中，所述第一设置/保持电路和第二设置/保持电路中的每个包括：延迟补偿器，适用于将所述第一缓冲信号和第二缓冲信号的相应的缓冲信号延迟与目标设置/保持时间对应的延迟量；输出控制器，适用于：在所述第二控制信号被激活时将所述延迟补偿器的输出输出作为所述内部命令/地址信号和所述内部芯片选择信号两者之中的相应的内部信号，以及在所述第二控制信号被去激活时掩蔽所述延迟补偿器的输出并且将所述相应的内部信号固定到预设逻辑电平。5.根据权利要求3所述的半导体存储器件，其中，所述命令解码器在正常模式期间通过与所述内部时钟信号同步地进一步对所述内部芯片选择信号解码来生成所述内部信号，以及其中，所述命令解码器在所述掉电模式期间根据所述第三控制信号而将所述内部信号去激活。6.根据权利要求1所述的半导体存储器件，还包括内部电路，适用于响应于所述内部信号而操作。7.根据权利要求1所述的半导体存储器件，其中，所述定时控制器在进入所述掉电模式时根据所述第一顺序而将所述第三控制信号、所述第二控制信号和所述第一控制信号顺次去激活，以及其中，所述定时控制器在退出所述掉电模式时根据所述第二顺序而将所述第三控制信号、所述第一控制信号和所述第二控制信号顺次激活。8.根据权利要求1所述的半导体存储器件，还包括第三缓冲电路，所述第三缓冲电路适用于基于参考电压来接收所述时钟使能信号以输出第三缓冲信号。
9.根据权利要求8所述的半导体存储器件，还包括：第一操作时钟缓冲器，适用于：在所述第三缓冲信号被激活时，响应于从所述内部信号中选择的至少一个内部信号而缓冲外部时钟信号以输出具有第一频率的所述内部时钟信号；以及第二操作时钟缓冲器，适用于：在所述第三缓冲信号被激活时，响应于所选择的内部信号而缓冲所述外部时钟信号以输出具有高于第一频率的第二频率的内部时钟信号。10.根据权利要求8所述的半导体存储器件，其中，所述定时控制器接收所述第三缓冲信号，其中，所述定时控制器包括：第一延迟电路，适用于使所述第三缓冲信号延迟第一延迟量以输出第一延迟信号；第二延迟电路，适用于使所述第一延迟信号延迟第二延迟量以输出第二延迟信号；第三延迟电路，适用于使所述第二延迟信号延迟第三延迟量以输出第三延迟信号；第一逻辑电路，适用于根据所述第三缓冲信号和所述第三延迟信号来输出所述第一控制信号；第二逻辑电路，适用于通过缓冲所述第二延迟信号来输出所述第二控制信号；以及第三逻辑电路，适用于根据所述第三缓冲信号和所述第一延迟信号来输出所述第三控制信号。11.根据权利要求10所述的半导体存储器件，其中，所述第一延迟电路包括：第一缓冲器，适用于缓冲所述第三缓冲信号；以及第一逻辑门，用于对所述第一缓冲器的输出和所述第三延迟信号执行逻辑or运算。12.根据权利要求10所述的半导体存储器件，其中，所述第二延迟电路包括第二逻辑门，所述第二逻辑门用于对所述第三缓冲信号和所述第一延迟信号执行逻辑or运算。13.一种半导体存储器件的操作方法，包括：使时钟使能信号延迟以生成第一控制信号至第三控制信号；根据所述第一控制信号来接收命令/地址信号以输出第一缓冲信号；根据所述第二控制信号而将所述第一缓冲信号延迟目标设置/保持时间以输出内部命令/地址信号；根据所述第三控制信号和内部时钟信号而通过对所述内部命令/地址信号解码来生成多个内部信号；以及控制所述第一控制信号至第三控制信号以在进入掉电模式时以第一顺序被去激活，而在退出所述掉电模式时以与所述第一顺序不同的第二顺序被激活。14.根据权利要求13所述的操作方法，其中，所述时钟使能信号被异步延迟而与所述内部时钟信号无关。15.根据权利要求13所述的操作方法，还包括：根据所述第一控制信号来接收芯片选择信号以输出第二缓冲信号；以及根据所述第二控制信号来将所述第二缓冲信号延迟所述目标设置/保持时间以输出内部芯片选择信号。16.根据权利要求15所述的操作方法，其中，在正常模式期间通过与所述内部时钟信号同步地进一步对所述内部芯片选择信
号解码来生成所述内部信号，以及还包括在所述掉电模式期间根据所述第三控制信号而将所述内部信号去激活。17.根据权利要求13所述的操作方法，还包括：当时钟使能信号被激活时，响应于从所述内部信号中选择的至少一个内部信号，缓冲外部时钟信号以输出具有第一频率或高于所述第一频率的第二频率的所述内部时钟信号。18.根据权利要求13所述的操作方法，还包括响应于所述内部信号而操作内部电路。19.根据权利要求13所述的操作方法，其中，在进入所述掉电模式时，根据所述第一顺序控制所述第三控制信号、所述第二控制信号和所述第一控制信号顺次被去激活，其中，在退出所述掉电模式时，根据所述第二顺序控制所述第三控制信号、所述第一控制信号和所述第二控制信号顺次被激活。20.根据权利要求13所述的操作方法，其中，使所述时钟使能信号延迟包括：基于参考电压来接收所述时钟使能信号以输出第三缓冲信号；使所述第三缓冲信号延迟第一延迟量以输出第一延迟信号；使所述第一延迟信号延迟第二延迟量以输出第二延迟信号；使所述第二延迟信号延迟第三延迟量以输出第三延迟信号；根据所述第三缓冲信号和所述第三延迟信号来输出所述第一控制信号；通过缓冲所述第二延迟信号来输出所述第二控制信号；以及根据所述第三缓冲信号和所述第一延迟信号来输出所述第三控制信号。21.一种半导体存储器件，包括：第一电路，能够根据第一控制信号操作；第二电路，能够根据第二控制信号操作；第三电路，能够根据第三控制信号操作；以及控制电路，适用于：与在所述半导体存储器件中生成的内部时钟信号异步地，以第一顺序禁止所述第一控制信号至第三控制信号以及以第二顺序使能所述第一控制信号至第三控制信号。22.根据权利要求21所述的半导体存储器件，其中，所述第一电路适用于生成第一操作信号，其中，所述第二电路适用于基于所述第一操作信号而生成第二操作信号，以及其中，所述第三电路适用于基于所述第二操作信号而执行操作。23.根据权利要求22所述的半导体存储器件，其中，所述第一顺序是按所述第三控制信号、第二控制信号和第一控制信号的次序。24.根据权利要求23所述的半导体存储器件，其中，所述第二顺序是按所述第三控制信号、第一控制信号和第二控制信号的次序。25.根据权利要求22所述的半导体存储器件，其中，所述控制电路在所述半导体存储器件进入掉电模式时以所述第一顺序禁止控制信号。26.根据权利要求25所述的半导体存储器件，其中，所述控制电路在所述半导体存储器件退出所述掉电模式时以所述第二顺序使能控制信号。27.根据权利要求22所述的半导体存储器件，其中，所述第一电路是缓冲电路，适用于
根据命令/地址信号而生成第一缓冲信号作为所述第一操作信号。28.根据权利要求27所述的半导体存储器件，其中，所述第二电路是设置/保持电路，适用于使所述第一缓冲信号延迟以生成内部命令/地址信号作为所述第二操作信号。29.根据权利要求28所述的半导体存储器件，其中，所述第三电路是命令解码器，适用于对所述内部命令/地址信号解码以生成多个内部信号。

技术总结

本申请涉及半导体存储器件及其操作方法。根据本公开的实施方式，半导体存储器件包括：第一缓冲电路，适用于根据第一控制信号接收命令/地址信号以输出第一缓冲信号；第一设置/保持电路，适用于根据第二控制信号使第一缓冲信号延迟以输出内部命令/地址信号；命令解码器，适用于根据第三控制信号和内部时钟信号通过对内部命令/地址信号解码来生成多个内部信号；以及定时控制器，适用于使时钟使能信号延迟以生成第一至第三控制信号，并且控制第一至第三控制信号以在进入掉电模式时以第一顺序去激活，并且在退出掉电模式时以不同于第一顺序的第二顺序激活。序的第二顺序激活。序的第二顺序激活。