双空腔结构的制备方法与流程

本发明涉及半导体技术领域，特别是涉及双空腔结构的制备方法。

背景技术：

半导体器件包括各种利用半导体材料特殊电特性来完成特定功能的电子器件。针对不同器件的特定功能，有的器件需要在半导体衬底中制作各种形状的沟槽结构或腔体结构以满足设计要求，特别是在微机电系统(microelectromechanicalsystems，mems)中通常需要在衬底上制作结构复杂的沟槽及腔体，以形成所需的微型机构及器件。一般，采用外延方式制作的空腔外延结构，在外延层较厚时，会出现空腔下陷导致的凹坑问题，凹坑会使后续的光刻等工艺因平整度形成缺陷，无法继续进行后续的工艺。

技术实现要素：

基于此，有必要针对空腔下陷导致的凹坑问题，提供一种能够实现第一外延层的表面平整的双空腔结构的制备方法。

一种双空腔结构的制备方法，包括：

在半导体衬底上刻蚀，形成第一沟槽阵列；所述第一沟槽阵列的顶部各自分离，底部相互联通形成第一空腔；

在形成所述第一沟槽阵列的半导体衬底上生长第一外延层，使所述第一外延层覆盖所述第一沟槽阵列；

在第一外延层上刻蚀，形成第二沟槽阵列；所述第二沟槽阵列顶部各自分离，底部相互联通形成第二空腔；

在形成所述第二沟槽阵列的所述第一外延层上生长第二外延层；

刻蚀所述第一外延层、第二外延层，形成与所述第一空腔联通的直槽。

通过上述方法形成的双空腔结构的第一外延层的表面平整，几乎无缺陷，后续形成第二外延层后还可以进行小线宽的无缺陷的光刻刻蚀工艺；而且形成第二外延层后的工艺中经历湿法工艺的高速甩干后，第一外延层或第二外延层表面不会出现断裂或脱落现象，双空腔结构稳固。

在其中一个实施例中，在所述在形成所述第一沟槽阵列的半导体衬底上生长第一外延层之前，还包括：

清洗刻蚀后的所述半导体衬底；

对所述半导体衬底的上表面进行抛光处理。

在其中一个实施例中，所述在半导体衬底上刻蚀，形成第一沟槽阵列，包括：

对所述半导体衬底进行各向异性刻蚀，形成多个各自分离的沟槽；

对多个所述沟槽的底部进行各项同性刻蚀，使多个所述沟槽的底部联通，形成所述第一空腔。

在其中一个实施例中，在所述在形成所述第二沟槽阵列的所述第一外延层上生长第二外延层之前，还包括：

清洗刻蚀后的所述第一外延层；

对所述第一外延层的上表面进行抛光处理。

在其中一个实施例中，所述刻蚀所述第一外延层、第二外延层，形成与所述第一空腔联通的直槽，包括：

对所述第一外延层、第二外延层进行各向异性刻蚀，形成与所述第一空腔联通的直槽。

在其中一个实施例中，所述第一外延层的厚度范围为30～60微米。

在其中一个实施例中，所述第二外延层的厚度小于20微米。

在其中一个实施例中，所述第一沟槽阵列的顶部与所述第二沟槽阵列的底部之间的间距大于等于15微米。

在其中一个实施例中，所述第一外延层、第二外延层均是采用单片式外延炉低压生长而成。

在其中一个实施例中，所述低压生长的工艺参数范围包括：压力范围为30～80托；温度范围为1100℃～1200℃。

附图说明

图1为一个实施例中双空腔结构的制备方法的流程图；

图2a-2f为一个实施例中双空腔结构的制作方法各步骤完成后所得结构的剖面示意图；

图3为一个实施例中第一外延层的结构形貌图；

图4为传统的外延层的结构形貌图；

图5为另一个实施例中双空腔结构的制备方法的部分流程图；

图6为再一个实施例中双空腔结构的制备方法的部分流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图1所示的为一种双空腔结构的制备方法的流程图。在一个实施例中，双空腔结构的制备方法，包括以下步骤：

步骤s110：在半导体衬底上刻蚀，形成第一沟槽阵列；所述第一沟槽阵列顶部各自分离，底部相互联通形成第一空腔。

如图2a和图2b所示，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。

对半导体衬底100进行刻蚀，形成第一沟槽阵列111。其中，第一沟槽阵列111包括多个沟槽101，其多个沟槽101的底部各地分离，多个沟槽101的底部相互联通形成第一空腔103。具体地，对半导体衬底100进行刻蚀，形成第一沟槽阵列111，具体包括：对所述半导体衬底100进行各向异性刻蚀，形成多个各自分离的沟槽101；对多个所述沟槽101的底部进行各项同性刻蚀，使多个所述沟槽101的底部联通，形成所述第一空腔103。

其中，对半导体进行各向异性刻蚀时，采用等离子体刻蚀，这样易于形成口径较小的、垂直性好的、深宽比较大的多个沟槽101。多个沟槽101的数量、形状(例如圆形或者方形)及具体排列方式并不是限制性的，本领域技术人员可以根据欲形成的腔体的区域的形状大小、刻蚀的条件等等来选择。

采用等离子体干法刻蚀，对多个所述沟槽101的底部进行各项同性刻蚀。刻蚀的过程中，控制反应离子刻蚀的工艺条件，采用sf6、cf4等气体，其在沿沟槽101阵列排布的方向的刻蚀速率大于沟槽101延伸，会以较快速率横向刻蚀，直至沟槽101底部之间的硅衬底被刻蚀掉，使多个所述沟槽101的底部联通，形成所述第一空腔103。其中第一空腔103的具体形状以及尺寸也不是限制性的。

步骤s120：在形成所述第一沟槽阵列的半导体衬底上生长第一外延层，使所述第一外延层覆盖所述第一沟槽阵列。

如图2c所示，在一个实施例中，采用采用单片式外延炉低压生长形成第一外延层200，其工艺参考范围可以设置为压力范围为30～80托，其中，1托(torr)＝133.322帕(pa)；温度范围为1100度～1200度，生长速率约1～2um/min。其中，第一外延层200的厚度范围为30～60微米，在本实施中，其第一外延层200的厚度为30微米。通过控制外延生长的速率以及外延生长的时间，可以精确地控制外延层的厚度。通过此方法生成的第一外延层200的表面几乎无缺陷，同时第一外延层200表面较平整如图3，台阶最大凹陷深度为0.88um，而常规的多片式外延设备使用常压外延工艺(化学溶液沉积技术)等生长一层30～60um的厚外延层，结构表面较容易产生缺陷，同时会形成3～5um不规则凹陷的台阶如图4，表面非常不平整。采用采用单片式外延炉低压生长形成第一外延层200就可以避免第一外延层200太厚导致的台阶过大不平整的问题。

步骤s130：在第一外延层上刻蚀，形成第二沟槽阵列；所述第二沟槽阵列顶部各自分离，底部相互联通形成第二空腔。

如图2d所示，对第一外延层200进行刻蚀，形成第二沟槽阵列211。其中，第二沟槽阵列211包括多个沟槽201，其多个沟槽201的底部各地分离，多个沟槽201的底部相互联通形成第二空腔203。具体包括：对所述第一外延层200进行各向异性刻蚀，形成多个各自分离的沟槽201；对多个所述沟槽201的底部进行各项同性刻蚀，使多个所述沟槽201的底部联通，形成所述第二空腔203。

其中，对第一外延层200进行各向异性刻蚀时，采用等离子体刻蚀，这样易于形成口径较小的、垂直性好的、深宽比较大的多个沟槽201。多个沟槽201的数量、形状(例如圆形或者方形)及具体排列方式并不是限制性的，本领域技术人员可以根据欲形成的腔体的区域的形状大小、刻蚀的条件等等来选择。

采用等离子体干法刻蚀，对多个所述沟槽201的底部进行各项同性刻蚀。刻蚀的过程中，控制反应离子刻蚀的工艺条件，采用sf6、cf4等气体刻蚀，其在沿沟槽201阵列排布的方向的刻蚀速率大于沟槽201延伸，会以较快速率横向刻蚀，直至沟槽201底部之间的硅衬底被刻蚀掉，使多个所述沟槽201的底部联通，形成所述第二空腔203。其中第二空腔203的具体形状以及尺寸也不是限制性的。

在一个实施例中，形成的第二沟槽阵列211的深度范围在12微米左右，由于第一外延层200的厚度范围在30～60微米之间，有足够大的刻蚀空间来形成第二沟槽阵列211，在形成第二沟槽阵列211的过程中不会破坏第一沟槽阵列111。

在一个实施例中，所述第一沟槽阵列111的顶部与所述第二沟槽阵列211的底部之间的间距大于等于15微米。也即，第一沟槽阵列111与第二沟槽阵列211之间保持一定的安全距离，在刻蚀的过程中，互不影响。

步骤s140：在形成所述第二沟槽阵列的所述第一外延层上生长第二外延层。

如图2e所示，在一个实施例中，采用采用单片式外延炉低压生长形成第二外延层300，其工艺参考范围可以设置为：压力范围为30～80t其中，1托(torr)＝133.322帕(pa)；温度范围为1100度～1200度，生长速率约1～2um/min。其中，第二外延层300的厚度范围小于20微米，在本实施中，其第二外延层300的厚度为15微米。通过控制外延生长的速率以及外延生长的时间，可以精确地控制外延层的厚度。

步骤s150：刻蚀所述第一外延层、第二外延层，形成与所述第一空腔联通的直槽。

如图2f所示，采用等离子体各向异性干法刻蚀对第一外延层200、第二外延层300刻蚀，形成与所述第一空腔103联通的直槽205。其中，直槽205的数量、形状(例如圆形或者方形)及具体排列方式不作具体限定。

在形成联通所述第一空腔103与所述第二空腔203的直槽205之前，还可以根据形成的半导体器件的类型，进行相应的光刻、离子注入、湿法工艺的高速甩干等工艺。也即，在形成第二外延层300之后，在形成直槽205之前可以进行小线宽的无缺陷的光刻刻蚀工艺；而且双空腔结构稳固，经历湿法工艺的高速甩干后，第一外延层200或第二外延层300表面不会出现断裂或脱落现象。

通过上述方法形成的双空腔结构的第一外延层200的表面平整，几乎无缺陷，在形成第二外延层300后，还可以进行小线宽的无缺陷的光刻刻蚀工艺；而且双空腔结构稳固，经历湿法工艺的高速甩干后，第一外延层200或第二外延层300表面不会出现断裂或脱落现象。同时，通过设置连通第一空腔103的直槽205可以在形成的双空腔结构的第二外延层300层表面形成轮胎压力监测结构(tirepressuremonitoringsystem，tpms)、质量块等。

如图5所示，在一个实施例中，在所述在形成所述第一沟槽阵列的半导体衬底上生长第一外延层之前，还包括：

步骤s112：清洗刻蚀后的所述半导体衬底。

清洗刻蚀后的所述半导体衬底100，其目的是清除半导体衬底100表面的污染杂质。在本实施例中，采用酸性液体清洗半导体衬底100。

步骤s114：对所述半导体衬底的上表面进行抛光处理。

对清洗后的半导体衬底100的上表面进行抛光处理，也就是，对用于形成第一外延层200的半导体衬底100表面进行抛光处理。通过抛光处理可以去除半导体衬底100表面的杂质颗粒，得到平整的半导体衬底100表面。

如图6所示，在一个实施例中，在所述在形成所述第二沟槽阵列的所述第一外延层上生长第二外延层之前，还包括：

步骤s132：清洗刻蚀后的所述第一外延层。

清洗刻蚀后的所述第一外延层200，其目的是清除半导体衬底100表面的污染杂质。在本实施例中，采用酸性液体清洗半导体衬底100。

步骤s134：对所述第一外延层的上表面进行抛光处理。

对清洗后的第一外延层200的上表面进行抛光处理，也就是，对用于形成第二外延层300的第一外延层200表面进行抛光处理。通过抛光处理可以去除第一外延层200表面的杂质颗粒，得到平整的第一外延层200表面。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

技术特征：

技术总结

本发明涉及一种双空腔结构的制备方法。制备方法，包括：在半导体衬底上刻蚀，形成第一沟槽阵列；第一沟槽阵列的顶部各自分离，底部相互联通形成第一空腔；在形成第一沟槽阵列的半导体衬底上生长第一外延层，使第一外延层覆盖第一沟槽阵列；在第一外延层上刻蚀，形成第二沟槽阵列；第二沟槽阵列顶部各自分离，底部相互联通形成第二空腔；在形成第二沟槽阵列的第一外延层上生长第二外延层；刻蚀第一外延层，形成联通第一空腔与第二空腔的直槽。通过上述方法形成的双空腔结构的第一外延层的表面平整，几乎无缺陷，后续还可以进行小线宽的无缺陷的光刻刻蚀工艺；结构稳固，在后续工艺中经历湿法工艺的高速甩干后，不会出现断裂或脱落现象。