Preliminary
GS8322V18(B/E)/GS8322V36(B/E)/GS8322V72(C)
2M x 18, 1M x 36, 512K x 7236Mb S/DCD Sync Burst SRAMs
250 MHz –133 MHz
1.8 V V DD 1.8 V I/O
119-, 165-, & 209-Pin BGA Commercial Temp Industrial Temp Features
• FT pin for user-configurable flow through or pipeline operation • Single/Dual Cycle Deselect selectable
• IEEE 1149.1 JTAG-compatible Boundary Scan
蚕蛹虫草• ZQ mode pin for user-selectable high/low output drive • 1.8 V +10%/–10% core power supply • 1.8 V +10%/–10% core power supply • 1.8 V I/O supply
• LBO pin for Linear or Interleaved Burst mode
• Internal input resistors on mode pins allow floating mode pins • Default to SCD x18/x36 Interleaved Pipeline mode • Byte Write (BW) and/or Global Write (GW) operation • Internal self-timed write cycle
• Automatic power-down for portable applications
• JEDEC-standard 119-, 165-, and 209-bump BGA package • Pb-Free packages available
Functional Description
Applications
The GS8322V18/36/72 is a 37,748,736-bit high performance synchronous SRAM with a 2-bit burst address counter. Although of a type originally developed for Level 2 Cache applications supporting high performance CPUs, the device now finds application in synchronous SRAM applications, ranging from DSP main store to networking chip set support.
Controls
Addresses, data I/Os, chip enable (E1), address burst control inputs (ADSP, ADSC, ADV), and write control inputs (Bx, BW, GW) are synchronous and are controlled by a positive-edge-triggered clock input (CK). Output enable (G) and power down control (ZZ) are asynchronous inputs. Burst cycles can be initiated with either ADSP or ADSC inputs. In Burst mode, subsequent burst addresses are generated internally and are controlled by ADV. The burst address counter may be configured to count in
either linear or interleave order with the Linear Burst Order (LBO) input. The Burst function need not be used. New addresses can be loaded on every cycle with no degradation of chip performance.
Flow Through/Pipeline Reads
The function of the Data Output register can be controlled by the user via the FT mode . Holding the FT mode pin low places the RAM in Flow Through mode, causing output data to bypass the Data Output Register. Holding FT high places the RAM in
Pipeline mode, activating the rising-edge-triggered Data Output Register.
SCD and DCD Pipelined Reads
The GS8322V18/36/72 is a SCD (Single Cycle Deselect) and DCD (Dual Cycle Deselect) pipelined synchronous SRAM. DCD SRAMs pipeline disable commands to the same degree as read commands. SCD SRAMs pipeline deselect commands one stage less than read commands. SCD RAMs begin turning off their outputs immediately after the deselect command has been captured in the input registers. DCD RAMs hold the deselect command for one full cycle and then begin turning off their outputs just after the second rising edge of clock. The user may configure this SRAM for either mode of operation using the SCD mode input.
Byte Write and Global Write
Byte write operation is performed by using Byte Write enable (BW) input combined with one or more
individual byte write signals (Bx). In addition, Global Write (GW) is available for writing all bytes at one time, regardless of the Byte Write control inputs.
FLXDrive™
The ZQ pin allows selection between high drive strength (ZQ low) for multi-drop bus applications and normal drive strength (ZQ floating or high) point-to-point applications. See the Output Driver Characteristics chart for details.
Parameter Synopsis
-250
-225-200-166-150-133Unit
Pipeline 3-1-1-1
KQ t KQ (x72)tCycle 3.04.0 3.04.4 3.05.0 3.56.0 3.86.7 4.07.5ns ns Curr (x18)Curr (x36)Curr (x72)285350440265320410245295370220260320210240300185215265mA mA mA Flow Through 2-1-1-1
t KQ tCycle 6.56.57.07.07.57.58.08.08.58.58.58.5ns ns Curr (x18)Curr (x36)Curr (x72)
205235315
195225295
185210265
175200255
165190240
155175230
mA mA mA
GS8322V18(B/E)/GS8322V36(B/E)/GS8322V72(C)
209-Bump BGA—x72 Common I/O—Top View (Package C)
1234567891011
A DQ G DQ G A E2ADSP ADSC ADV E3A DQ
B DQ B A
B DQ G DQ G B
C BG NC BW A BB BF DQ B DQ B B
C DQ G DQ G BH B
D NC E1NC B
E BA DQ B DQ B C
D DQ G DQ G V SS NC NC G GW NC V SS DQ B DQ B D
E DQP G DQP C V DDQ V DDQ V DD V DD V DD V DDQ V DDQ DQP
F DQP B E
F DQ C DQ C V SS V SS V SS ZQ V SS V SS V SS DQ F DQ F F
G DQ C DQ C V DDQ V DDQ V DD MCH V DD V DDQ V DDQ DQ F DQ F G
H DQ C DQ C V SS V SS V SS MCL V SS V SS V SS DQ F DQ F H J DQ C DQ C V DDQ V DDQ V DD MCL V DD V DDQ V DDQ DQ F DQ F J K NC NC CK NC V SS MCL V SS NC NC NC NC K L DQ H DQ H V DDQ V DDQ V DD FT V DD V DDQ V DDQ DQ A DQ A L M DQ H DQ H V SS V SS V SS MCL V SS V SS V SS DQ A DQ A M N DQ H DQ H V DDQ V DDQ V DD SCD V DD V DDQ V DDQ DQ A DQ A N P DQ H DQ H V SS V SS V SS ZZ V SS V SS V SS DQ A DQ A P R DQP D DQP H V DDQ V DDQ V DD V DD V DD V DDQ V DDQ DQP A DQP E R T DQ D DQ D V SS NC NC LBO NC NC V SS DQ E DQ E T U DQ D DQ D NC A A A A A A DQ E DQ E U V DQ D DQ D A A A A1A A A DQ E DQ E V W DQ D DQ D TMS TDI A A0A TDO TCK DQ E DQ E W
11 x 19 Bump BGA—14 x 22 mm2 Body—1 mm Bump Pitch
高浓除砂器GS8322V18(B/E)/GS8322V36(B/E)/GS8322V72(C)
GS8322V72 209-Bump BGA Pin Description
Type
Description
A 0, A 1I Address field LSBs and Address Counter Preset Inputs.
An I
Address Inputs
DQ A DQ B DQ C DQ D DQ E DQ F DQ G DQ H I/O Data Input and Output pins
B A , B B I Byte Write Enable for DQ A , DQ B I/Os; active low B
C ,B
D I Byte Write Enable for DQ C , DQ D I/Os; active low B
E , B
F , B
G ,B H
I Byte Write Enable for DQ E , DQ F , DQ G , DQ H I/Os; active low
NC —No Connect
CK I Clock Input Signal; active high
GW I Global Write Enable—Writes all bytes; active low
E 1I Chip Enable; active low E 3I Chip Enable; active low E 2I Chip Enable; active high G I Output Enable; active low
ADV I Burst address counter advance enable; active low ADSP, ADSC
I Address Strobe (Processor, Cache Controller); active low
ZZ I Sleep Mode control; active high FT I Flow Through or Pipeline mode; active low LBO I Linear Burst Order mode; active low
SCD I Single Cycle Deselect/Dual Cycle Deselect Mode Control
MCH I
Must Connect High MCL Must Connect Low BW I Byte Enable; active low
ZQ I FLXDrive Output Impedance Control
(Low = Low Impedance [High Drive], High = High Impedance [Low Drive])
TMS I Scan Test Mode Select TDI I Scan Test Data In TDO O Scan Test Data Out TCK
I
Scan Test Clock
GS8322V18(B/E)/GS8322V36(B/E)/GS8322V72(C)
V DD I Core power supply V SS I I/O and Core Ground V DDQ
I
Output driver power supply
GS8322V72 209-Bump BGA Pin Description (Continued)
Symbol无纺布储物箱
Type
Description
GS8322V18(B/E)/GS8322V36(B/E)/GS8322V72(C)
超导量子比特芯片
165-Bump BGA—x18 Commom I/O—Top View (Package E)
1234567891011
A NC A E1B
B N
C E3BW ADSC ADV A A A
B N
C A E2NC BA CK GW G ADSP A NC B
C NC NC V DDQ V SS V SS V SS V SS V SS V DDQ NC DQPA C
D NC DQB V DDQ V DD V SS V SS V SS V DD V DDQ NC DQA D
E NC DQB V DDQ V DD V SS V SS V SS V DD V DDQ NC DQA E
F NC DQB V DDQ V DD V SS V SS V SS V DD V DDQ NC DQA F
G NC DQB V DDQ V DD V SS V SS V SS V DD V DDQ NC DQA G
H FT MCL NC V DD V SS V SS V SS V DD NC ZQ ZZ H
J DQB NC V DDQ V DD V SS V SS V SS V DD V DDQ DQA NC J
K DQB NC V DDQ V DD V SS V SS V SS V DD V DDQ DQA NC K
L DQB NC V DDQ V DD V SS V SS V SS V DD V DDQ DQA NC L
M DQB NC V DDQ V DD V SS V SS V SS V DD V DDQ DQA NC M
N DQPB SCD V DDQ V SS NC A NC V SS V DDQ NC NC N
P NC NC A A TDI A1TDO A A A A P
R LBO A A A TMS A0TCK A A A A R
11 x 15 Bump BGA—15 mm x 17 mm Body—1.0 mm Bump Pitch
GS8322V18(B/E)/GS8322V36(B/E)/GS8322V72(C)
165-Bump BGA—x36 Common I/O—Top View 1
234567891011A NC A E1BC BB E3BW ADSC ADV A NC A B NC A E2BD BA CK GW G ADSP A NC B C DQPC NC V DDQ V SS V SS V SS V SS V SS V DDQ NC DQPB C D DQC DQC V DDQ V DD
V SS V SS V SS V DD V DDQ DQB DQB D E DQC DQC V DDQ V DD V SS V SS V SS V DD V DDQ DQB DQB E F DQC DQC V DDQ V DD V SS V SS V SS V DD V DDQ DQB DQB F G DQC DQC V DDQ V DD V SS V SS V SS V DD V DDQ DQB DQB G H FT MCL NC V DD V SS V SS V SS V DD NC ZQ ZZ H J DQD DQD V DDQ V DD V SS V SS V SS V DD V DDQ DQA DQA J K DQD DQD V DDQ V DD V SS V SS V SS V DD V DDQ DQA DQA K L DQD DQD V DDQ V DD V SS V SS V SS V DD V DDQ DQA DQA L M DQD DQD V DDQ V DD V SS V SS V SS V DD V DDQ DQA DQA M N DQPD SCD V DDQ V SS NC A NC V SS V DDQ NC DQPA N P NC NC A A TDI A1TDO A A A A P R
LBO
A
A
A
TMS
A0
TCK
A
焊接三通A
A
A
R
11 x 15 Bump BGA—15 mm x 17 mm Body—1.0 mm Bump Pitch
(Package E)
豫公网安备41160202000603
站长QQ:729038198
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