第五章习题答案
答：存储器的分类如下图：
数字像素 请说明存储器的分级结构及其工作原理。
答：存储器的分级结构：寄存器组、高速缓冲存储器、主存储器和外存储器。
寄存器组是最高一级的存储器。在微型计算机中，寄存器组一般是微处理器内含的，设置一
系列寄存器是为了尽可能地减少微处理器从外部取数的次数。
第二级存储器是高速缓冲存储器(Cache)。这一级存储器一般只装载当前用得最多的程序或数据，使微处理器能以自己最高的速度工作。
第三级是内存储器。运行的程序和数据都放在其中。
最低一级存储器是大容量的外存，在存取速度上比内存要慢得多。由于它平均存储费用很低，所以大量用作后备存储器，存储各种程序和数据。
答：存储器的主要性能指标有：存储容量、存取时间、可靠性、功耗、集成度、性价比。
下列SRAM芯片各需要多少条地址线进行寻址各需要多少条数据I/O线 (1) 512×4b (2) 1K×4b (3) lK×8b (4) 2K×1b
(5) 4K×lb (6) 16K×4b (7) 64K×1b (8) 256K×4b
答：（1）需地址线9条，数据线4条
（2）需地址线10条，数据线4条
（3）需地址线10条，数据线8条
（4）需地址线11条，数据线1条
（5）需地址线12条，数据线1条
（6）需地址线14条，数据线4条
（7）需地址线16条，数据线1条
（7）需地址线18条，数据线4条
使用下列RAM芯片组成所需的存储容量，各需多少RAM芯片各需多少RAM芯片组共需多少寻址线每块芯片需多少地址线
(1) 512×4b的芯片，组成8KB的存储容量。
(2) 1K×1b的芯片，组成32KB的存储容量。
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(3) 1K×4b的芯片，组成4KB的存储容量。
(4) 4K×1b的芯片，组成64KB的存储容量。
答：（1）需32个芯片，组成16个芯片组，需13条地址线寻址，每块芯片需9条地址线寻址。
（2）需256个芯片，组成32个芯片组，需15条地址线寻址，每块芯片需10条地址线寻址。
（3）需8个芯片，组成4个芯片组，需12条地址线寻址，每块芯片需10条地址线寻址。
（4）需128个芯片，组成16个芯片组，需16条地址线寻址，每块芯片需12条地址线寻址。
已知某RAM芯片的引脚中有12根地址线，8位数据线。该存储器的容量为多少字节，若该芯片所占存储空间的起始地址为1000H，其结束地址是多少
答：该存储器的容量为4K字节，若该芯片所占存储空间的起始地址为1000H，其结束地址是1FFFH。
用8K×1b的RAM芯片组成16K×8b的存储器，需要多少芯片地址线中哪些参与片内寻址哪些参与芯片组的片选择信号
答：需16个芯片A12~A0参与片内寻址，A19~A13参与芯片组的选择信号。
常用的存储器片选控制方法有哪几种各有何特点
答：（1）线选法：线性选择法，是指直接用地址总线的高位地址中的某一位直接作为存储器芯片的片选信号()，用地址线的低位实现对芯片的片内选择(寻址)。
线选法的优点是电路简单，选择芯片不需外加逻辑电路。但线选法不能充分利用系统的存储器空间，每个芯片所占的地址空间把整个地址空间分成了相互隔离的区段，即地址空间不连续，这给编程带来一定困难。同时，每个存储单元具有多个地址，造成地址重叠现象。所以，线选法只适用于容量较少的简单微机系统或不需要扩充内存空间的系统。
（2）全译码法：将系统地址总线中除片内地址以外的全部高位地址接到地址译码器的输入端参加译码，把译码器的输出信号作为各芯片的片选信号，将它们分别接到存储器芯片的片选端，以实现片选。
全译码法的优点是可以使每片(或组)芯片的地址范围不仅是唯一确定的，而且也是连续的，不会产生地址重叠现象，但对译码电路要求较高。通常当存储器芯片较多时，采用这种方法。
（3）部分译码法：将高位地址线中某几位(而不是全部高位)地址经过译码器译码，作为片选信号，仍用地址线低位部分直接连到存储器芯片的地址输入端实现片内寻址。该方法实际是线选法和全译码法的混合方式。显然，部分译码也存在地址重叠问题。 设计一个12KB容量的存储器，要求EPROM区为8KB，从0000H开始，采用2716芯片(2K×8)，RAM区为4KB，从2000H开始，采用2128或6116芯片(2K×8)。系统提供16位地址线、8根数据线。
答：（提示）需4个2716芯片、2个6116芯片。A10~A0作为2716和6116的字选线，A15~A11作为片选线。
简述双端口存储器与传统的单端口存储器的区别
答：单端口存储器，只有一套主存地址寄存器MAR、地址译码器、主存数据寄存器MDR和
一套读写电路，在任一时刻只能接受来自其中一方的访问请求，是一种串行工作模式，使CPU与I/O设备经常面临争访主存的矛盾。
而双端口随机存储器有两个访问端口，即两套主存地址寄存器MAR、地址译码器、主存数据寄存器MDR和两套读写电路，两个端口分别连接两套独立的总线(AB、DB和CB)，可同时接受来自两方面的访问内存请求，使存储器工作实现了并行，从而提高了整个计算机系统的效率。
双端口存储器发生读写冲突的条件是什么发生冲突时，判断逻辑如何决定对哪个端口优先进行读写操作
答：动力换挡变速箱当两个端口均为开放状态(为高电平)且存取地址相同时，发生读写冲突。此时判断逻辑可以使地址匹配或片使能匹配下降至5ns，并决定对哪个端口进行存取。判断方式有以下两种：（1）如果地址匹配且在之前有效，片上的控制逻辑在和之间进行判断来选择端口(判断)。（2）如果在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。
存储模块有哪几种组织方式，各有何优缺点
答：存储模块的组织方式有：顺序组织方式和交错组织方式。
对于连续字的成块传送，交错方式的模块组织提供了一种多模块流水式存取的可能性；而顺序方式是单一模块存取时其它模块不工作，成块传送时无模块并行性。但是某一模块出现故障时，对顺序方式存储器只是局部故障，而对交错方式来说却是全局性故障。另外，顺序方式存储器对增添模块来扩充容量也方便些。
简述8086CPU对“规则存放”的字与“非规则存放”的字的访问过程。
答：“规则存放”的字的访问：无人机管控当字的地址为偶数地址时，其A0为低电平而自动选中偶地址存储模块，并由地址A19～A1选中其中的一个字节。同时，CPU将自动置为低电平，选中奇地址存储模块。同样由地址A19～A1选中其中的一个字节，显然该字节的地址等于所给偶数地址加1。于是，分属于两个存储模块但地址码连续的两个字节将分别通过数据总线的高8位和低8位同时传送，从而在一个总线周期中完成16位字的访存操作。
“非规则存放”的字的访问：当字的地址为奇数地址时，因其A0硬质合金丝锥为高电平，无法自动选中偶地址存储模块，则CPU只能使用两个总线周期，分两步完成所要求的访存操作：第一步，将置为低电平，在奇地址存储模块中选中指定的一个字节，通过数据总线的高8位传送，用一个总线周期完成第一字节的访存操作；第二步，将所给奇数地址加1成为偶数地址，将置为高电平，选中偶地址存储模块中的指定字节，通过数据总线的低8位传送，在第二个总线周期中完成第二字节的访存操作。
说明80486CPU在进行字节/字/双字数据访问时，数据地址与、、、之间的关系。
答：如果在一个总线周期中要完成双字数据的访问，则4路信号同时有效，同时选中4个存储模块工作；如果访问的是16位数据，则选中两个存储模块工作(一般是/或/有效)；如果只访问8位数据，则只选中一个存储模块工作（、、、其中之一有效）。
简述高速缓冲存储器的基本工作原理。
Cache的工作原理是基于程序访问的局部性原理。根据局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在—段时间内使用，这对提高程序的运行速度有很大的作用。这个介于主存和CPU之间的高速小容量存储器称为高速缓冲存储器(Cache)。
Cache与主存的地址映射方式有哪几种各有什么特点
答：三种：（1）全相联映射。这种方式是将一个主存块的地址(块号)与块的内容一起都存于Cache行中。一个块可以拷贝到Cache的任意一行上，极其灵活；但这也带来查困难，对于一个指定的内存地址必须将其块号与Cache所有行的标记同时进行比较。主要缺点是比较器电路难于设计与实现。
（2）直接映射方式中一个主存块只能拷贝到Cache的一个特定行位置上去。块号j与能保存此块的行号i有如下关系： i＝j MOD m (m是Cache总行数)。直接映射方式的优点是硬件简单，成本低。缺点是每个主存块只有一个固定的行位置可存放。如果块号相距m整数倍的两个块存于同一Cache行时，就要发生冲突。
（3）组相联映射方式是将Cache分成u组，每组v行。主存块存放到哪个组是固定的，至于存放到该组哪个行是灵活的。即有如下关系：
m＝u × v
组号q＝j M0D u
组相联映射方式是前两种方式的折中。
为保持Cache内容与主存的一致性，可采取哪些写操作策略
答：三种写操作策略：写贯通法、写回法和写一次法。
写贯通法要求：Cache写命中时Cache与存储器同时完成写修改，即处理器的写操作贯通Cache直达到存储器。Cache写未命中时有写分配与写不分配之分。所谓的写不分配是只完成存储器修改，无其它动作。所谓的写分配是完成存储器写修改之后将修改行再装入Cache，即为写未命中的行分配一个新行。
写回法要求：Cache写命中时只在Cache中完成写修改，并不立即写回主存，只有当此行
被换出时才写回主存。如果CPU写未命中，为包含欲写字的主存块在Cache分配一行，将此块整个拷贝到Cache后对其进行修改。主存的写操作修改统一地留到换出时再进行。
写一次法是基于写回法并结合写贯通法的写策略：写命中与写未命中的处理方法与写回法基本相同，只是第一次写命中时要同时写回主存。
设一个Cache的容量为2K字，每个块为16字，求
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