数据传输电路及图像传感器的制作方法

1.本发明涉及图像传感器设计及应用技术领域，尤其涉及一种数据传输电路及图像传感器。

背景技术：

2.cmos图像传感器(the cmos image sensor，cis)已广泛应用于视频、监控、工业制造、汽车、家电等成像领域。cis主流读出电路结构是以列级单斜模数转换器(analog-to-digital converter，adc)为主的读出电路，以保证cis在合理的功耗下具有足够的转换精度和速度。随着应用对cis分辨率、帧率的不断提高，列adc将数据同时读出后需要在较短时间内将这些数据通过数据传输电路从所述列adc传送出去，以进行进一步的数据处理。该数据传输电路需要在更短的行周期内将所有列adc数据全部传送完毕，这对于该数据传输电路的驱动能力、频率要求都很高。在分辨率较高的cis中，并行的adc列数较多，adc数据汇入总线进行串行输出时，总线寄生电容、电阻时间常数相对较大，总线驱动所消耗的功耗会很大，并且传输的最高频率会受到限制。
3.目前的技术方案，例如授权公开号为cn108184081b的一篇中国专利公开了一种用于cmos图像传感器中的中高速数据传输读出电路及读出通道，通过将高速数据传输电路连接在每列像素之后，由采样保持电路、列adc电路、列lvds输出电路组成。电路将每列像素输出的复位信号、光生信号通过流水线采样保持电路、列adc电路进行模数转换，再通过流水线式锁存保持电路输出到列lvds电路，实现数据的高速传输。该方法在数字信号输出阶段是通过多路选择电路控制每列三态门的使能将列信号输出至对应的lvds通道，会存在列信号输出延迟的风险，导致列信号读出时序的增加。
4.因此，本技术提出了一种数据传输电路及图像传感器，在具备高驱动能力的前提下，又能够实现高频传输速率。

技术实现要素：

5.本发明提供了一种数据传输电路及图像传感器，以解决对于分辨率要求较高的图像传感器的数据传输的最高频率不能满足实际需求的技术问题。
6.第一方面，本发明提供一种数据传输电路，应用于图像传感器，所述图像传感器包括至少一个计数器，包括：第一数据传输模块和第二数据传输模块，所述第一数据传输模块包括至少一个数据传输单元；所述数据传输单元包括数据传输线路和驱动单元，所述驱动单元通过所述数据传输线路与所述图像传感器中的所有所述计数器同一计数位的输出端连接；所述驱动单元通过所述数据传输线路获取所述计数位的输出、将所述计数位的输出转换为所述驱动单元内部的电流差异、以及将所述电流差异转换为电压差异；所述驱动单元还连接所述第二数据传输模块，所述第二数据传输模块用于将所述电压差异转换为逻辑电平信号，所述逻辑电平信号用于生成图像信息。
7.其有益效果在于：本发明所提供的所述数据传输电路中的驱动单元能够快速的将
所述计数位的输出转换为所述驱动单元内部的电流差异，并立即进行放大输出，能够满足图像传感器的高分辨率、高帧率数据传输的要求。
8.可选地，所述数据传输线路包括第一线路和第二线路，所述驱动单元的一个输入端通过所述第一线路与所述计数位的第一输出端电连接，所述驱动单元的另一个输入端通过所述第二线路与所述同一计数位的第二输出端电连接，所述第一输出端与所述第二输出端所输出的信号的方向相反。其有益效果在于：通过所述驱动单元的一个输入端通过所述第一线路与所述计数位的第一输出端电连接、所述驱动单元的另一个输入端通过所述第二线路与所述同一计数位的第二输出端电连接、所述第一输出端与所述第二输出端所输出的信号的方向相反，那么当所述计数位进行输出时，所述驱动单元所获取到的两个信号必然有差异，实现所述驱动单元对该差异的快速响应。
9.可选地，所述驱动单元包括第一放大单元和第二放大单元，所述第一放大单元通过所述第一线路与所述计数位的第一输出端连接，所述第二放大单元通过所述第二线路与所述计数位的第二输出端电连接，所述第一输出端为所述计数位的正相输出端或反相输出端中的一个，所述第二输出端为所述计数位的正相输出端或反相输出端中的另一个。其有益效果在于：所述第一放大单元和所述第二放大单元分别对接收到的信号进行放大处理，以便于强化差异，得到准确的所述驱动单元的输出结果。
10.可选地，当所述第一输出端为所述计数位的正相输出端、所述第二输出端为所述计数位的反相输出端时，所述第一放大单元包括第一放大器和第二放大器，所述第二放大单元包括第三放大器、第四放大器和镜像单元；所述第一放大器包括：第一p型晶体管、第二p型晶体管、第一n型晶体管和第二n型晶体管，所述第二放大器包括：第三p型晶体管、第四p型晶体管和第三n型晶体管；所述第三放大器包括：第五p型晶体管、第六p型晶体管、第四n型晶体管和第五n型晶体管，所述第四放大器包括：第七p型晶体管、第八p型晶体管和第六n型晶体管，所述镜像单元包括第七n型晶体管和第八n型晶体管；所述第一p型晶体管的源极分别连接第一电源、第二p型晶体管的源极、所述第三p型晶体管的源极，所述第一p型晶体管的栅极分别连接所述第二p型晶体管的栅极、所述第一p型晶体管的漏极，所述第一p型晶体管的漏极连接所述第一n型晶体管的漏极；所述第二p型晶体管的漏极连接所述第二n型晶体管的漏极；所述第三p型晶体管的栅极连接所述第四p型晶体管的栅极，所述第三p型晶体管的漏极分别连接第一线路的一端、所述第三n型晶体管的漏极、所述第三n型晶体管的栅极、所述第一n型晶体管的栅极；所述第四p型晶体管的漏极分别连接所述第八n型晶体管的漏极；所述第一n型晶体管的源极接地；所述第二n型晶体管的栅极用于接收第一偏置电压，所述第一偏置电压用以给所述驱动单元提供稳定的偏置电流，所述第二n型晶体管的源极接地；所述第三n型晶体管的源极接地；所述第五p型晶体管的源极分别连接第二电源、第六p型晶体管的源极、所述第七p型晶体管的源极，所述第五p型晶体管的栅极分别连接所述第六p型晶体管的栅极、所述第五p型晶体管的漏极，所述第五p型晶体管的漏极连接所述第五n型晶体管的漏极；所述第六p型晶体管的漏极连接所述第五n型晶体管的漏极；所述第七p型晶体管的栅极连接所述第八p型晶体管的栅极，所述第七p型晶体管的漏极分别连接第二线路的一端、所述第六n型晶体管的漏极、所述第六n型晶体管的栅极、所述第四n型晶体管的栅极；所述第八p型晶体管的漏极分别连接所述第七n型晶体管的漏极、所述第七n型晶体管的栅极、所述第八n型晶体管的栅极；所述第四n型晶体管的源极接地；所述第五n型晶
体管的栅极用于接收第二偏置电压，所述第五n型晶体管的源极接地；所述第六n型晶体管的源极接地；所述第七n型晶体管的源极接地；所述第八n型晶体管的源极接地。
11.可选地，所述第一线路包括至少一条分支，所述第一线路上的每一个所述分支上设置有第九n型晶体管和第十n型晶体管；所述第二线路包括至少一条分支，所述第二线路上的每一个所述分支上分别设置有第十一n型晶体管和第十二n型晶体管；所述第九n型晶体管的源极接地，所述第九n型晶体管的栅极用于接收相应计数位的正相输出，所述第九n型晶体管的漏极连接所述第十n型晶体管的源极；所述第十n型晶体管的栅极和所述第十二n型晶体管的栅极均用于接收列选信号，所述列选信号用于依次控制相应分支上的所述第九n型晶体管、所述第十一n型晶体管的导通或断开；所述第一线路的全部所述分支上的所述第十n型晶体管的漏极相连、且还连接所述第三p型晶体管的漏极以及所述第三n型晶体管的漏极；所述第十一n型晶体管的源极接地，所述第十一n型晶体管的栅极用于接收相应计数位的反相输出，所述第十一n型晶体管的漏极连接所述第十二n型晶体管的源极；所述第二线路的全部所述分支上的所述第十二n型晶体管的漏极相连、且还连接所述第七p型晶体管的漏极以及所述第六n型晶体管的漏极。
12.可选地，所述第二数据传输模块包括至少一个信号整形模块，每一个所述信号整形模块分别连接一个所述驱动单元，用于对所述电压差异进行两次反相处理。
13.可选地，所述信号整形模块包括第一反相器和第二反相器，所述第一反相器的输入端分别连接所述第四p型晶体管的漏极、所述第八n型晶体管的漏极，所述第一反相器的输入端用于获取所述电压差异，所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器的输出用于生成所述图像信息。
14.可选地，所述数据传输单元的数量根据所述计数器的计数位的数量设定，所述第一线路上的分支的数量和所述第二线路上的分支的数量根据计数器的数量设定。
15.可选地，所述数据传输单元的数量与所述计数器的计数位的数量相等，所述第一线路上的分支的数量、所述第二线路上的分支的数量均与计数器的数量相等。
16.第二方面，本发明提供一种图像传感器，包括：像素阵列、模数转换器、如第一方面中任一项所述的数据传输电路、斜坡发生器、译码驱动模块、时序控制模块；所述像素阵列用于采集光信号，并将所述光信号转换为电信号；所述译码驱动模块连接所述像素阵列，用于控制所述像素阵列中每一行的所述像素单元的输出；所述模数转换器分别连接所述像素阵列中一列的像素单元、所述斜坡发生器，用于根据所述像素单元的输出和所述斜坡发生器的输出进行输出；所述数据传输电路用于将所述模数转换器的输出转换为逻辑电平信号；所述时序控制模块分别连接所述译码驱动模块、所述斜坡发生器、所述模数转换器，用于控制所述译码驱动模块、所述斜坡发生器、所述模数转换器的工作时序。
17.其有益效果在于：本发明所提供的所述图像传感器通过数据传输电路对计数位输出的快速响应，能够满足对于图像传感器高帧率数据传输的要求。
附图说明
18.图1为一种四管像素单元电路结构示意图；
19.图2为一种四管像素单元的工作时序示意图；
20.图3为一种图像传感器读出电路的结构示意图；
21.图4为一种图像传感器读出电路的工作时序示意图；
22.图5为本发明所提供的一种数据传输电路实施例示意图；
23.图6为本发明所提供的又一种数据传输电路实施例示意图；
24.图7为本发明所提供的驱动单元的列选信号工作时序实施例示意图。
具体实施方式
25.下面结合本技术实施例中的附图，对本技术实施例中的技术方案进行描述。其中，在本技术实施例的描述中，以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本技术的限制。如在本技术的说明书和所附权利要求书中所使用的那样，单数表达形式“一种”、“该”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。还应当理解，在本技术以下各实施例中，“至少一个”、“一个或多个”是指一个或两个以上(包含两个)。术语“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系；例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b的情况，其中a、b可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
26.在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本技术的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。术语“连接”包括直接连接和间接连接，除非另外说明。“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
27.在本技术实施例中，“示例性地”或者“例如”等词用于表示作例子、例证或说明。本技术实施例中被描述为“示例性地”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性地”或者“例如”等词旨在以具体方式呈现相关概念。
28.图1示出了一种cis标准四管像素单元电路结构，该结构普遍应用于行曝光方式cis，它由光电二极管pd、传输晶体管mtg、复位晶体管mrst、放大晶体管msf、行选晶体管msel组成。光电二极管pd会感光，并生成与光照强度成正比的光电子。传输晶体管mtg作用是转移光电二极管pd内的光电子。当tx信号为高电位时，所述传输晶体管mtg导通，会将光电二极管pd内的光电子转移到浮空节点fd上。复位晶体管mrst作用是在rx信号为高电位时，对浮空节点fd的电位进行复位。当sel为高电位时，所述行选晶体管msel导通，所述放大晶体管msf、所述行选晶体管msel与到地的电流源形成通路，此时放大晶体管msf跟随浮空节点fd电位的变化并最终由输出总线pix_out输出。
29.图2为图1所示的四管像素单元的工作时序，分为复位(rst)、曝光(exp)、信号读取(read)。在rst阶段，tx信号、rx信号为“高”电位，所述传输晶体管mtg和所述复位晶体管mrst均导通，浮点fd复位且其电位被拉高到电源电压vdd。之后，rx信号、tx信号变为“低”电位，进入exp阶段，浮点pd感光并积累电子。然后，进入read阶段，sel为“高”电位，rx信号先
为“高”电位，复位浮点fd的电位之后，rx信号再拉为“低”电位，tx信号保持为“低”电位，此时所述源极跟随晶体管msf受控于浮点fd电位并通过输出总线pix_out输出复位电位vrst。之后，tx信号拉为“高”电位，并将光电二极管pd上的电子转移到浮点fd，此时所述源极跟随晶体管msf受控于浮点fd的电位并通过输出总线pix_out输出积分电位vsig。vrst-vsig的差值即是光电二极管pd上光电子对应的模拟电压量。vrst、vsig电位由模数转换器(adc)电路转换为数字量并进行减法操作，得到光电二极管pd上光电子实际对应的数字量。若adc为12位，adc参考电压范围为vref，则最终输出为dout＝(vrst-vsig)
×212
/vref。
30.图3为cis读出电路的结构示意图，包括像素阵列、adc、斜坡发生器、时序控制模块、译码驱动模块、输出信号处理模块。该像素阵列由若干个如图1所示的像素单元p组成。所述adc包括比较器和计数器。像素阵列按逐行的方式读出，具体顺序为row(0)、row(1)、
……
row(k-1)、row(k)。所述k为正整数。像素阵列中的每一列都分别连接一个输出总线，这些输出总线分别为pix_out(0)、pix_out(1)、
…
pix_out(n-1)、pix_out(n)。这些输出总线的输出端连接adc模块。该adc模块由比较器、计数器组成，比较器将输出的像素信号与斜坡信号ramp进行比较，比较结果决定了计数器计数值的大小。adc模块还会对上述vrst、vsig电位分别进行判断，并将vrst-vsig差值转换为数字量输出。
31.图4为图3所示cis读出电路对应的工作时序，也即是图2所述时序的read阶段。在图4所示的时序中，进入read阶段，sel拉为“高”电位，rx为“高”电位，并对像素单元进行复位。rst_cm为比较器复位控制信号，rst_cm也拉为“高”电位，以使所有的adc模块中的比较器进入复位状态。接着rx、rst_cm由“高”电位变为“低”电位，adc模块进入正常的工作状态。adc模块的工作过程由比较和计数两个过程组成，首先在斜波ramp电位开始下降时，计数器cnt开始计数，直到比较器信号发生由“低”电位到“高”电位的翻转时，计数器cnt停止计数并存储当前计数值。要完成像素信号的模数转换，adc模块需要进行两次上述操作，即作为adc模块的基准，会产生两次斜波。第一次斜波阶段(也即图4中的“vr”阶段)，adc模块将判断并存储复位电位vrst，计数器cnt将在t1时间内计数并存储该t1时间段对应的计数值cn1；第二次斜波阶段(也即图4的“vs”阶段)，adc模块将判断并存储复位电位vsig，计数器cnt将在t2时间内计数并存储该t2时间段对应的计数值cn2。最终计数器cnt将输出计数差值δcn＝cn2-cn1，对应vsig-vrst的差值量。
32.为了更加详细的介绍本技术所提供的数据传输电路，在此结合图5进行解释说明。本技术中的实施例所用的计数器为列计数器，该数据传输电路应用于包含n+1个列计数器的图像传感器，所述n为整数，负责将列adc输出的数据转化为串行数据。所述列计数器包括12个计数位，所述数据传输单元的数量等于所述列计数器的计数位的数目。图5所示的所述数据传输电路，包括：12根数据传输线路、12个驱动单元，这些数据传输线路分别是第一数据传输线路、第二数据传输线路、第十二数据传输线路以及省略未示出的9根数据传输线路，这些驱动单元包括第一驱动单元sa_d0、第二驱动单元sa_d1、第十二驱动单元sa_d11。每个列计数器的计数位分别是第一计数位d0、第二计数位d1、第十二计数位d11以及省略未示出的9个计数位。在相应列计数器中占据相同计数位置的计数位为同一计数位，所述同一计数位的输出端连接同一根数据传输线路，不同的所述数据传输线路连接不同的计数位的输出端。例如，每个列计数器中的第一计数位d0均连接所述第一数据传输线路，并通过所述第一数据传输线路连接第一驱动单元sa_d0；每个列计数器中的第二计数位d1均连接所述
第二数据传输线路，并通过所述第二数据传输线路连接第二驱动单元sa_d1；每个列计数器中的第十二计数位d11均连接所述第十二数据传输线路，并通过所述第十二数据传输线路连接第十二驱动单元sa_d11。列adc的比较器将n+1条输出总线(这些输出总线如图5中示出的输出总线pix_out(0)、输出总线pix_out(1)、输出总线pix_out(n-1)、输出总线pix_out(n)以及省略未示出的部分)所对应的像素单元的输出与斜坡信号ramp进行比较，列计数器获取比较器的输出。每一根数据传输线路所传输的计数位的数据，通过相应驱动单元的控制依次进行传输以进行后续数据处理，生成图像信息。
33.上述实施例中所提到的所述驱动单元为差分输入，所以每一根所述数据传输线路均包括两条线路，即第一线路和第二线路，所述第一线路和所述第二线路所传输的信号的方向相反。具体地，如图6所示，所述数据传输线路包括第一线路601和第二线路602，所述第二数据传输模块604包括第一反相器inv1和第二反相器inv2，所述驱动单元603包括第一放大单元和第二放大单元，所述第二数据传输模块604包括第一反相器inv1和第二反相器inv2。第一反相器inv1和第二反相器inv2用于对所述电压差异进行两次反相处理，以实现将模拟信号转换为数字信号的作用。
34.继续参照图6，所述第一放大单元包括第一放大器和第二放大器，所述第二放大单元包括第三放大器、第四放大器和镜像单元。所述第一放大器包括：第一p型晶体管p1、第二p型晶体管p2、第一n型晶体管n1和第二n型晶体管n2，所述第二放大器包括：第三p型晶体管p3、第四p型晶体管p4和第三n型晶体管n3。所述第三放大器包括：第五p型晶体管p5、第六p型晶体管p6、第四n型晶体管n4和第五n型晶体管n5，所述第四放大器包括：第七p型晶体管p7、第八p型晶体管p8和第六n型晶体管n6，所述镜像单元包括第七n型晶体管n7和第八n型晶体管n8。
35.所述第一p型晶体管p1的源极分别连接第一电源vdd1、第二p型晶体管p2的源极、所述第三p型晶体管p3的源极，所述第一p型晶体管p1的栅极分别连接所述第二p型晶体管p2的栅极、所述第一p型晶体管p1的漏极，所述第一p型晶体管p1的漏极连接所述第一n型晶体管n1的漏极；所述第二p型晶体管p2的漏极连接所述第二n型晶体管n2的漏极；所述第三p型晶体管p3的栅极连接所述第四p型晶体管p4的栅极，所述第三p型晶体管p3的漏极分别连接第一线路601的一端、所述第三n型晶体管n3的漏极、所述第三n型晶体管n3的栅极、所述第一n型晶体管n1的栅极；所述第四p型晶体管p4的漏极分别连接所述第八n型晶体管n8的漏极、第一反相器inv1的输入端；所述第一n型晶体管n1的源极接地；所述第二n型晶体管n2的栅极用于接收第一偏置电压vb1，所述第二n型晶体管n2的源极接地；所述第三n型晶体管n3的源极接地。
36.所述第五p型晶体管p5的源极分别连接第二电源vdd2、第六p型晶体管p6的源极、所述第七p型晶体管p7的源极，所述第五p型晶体管p5的栅极分别连接所述第六p型晶体管p6的栅极、所述第五p型晶体管p5的漏极，所述第五p型晶体管p5的漏极连接所述第五n型晶体管n5的漏极；所述第六p型晶体管p6的漏极连接所述第五n型晶体管n5的漏极；所述第七p型晶体管p7的栅极连接所述第八p型晶体管p8的栅极，所述第七p型晶体管p7的漏极分别连接第二线路602的一端、所述第六n型晶体管n6的漏极、所述第六n型晶体管n6的栅极、所述第四n型晶体管n4的栅极；所述第八p型晶体管p8的漏极分别连接所述第七n型晶体管n7的漏极、所述第七n型晶体管n7的栅极、所述第八n型晶体管n8的栅极；所述第四n型晶体管n4
的源极接地；所述第五n型晶体管n5的栅极用于接收第二偏置电压vb2，所述第五n型晶体管n5的源极接地；所述第六n型晶体管n6的源极接地；所述第七n型晶体管的源极接地；所述第八n型晶体管的源极接地。在一些实施例中，所述第一偏置电压vb1和所述第二偏置电压vb2相同。
37.所述第一线路上的分支的数量和所述第二线路上的分支的数量根据所述计数器的数量设定。可选地，所述数据传输单元的数量与所述计数器的计数位的数量相等，所述第一线路上的分支的数量、所述第二线路上的分支的数量均与计数器的数量相等。当图像传感器具有n+1个列计数器时，所述第一线路601包括n+1条分支，每一个分支上分别设置有2个n型晶体管，即第九n型晶体管ms1和第十n型晶体管ms2，所述第二线路602包括n+1条分支，每一个分支上分别设置有2个n型晶体管，即第十一n型晶体管ms3和第十二n型晶体管ms4。所述第九n型晶体管ms1的源极接地，所述第九n型晶体管ms1的栅极用于接收相应计数器第一计数位d0的正相输出d0(0)，所述第九n型晶体管ms1的漏极连接所述第十n型晶体管ms2的源极；所述第十n型晶体管ms2的栅极和所述第十二n型晶体管ms4的栅极均用于接收列选信号(如图6中所示的列选信号col_sel(0)、列选信号col_sel(1)、列选信号col_sel(n))，通过控制每一个列选信号的状态，以依次控制相应分支上的所述第九n型晶体管ms1、所述第十一n型晶体管ms3的导通或断开。如图7所示，当上述列选信号的其中一个为高脉冲时，其余的列选信号均为低电平。继续参照图6，当所述列选信号依次为高脉冲，以依次控制相应分支上的所述第九n型晶体管ms1、所述第十一n型晶体管ms3的导通，当所述列选信号为低电平时，相应分支上的所述第九n型晶体管ms1、所述第十一n型晶体管ms3断开。所述第一线路601的n+1条分支上的所述第十n型晶体管ms2的漏极相连、且还连接所述第三p型晶体管的漏极以及所述第三n型晶体管n3的漏极。所述第十一n型晶体管ms3的源极接地，所述第十一n型晶体管ms3的栅极用于接收相应计数器第一计数位d0的反相输出d0_b(0)，所述第十一n型晶体管ms3的漏极连接所述第十二n型晶体管ms4的源极；所述第二线路602的n+1条分支上的所述第十二n型晶体管ms4的漏极相连、且还连接所述第七p型晶体管p7的漏极以及所述第六n型晶体管n6的漏极。
38.所述第七n型晶体管n7和所述第八n型晶体管n8的作用是将第八p型晶体管p8的电流1:1镜像到第四p型晶体管p4、第八p型晶体管n8所在的支路。第二n型晶体管n2为电流源管，且受固定的第一偏置电压vb控制，为整个驱动单元提供固定的偏置电流。在数据没有开始传输时，所有的列选信号均为低，相应分支上的所述第九n型晶体管ms1、所述第十一n型晶体管ms3均断开，第一线路和第二线路上无电流，第三p型晶体管p3的上的电流iu和第六n型晶体管n6上的电流ib相等，所述驱动单元内各支路静态电流大小均由第二n型晶体管n2流过的电流和每个晶体管的宽长比所决定。
39.参照图6，当列选信号col_sel(0)为高，相应计数器第一计数位d0的正相输出d0(0)为高，相应计数器第一计数位d0的反相输出d0_b(0)为低时，所述第九n型晶体管ms1、所述第十n型晶体管ms2所在的支路导通，所述第十一n型晶体管ms3、所述第十二n型晶体管ms4所在的支路断开，第一线路的一端ip会增加一个电流is0_p，并由ip端经所述第九n型晶体管ms1、所述第十n型晶体管ms2流到地gnd。此时，ip端的电位会稍微拉低，那么所述第一n型晶体管和所述第三n型晶体管之间的节点f上的电位也变低，第三p型晶体管p3上的电流iu稍大于第三n型晶体管n3上的电流ib，且存在电流is0_p等于电流iu和电流ib的差值，第
一放大器输入的第一偏置电压vb不变，而节点f上的电位变低，使得所述第二p型晶体管的漏极和所述第二n型晶体管的漏极之间的节点a上的电位被拉低，这样就使第三p型晶体管p3的栅源电压增大，第三p型晶体管p3上的电流iu将进一步增大，电流is0_p也将持续增大，此时第三p型晶体管p3会将第一电路的一端ip的电位又拉高，最终达到一个稳定状态。因为第三p型晶体管p3和第四p型晶体管p4的镜像比1：1，所以第三p型晶体管p3上的电流和第四p型晶体管p4上的电流相等，第四p型晶体管p4上的电流iu也将达到一个稳定的值。此时由于第二线路的一端in无电流，则第八n型晶体管n8上的电流id小于第四p型晶体管p4流过的电流iu，这样驱动单元的输出的信号saout会被拉高，最终经第一反相器inv1、第二反相器inv2驱动使输出逻辑电平信号dout为高。
40.同理如果列选信号col_sel(0)为高，相应计数器第一计数位d0的正相输出d0(0)为低电平，相应计数器第一计数位d0的反相输出d0_b(0)为高电平时，所述第九n型晶体管ms1、所述第十n型晶体管ms2所在的支路断开，所述第十一n型晶体管ms3、所述第十二n型晶体管ms4所在的支路导通，最终会使第八n型晶体管n8上的电流id大于第四p型晶体管p4流过的电流iu，驱动单元的输出的信号saout为低，相应的逻辑电平信号dout也为低。上述过程即是第一计数位d0的第0列的数据传输。以此类推，其他位的传输过程也是如此。由于提出的驱动单元只需对输入节点电流大小差异进行判断，所以响应速度较快，假如第一线路和第二线路的驱动换为一个电压比较器，那么第一线路的一端ip、第二线路的一端in节点上的寄生电阻、寄生电容较大导致时间常数较大，而第一线路的一端ip、第二线路的一端in端的电压摆幅会非常小，这样电压比较器的响应速度会很慢。而本技术所提出的驱动单元的优点在于即使输入端的寄生电阻、寄生电容较大，两个输入端只要有一定的电流差异即可被检测到并立即进行放大输出。
41.因此，本技术提出的数据传输电路能满足cis高分辨率、高帧率数据传输的要求。
42.基于上述实施例所提供的数据传输电路，本发明提供一种图像传感器，包括：像素阵列、模数转换器、如上述任一项实施例所述的数据传输电路、斜坡发生器、译码驱动模块、时序控制模块；所述像素阵列用于采集光信号，并将所述光信号转换为电信号；所述译码驱动模块连接所述像素阵列，用于控制所述像素阵列中每一行的所述像素单元的输出；所述模数转换器分别连接所述像素阵列中一列的像素单元、所述斜坡发生器，用于根据所述像素单元的输出和所述斜坡发生器的输出进行输出；所述数据传输电路用于将所述模数转换器的输出转换为逻辑电平信号；所述时序控制模块分别连接所述译码驱动模块、所述斜坡发生器、所述模数转换器，用于控制所述译码驱动模块、所述斜坡发生器、所述模数转换器的工作时序。本发明所提供的所述图像传感器通过数据传输电路对计数位输出的快速响应，能够满足对于图像传感器高帧率数据传输的要求。
43.以上所述，仅为本技术实施例的具体实施方式，但本技术实施例的保护范围并不局限于此，任何在本技术实施例揭露的技术范围内的变化或替换，都应涵盖在本技术实施例的保护范围之内。因此，本技术实施例的保护范围应以所述的权利要求的保护范围为准。

技术特征：

1.一种数据传输电路，其特征在于，应用于图像传感器，所述图像传感器包括至少一个计数器，包括：第一数据传输模块和第二数据传输模块，所述第一数据传输模块包括至少一个数据传输单元；所述数据传输单元包括数据传输线路和驱动单元，所述驱动单元通过所述数据传输线路与所述图像传感器中的所有所述计数器同一计数位的输出端连接；所述驱动单元通过所述数据传输线路获取所述计数位的输出、将所述计数位的输出转换为所述驱动单元内部的电流差异、以及将所述电流差异转换为电压差异；所述驱动单元还连接所述第二数据传输模块，所述第二数据传输模块用于将所述电压差异转换为逻辑电平信号，所述逻辑电平信号用于生成图像信息。2.根据权利要求1所述的数据传输电路，其特征在于，所述数据传输线路包括第一线路和第二线路，所述驱动单元的一个输入端通过所述第一线路与所述计数位的第一输出端电连接，所述驱动单元的另一个输入端通过所述第二线路与所述同一计数位的第二输出端电连接，所述第一输出端与所述第二输出端所输出的信号的方向相反。3.根据权利要求2所述的数据传输电路，其特征在于，所述驱动单元包括第一放大单元和第二放大单元，所述第一放大单元通过所述第一线路与所述计数位的第一输出端连接，所述第二放大单元通过所述第二线路与所述计数位的第二输出端电连接，所述第一输出端为所述计数位的正相输出端或反相输出端中的一个，所述第二输出端为所述计数位的正相输出端或反相输出端中的另一个。4.根据权利要求3所述的数据传输电路，其特征在于，当所述第一输出端为所述计数位的正相输出端、所述第二输出端为所述计数位的反相输出端时，所述第一放大单元包括第一放大器和第二放大器，所述第二放大单元包括第三放大器、第四放大器和镜像单元；所述第一放大器包括：第一p型晶体管、第二p型晶体管、第一n型晶体管和第二n型晶体管，所述第二放大器包括：第三p型晶体管、第四p型晶体管和第三n型晶体管；所述第三放大器包括：第五p型晶体管、第六p型晶体管、第四n型晶体管和第五n型晶体管，所述第四放大器包括：第七p型晶体管、第八p型晶体管和第六n型晶体管，所述镜像单元包括第七n型晶体管和第八n型晶体管；所述第一p型晶体管的源极分别连接第一电源、第二p型晶体管的源极、所述第三p型晶体管的源极，所述第一p型晶体管的栅极分别连接所述第二p型晶体管的栅极、所述第一p型晶体管的漏极，所述第一p型晶体管的漏极连接所述第一n型晶体管的漏极；所述第二p型晶体管的漏极连接所述第二n型晶体管的漏极；所述第三p型晶体管的栅极连接所述第四p型晶体管的栅极，所述第三p型晶体管的漏极分别连接第一线路的一端、所述第三n型晶体管的漏极、所述第三n型晶体管的栅极、所述第一n型晶体管的栅极；所述第四p型晶体管的漏极分别连接所述第八n型晶体管的漏极；所述第一n型晶体管的源极接地；所述第二n型晶体管的栅极用于接收第一偏置电压，所述第一偏置电压用以给所述驱动单元提供稳定的偏置电流，所述第二n型晶体管的源极接地；所述第三n型晶体管的源极接地；所述第五p型晶体管的源极分别连接第二电源、第六p型晶体管的源极、所述第七p型晶体管的源极，所述第五p型晶体管的栅极分别连接所述第六p型晶体管的栅极、所述第五p型晶体管的漏极，所述第五p型晶体管的漏极连接所述第五n型晶体管的漏极；所述第六p型晶体管的漏极连接所述第五n型晶体管的漏极；所述第七p型晶体管的栅极连接所述第八p型
晶体管的栅极，所述第七p型晶体管的漏极分别连接第二线路的一端、所述第六n型晶体管的漏极、所述第六n型晶体管的栅极、所述第四n型晶体管的栅极；所述第八p型晶体管的漏极分别连接所述第七n型晶体管的漏极、所述第七n型晶体管的栅极、所述第八n型晶体管的栅极；所述第四n型晶体管的源极接地；所述第五n型晶体管的栅极用于接收第二偏置电压，所述第五n型晶体管的源极接地；所述第六n型晶体管的源极接地；所述第七n型晶体管的源极接地；所述第八n型晶体管的源极接地。5.根据权利要求4所述的数据传输电路，其特征在于，所述第一线路包括至少一条分支，所述第一线路上的每一个所述分支上设置有第九n型晶体管和第十n型晶体管；所述第二线路包括至少一条分支，所述第二线路上的每一个所述分支上分别设置有第十一n型晶体管和第十二n型晶体管；所述第九n型晶体管的源极接地，所述第九n型晶体管的栅极用于接收相应计数位的正相输出，所述第九n型晶体管的漏极连接所述第十n型晶体管的源极；所述第十n型晶体管的栅极和所述第十二n型晶体管的栅极均用于接收列选信号，所述列选信号用于依次控制相应分支上的所述第九n型晶体管、所述第十一n型晶体管的导通或断开；所述第一线路的全部所述分支上的所述第十n型晶体管的漏极相连、且还连接所述第三p型晶体管的漏极以及所述第三n型晶体管的漏极；所述第十一n型晶体管的源极接地，所述第十一n型晶体管的栅极用于接收相应计数位的反相输出，所述第十一n型晶体管的漏极连接所述第十二n型晶体管的源极；所述第二线路的全部所述分支上的所述第十二n型晶体管的漏极相连、且还连接所述第七p型晶体管的漏极以及所述第六n型晶体管的漏极。6.根据权利要求7所述的数据传输电路，其特征在于，所述第二数据传输模块包括至少一个信号整形模块，每一个所述信号整形模块分别连接一个所述驱动单元，用于对所述电压差异进行两次反相处理。7.根据权利要求6所述的数据传输电路，其特征在于，所述信号整形模块包括第一反相器和第二反相器，所述第一反相器的输入端分别连接所述第四p型晶体管的漏极、所述第八n型晶体管的漏极，所述第一反相器的输入端用于获取所述电压差异，所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器的输出用于生成所述图像信息。8.根据权利要求7所述的数据传输电路，其特征在于，所述数据传输单元的数量根据所述计数器的计数位的数量设定，所述第一线路上的分支的数量和所述第二线路上的分支的数量根据计数器的数量设定。9.根据权利要求8所述的数据传输电路，其特征在于，所述数据传输单元的数量与所述计数器的计数位的数量相等，所述第一线路上的分支的数量、所述第二线路上的分支的数量均与计数器的数量相等。10.一种图像传感器，其特征在于，包括：像素阵列、模数转换器、如权利要求1-9中任一项所述的数据传输电路、斜坡发生器、译码驱动模块、时序控制模块；所述像素阵列用于采集光信号，并将所述光信号转换为电信号；所述译码驱动模块连接所述像素阵列，用于控制所述像素阵列中每一行的所述像素单元的输出；所述模数转换器分别连接所述像素阵列中一列的像素单元、所述斜坡发生器，用于根据所述像素单元的输出和所述斜坡发生器的输出进行输出；
所述数据传输电路用于将所述模数转换器的输出转换为逻辑电平信号；所述时序控制模块分别连接所述译码驱动模块、所述斜坡发生器、所述模数转换器，用于控制所述译码驱动模块、所述斜坡发生器、所述模数转换器的工作时序。

技术总结

本发明提供了一种数据传输电路及图像传感器，所述数据传输电路包括：第一数据传输模块和第二数据传输模块，所述第一数据传输模块包括至少一个数据传输单元；所述数据传输单元包括数据传输线路和驱动单元，所述驱动单元通过所述数据传输线路与所述图像传感器中的所有所述计数器同一计数位的输出端连接；所述驱动单元通过所述数据传输线路获取所述计数位的输出、将所述计数位的输出转换为所述驱动单元内部的电流差异、以及将所述电流差异转换为电压差异。本发明所提供的所述数据传输电路中的驱动单元能够快速的将所述计数位的输出转换为所述驱动单元内部的电流差异，并立即进行放大输出，能够满足图像传感器的高分辨率、高帧率数据传输的要求。帧率数据传输的要求。帧率数据传输的要求。