基金项目：国家自然科学基金资助项目(69738020)收稿日期:2001207231
变压器防盗器文章编号:100129731(2002)0420350204
章宁琳，宋志棠，万 青，林成鲁
(中国科学院上海冶金所信息功能材料国家重点实验室，上海200050)
摘 要: 随着半导体技术的不断发展,MOSFET (metal 2oxide 2
semiconductor field effect transistor )的特征尺寸不断缩小，栅介质等效氧化物厚度已小至nm 数量级。这时电子的直接隧穿效应将非常显著，将严重影响器件的稳定性和可靠性。因此需要寻新型高k 介质材料，能够在保持和增大栅极电容的同时，使介质层仍保持足够的物理厚度来限制隧穿效应的影响。本文综述了研究高k 栅介质材料的意义;MOS 栅介质的要求；主要新型高k 栅介质材料的最新研究动态；展望了高k 介质材料今后发展的主要趋势和需要解决的问题。关键词: MOSFET ；高k 材料；栅介质中图分类号: TN304.2 文献标识码:A
1 引 言
在过去30年里，微电子工业已取得了惊人进展,MOSFET 器件尺寸越来越小，单个芯片上器件越来越多。MOSFET 器件尺寸的减小，同时性能不断提高，成本不断下降，该现象称之为“摩尔定律”，即单一芯片上的器件数每18个月增长一倍[1]。发展趋势由表1所示。
表1 MOSFET 器件特征尺寸和等效介电厚度的发展
Table 1Roadmap for technology and equivalent dielectric thickness
年份
最小特征尺寸(
μm )等效介电厚度(nm )
19970.25
4～519990.183～420010.152～320030.132～320060.10 1.5～220090.07<1.52012
0.05
<1
目前高k 介质主要分为两种：用于信息储存的DRAM (dy 2namic random access memory )的电容介质和用于MOSFET 的栅介质。二者对材料的要求不同，前者要求介电常数高，通常在几百到上千数量级[2,3]，因为根据C =ks/d ，在s/d 一定的条件下,k 越大,C 越大，即相同尺寸的材料k 值越大可储存的电荷容量越高。后者的k 值却不能太高，最好在几十到一百之间，因为k 值太高则产生了边缘效应，即材料的物理厚度太大，在工艺生产中将出现光刻深度及布线时的爬坡等问题；而k 值太低，则体现不出新型栅介质的优越性。本文主要讨论MOSFET 用栅介质新型高k 材料的情况。
随着器件特征尺寸不断地缩小，当光刻线宽小于0.1
μm 后，栅氧化物层厚度开始逐渐接近原子间距。此时，受隧道效应的影响，栅极漏电流开始成为一个不容忽视的问题，量子隧穿效 应所引起的栅极漏电流与栅极电介质的厚度成指数关系。当栅
偏压为1V 时，栅极漏电流从栅极氧化物厚度为3.5nm 时的1×10-12A/cm 2陡增到了1.5nm 时的1×10A/cm 2，即当栅氧化层厚度减小约1倍时，漏电流增长了12个数量级。栅极电介质漏电流的陡增造成MOS 器件“关”态时的功耗增加，因而对器件集成度、可靠性和寿命都有很大的影响，而且也导致器件发热和功耗增加。人们也采用了NO 、ONO 等堆栈结构以增加电容的表面积来增大电容值，从而增加膜的物理厚度，以减小漏电流，改善硼扩散和电容可靠性问题。这不仅增加了工艺的复杂性，而
且制造出的膜厚也是有一定限度的，当达到亚1.5nm 时，器件的漏电流和电子隧道移动退化效应等问题出现了。因此需要研究高介电常数的新型绝缘介质材料。
2 MOS 栅介质材料的要求
要取代传统的SiO 2栅介质是一项非常艰巨而浩大的系统工程。因为我们都知道SiO 2不仅和Si 之间的界面近乎完美，而且具有优异的机械、电学、介电和化学稳定性，还可以作为工艺过程中光刻和刻蚀过程中的保护层或阻挡层。并且人们已经对SiO 2和Si 间理论模型，及各种反应机理有了系统、全面而深入的研究。因此就需要综合考虑以下方面的问题:(1)新型介质材料必须在Si 上有优秀的化学稳定性，以保证其在MOSFET 的生产工艺过程中和Si 不发生反应，且相互扩散要小等;(2)新型介质材料必须与栅电极间化学性能要匹配;(3)新型介质材料必须有优秀的介电性能;(4)需要清楚了解新型介质材料和Si 界面间的电结构，尤其是当这种结构将影响晶体管的漏电流和其它一些特性;(5)需要清楚了解新型介质材料的体缺陷情况;(6)需要清楚了解新型介质材料可能的输运特性;(7)建立相应的理论体系和相应的模型，以指导人们研究和生产。 3 新型高k 材料的研究动态
表2给出了一些栅介质的介电常数和禁带宽度，以下将分别论述其研究动态。3.1 ⅣB 元素(Zr 、Hf )氧化物及其硅化物
Zr 、Hf 等ⅣB 元素的氧化物和硅化物作为栅介质，因其热稳
定性好，近几年引起了国际上广泛的兴趣。目前正在研究的主要有以下3方面:(1)实验验证其热稳定性;(2)研究其电学性能;(3)相关理论方面的研究。
常用退火前后的性能对比来表征材料的热稳定性。M.
Copel ,et al.[16]研究了ZrO 2栅介质在退火温度达900℃时，发
现其仍能稳定存在，没有硅化现象发生；当温度升高至930℃，仍没有硅化现象出现；当温度升至1000℃时，保温时间30s，薄膜分解成ZrSi2的岛，露出了Si衬底。Qi Wenjie,et al.[7]将Zr2 Si x O y在N2气氛中以600～1000℃快速退火。800℃快速退火30s的样品,ZrSi x O y/Si没有界面产物生成，界面陡直；在N2中900℃快速退火的样品，薄膜的t eq几乎没有发生变化，但当温度继续升高(>900℃),t eq增加了约0.4nm。G. D.Wilk,et al.[8]还研究了薄膜与衬底和上电极的热稳定性，发现Hf、Zr硅化物退火前后均与Si下界面和Au上界面可达原子级平整度，但是发现ZrSi x O y与Al上电极有轻微反应发生。
表2 一些栅介质材料的介电常数和禁带宽度
Table2Dielectric constants and bandgap of some gate dielectric materials
栅介质材料介电常数E g(eV)
SiO2 3.8～3.98.0
Si3N47.0～7.6 5.1
ZrO2[4,5]15～307.8
HfO2[6]45～150 5.65
ZrSiO4[7]7.5～13/
HfSiO4[8,9]11,13/
Al2O3[10,11]3～9,9～128.7,9(薄膜)
G a2O3(Gd2O3)[12]12.3/
Y2O3[13]15,18/
La2O3[14]～27/
Gd2O3[15]9,11,14 5.3
Ta2O515～25 4.2
对于nm数量级的薄膜栅介质，其电学性能和界面状态是关键参数，尤其是漏电流和界面态密度等性能。M.Houssa,et al.[17]将ZrO2薄膜在干氧中分别以500℃、600℃和700℃退火15min。C2V曲线中的△V FB从120mV降至20mV，说明退火有助于降低陷阱密度；并且退火后样品的漏电流降低了几个数量级，认为是陷阱辅助隧穿电流的减小和界面氧化物增厚共同作用的结果。他们[18]还研究发现随着退火温度的增加,SiO x层不断增厚。然后在H2氛中以400℃合金化30min，发现C2V曲线有所改善，由于随着温度的上升，界面缺陷密度增大，并在氢合金化过程中钝化。温度进一步增加，负固定电荷减少，并在600～700℃开始出现了正固定电荷。Laegu K ang,et al.[5]制备了t eq为1.35nm的HfO2薄膜。D it约为1×1011cm-2eV-1,k为13。在偏压为±1V时，漏电流大小约在1×10-4A/cm2；对应的击穿场强约为8.5MV/cm。经过500℃N2气氛退火,C2V曲线基本无变化；而且根据栅压在一定的负电流应力下随时间的变化，发现电荷陷阱非常少;4.5nm HfO2MIS电容结构在V DD= 2V的条件下，其寿命长于10年。Qi Wenjie,et al.[7]将ZrSi x O y 在N2氛中以600～1000℃快速退火。对于在N2中700℃快速退火10s的样品，其C2V曲线和模拟结果非常相近，而且正逆向C2V曲线基本重合,D it低于1011cm-2eV-1。偏压为- 1.5V 时漏电流为3.3×10-3A/cm2,V FB为0V,t eq≈1.45nm。同时发现随薄膜中Zr含量增加,ZrSi x O y介电常数增加。G. D.Wilk, et al.[8]发现对于MSi x O y栅介质薄膜，其中3%～8%(原子分数)Hf或2%～5%(原子分数)Zr表现出优异的电学性能和热稳定性。
同时人们也做了相关理论方面
阀门试压设备
的工作。M.Houssa,et al.[19]研究了SiO x/ZrO2和SiO x/TiO2堆栈中陷阱的产生，以及温度和电压的影响，可由下述模型解释，即两个阶段:(1)注入的电子在ZrO2和TiO2介质层中产生H+陷阱;(2)质子在高k介质电场中被加速，向阴极方向移动，导致O—键断裂，在随后的过程中被ZrO和TiO捕获而形成ZrOH和TiOH。M.Houssa, et al.[20]研究了t eq=2.8nm的SiO x/ZrO2堆栈，负电荷有效密度约为5.2×1012/cm2。正逆向扫描平带电位V FB偏移200mV，是首次单向扫描时产生的电子陷阱造成的。实验得出ZrO2堆栈势垒高度为(2±0.1)eV,ZrO2的禁带宽度为(5.4±0.1)eV。分析了温度对栅漏电流的影响，结果符合陷阱辅助隧穿模型，堆栈能带结构示意图如图1所示。SiO x/ZrO2陷阱能级及其密度分
别为0.8eV,6×1017cm-3。
图1 n2Si/SiO x/ZrO2/Au结构中ZrO2层陷阱辅助隧穿的能带结构示意图
Fig1Schematic energy band diagram of n2Si/SiO x/ZrO2/Au sys2 tem illustrating the trap2assisted tunneling mechanism
3.2 ⅢA元素(Al、G a)氧化物
Al2O3有较高的介电常数，且其禁带宽度很大(和Si接近)。
E.P.Gusev,et al.[11]发现Al2O3/Si界面陡直，没有发现SiO x, D it小。在-2～2V高频C2V曲线上，正逆向扫描曲线基本重合，平带电位稍正向偏移，说明有少数电子陷阱产生。James K olodzey,et al.[15]制备了一层AlN薄膜，然后在水平石英管式炉中，干氧氛围，以800～1100℃氧化1～3h。根据C2V特性曲线，最好样品的净氧化物陷阱电荷密度低于1011cm-2，和传统SiO2器件性能指标相媲美。实验条件下,Al2O3介电常数在3～9范围内。在介质击穿前的导电机理为Frenkel2Poole emission，这和SiO2的导电机理不同。
人们不仅研究了Si基上ⅢA元素氧化物栅介质行为，也研究了其它衬底上其作为栅介质的性能。由于传统的SiO2栅介质和poly2Si G e沟道层之间的界面很差,Jin Zhonghe Jin,et al.[21]研究了以Al2O3为栅
介质的Si G e TFT(thin film transis2 tor)，表现出优异的特性，场效应迁移率为47cm2/V・s，阈值电压为3V，亚阈值斜率为0.44，漏电压为0.1V时开关比率大于3×105。对于G aN FETs，由于高的寄生电阻和由损伤引起的低击穿场强导致器件性能下降，加入一绝缘层形成MOS结构可以解决。S.Pal,et al.[12]第1次报道了GGG2deposited(gadolinium gallium garnet)Au/G a2O3(Gd2O3)/Si G e MOS结构，得到薄膜相对介电常数为12.3，最小D it为4.8×1011cm-2eV-1。F.Ren, et al.[22]在c2Al2O3衬底上制备一层厚度小于30nm G aN，在1040℃下结晶，然后分别淀积形成G aN层状沟道层(轻掺杂和重掺杂)。然后在MBE反应室里采用电子束蒸发法淀积G a2O3 (Gd2O3)作为栅介质。该MOS的反向击穿电压>35V，大大高
于Pt Schottky gate的17V。在源漏电压V ds=30V时得到最大跨导为15mS/mm，此时器件性能由接触电阻限制。在V ds= 25V,V gs=-20V时，测得特征频率f T和最高振荡频率f max分别为3.1GHz和10.3GHz。
3.3 ⅢB元素(Y、La)氧化物
涉水喉J.Kwo,et al.[13]在介质Y2O3和Si界面上没有发现SiO2, t eq为1nm的非晶态Y2O3薄膜表面平整，偏压为1V时，漏电流达10-6A/cm2。并根据C2V曲线估算出禁带中部D it约为1011 cm-2eV-1。经过在He气氛中以850℃、950℃RTA(rapid ther2 mal annealing)1min，电容和漏电流等电学性能显著下降，可能
由于界面上反应生成了SiO2。后来减慢升温和降温速率至2℃/ s，退火前后电学性能几乎没有变化。Y.H.Wu,et al.[14]研究了La2O3栅介质,La2O3物理厚度为3.3nm,MOS在栅偏压为-1V时，漏电流大小为0.06A/cm2，击穿场强为13.5MV/cm，电容为7.2μF/cm2，其相应k和t eq分别为2.7nm和0.48nm，最小D it为3×1010cm-2eV-1。在栅偏压为2V下，其寿命大于10年。
3.4 ⅡB元素(Zn、Gd)氧化物
基于热力学能量和禁带宽度(>2eV)的考虑，稀土金属氧化物也有一定的研究。J.Kwo,et al.[19]采用超高真空电子束蒸发法制备了Gd2O3，在介质和Si界面上没有发现SiO2，其中4.5nm厚的外延Gd2O3薄膜,t eq为1.65nm，偏压为1V时，漏电流为10-4A/cm2;t eq为1.5nm的薄膜漏电流则为10-3A/cm2。J.W.Johnson,et al.[15]首先采用MOCVD法制备了G aN为栅介质的器件，欧姆接触采用Ti(20.0nm)/Al(60.0nm)/Au(100.0nm)结构。要在G aN上外延G d2O3，由于二者晶格失配较大，外延临界厚度较小，因此氧化物膜中存在很多位错，这些位错成为漏电流的通道，导致薄膜击穿电压很低，因此需要淀积一层非晶SiO2以增大薄膜的击穿电压，使其从0.3MV/cm增加到0.8MV/cm。在其上再淀积一层30.0nm非晶SiO2，栅偏压为-10V时，漏电流约为10pA。当V GS=-0.5V，反向漏电流仍低于10nA。采用SiO2/Gd2O3作为栅介质,SiO2/Gd2O3/G aN MOSFET结构。在V GS=-0.5V,V DS=20V时测得最大内部跨导为61mS/ mm。较高的外部跨导(约0.25mS/mm)是由于短沟道效应引起的。该器件有较大的方块和寄生电阻，可能是欧姆接触的原因，后来在400℃下合金化1min，方块电阻下降了
将近1个数量级。沟道长度为1mm的该MOSFET在V GS=80V，栅压调至7V时仍能正常工作。
3.5 ⅤB元素(Ta)氧化物
Ta2O5因为已成功地应用于DRAM，故将其应用于MOS2 FET栅介质也有一定的研究。Hyungsuk J ung,et al.[23]制备了t eq为1.6nm的Ta2O5栅介质膜，在栅压为-1.5V时，漏电流小于10mA/cm2。在NH3中700℃退火后，积累区的电容增加到为19p F，但是当栅偏压负扫至-1.5V时，出现图2(a)中的异常现象。然后在湿氧中以450℃再氧化10min，刚才异常现象消失了，但是从图2(b)中发现漏电流下降了3～4个数量级，这说明氮化后再氧化，积累区电容值和氮化后的相同。
Donggun Park,et al.[24]制得了Ta2O5为栅介质的N沟MOSFET，同时制备了3.8nm和2.4nm厚的SiO2栅介质做对比。对于t eq为1.8nm的栅介质，当V g=V d=1.5V时，漏电流为0.316mA。且Ta2O5的迁移特性和SiO2的相似。M.Hous2 sa,et al.[25]研究了SiON/Ta2O5堆栈的电学性能。其中Ta2O5厚度为6～10nm,t eq为2.3～3.4nm。高频C2V测得其k为21。根据电场和温度对SiON/Ta2O5堆栈的I2V特性的影响，推断出在较低的电场作用下，导电机理隧穿占主导；而在较高电场作用下Poole2Frenkel导电机理占主导。该堆栈结构漏电流比相同厚度的SiO2的下降了2～3个数量级。他们还研究了超薄Ta2O5薄膜软击穿问题[26]
。
图2 不同状态Ta2O5的电学特性曲线
Fig2Electrical characteristics of as2deposited Ta2O5
4 高k材料今后发展的展望
人们研究了高k材料至今，主要碰到两个问题:(1)与现有器件工艺流程匹配问题;(2)高k材料与Si衬底间界面性质研究。结合上述材料特性和理论分析，我们认为ⅣB元素(Zr、Hf)氧化物尤其硅化物有望成为下一代MOS栅介质最强有力的竞争者。
另外，器件的寿命也是一个非常重要的参数，目前人们通常采用加速实验(增大栅偏压和升温)来估算其在低栅压低温情况下的寿命，这种方法是否可靠还有待进一步验证。另外，器件的可靠性问题，如界面势垒、界面电子态、界面原子结构、界面热稳定性以及介质的缺陷和陷阱等问题将成为未来研究的热点和重点。
参考文献:
[1] K ingon A I,Maria J P,Streiffer S K.[J].Nature,2000,406:1032.
[2] Venkateswarlu P,Bharadwaja S S N,Krupanidhi S B.[J].Thin Solid
Films,2001,389:84.
[3] Moon B K,Ishiwara H,Tolumitsu E,et al.[J].Thin Solid Films,
2001,385:307.
[4] Ngai T,Qi W J,Sharma R,et al.[J].Appl Phys Lett,2000,76(4):
502.
[5] Qi Wen2Jie,Lee B H,Nieh R,et al.Part of the SPIE Conference on
Microelectronic Device TechnologyⅢSanta Clara[C].USA:Cali2
fornia September,1999.
[6] K ang L,Lee B H,Qi Wen2Jie.[J].IEEE Electron Device Letters,
2000,21(4):181.
[7] Qi Wen2Jie,Nish R,Dharmarajan E,et al.[J].Appl Phys Lett,
2000,77(11):1704.
[8] Wilk G D,Wallace R M,Anthony J M.[J].J Appl Lett,2000,87
(1):484.
[9] Wilk G D,Wallace R M.[J].Appl Phys Lett,1999,74(19):2854.
[10] K olodzey J.[J].IEEE Transactions on Electron Devices,2000,47
(1):121.
[11] Gusev E P,Copel M,Cartier E.[J].Appl Phys Lett,2000,76(2):
176.
[12] Pal S,Ray S K,Lahiri S,et al.[J].Electronics Letters,2000,36
(24):2044.
[13] Kwo J,Hong M,K ortan A R,et al.[J].J Appl Phys,2001,89(7):
3920.
[14] Wu Y H,Y ang M Y,Chin A,et al.[J].IEEE Electron Device Let2
ters,2000,21(7):341.
[15] Johnson J W,Luo B,Ren F.[J].Appl Phys Lett,2000,77(20):
3230.
[16] Copel M,Gribelyuk M,Gusev E.[J].Appl Phys Lett,2000,76(4):
436.
[17] Houssa M,Naili M,Bender H,et al.[J].Semicond Sci Technol,
2001,16:31.[18] Houssa M,Afanas’ef,Stesmans A,et al.[J].Appl Phys Lett,
2000,77(12):1885.
[19] Houssa M,Naili M,Heyns M M,et al.[J].J Appl Phys,2001,89
(1):792.
[20] Houssa M,Tuominen M,Naili M,et al.[J].J Appl Phys,2000,87
(12):8615.
[21] Jin Zhonghe,Kwok H S,Wong Man.[J].IEEE Electron Device
Letters,1998,19(12):502.
[22] Ren F,Pearton S J,Abernathy C R,et al.[J].Solid2State Electron2
ics,1999,43:1817.
[23] J ung H,Im K,Hwang H,et al.[J].Appl Phys Lett,2000,76(24):
3630.
[24] Park D,K ing Y,Qiang Lu,et al.[J].IEEE Electron Device Let2
晴天小秘书
ters,1998,19(11):441.
[25] Houssa M,Degraeve R,Mertens P W,et al.[J].J Appl Phys,1999,
86(11):6462.
[26] Houssa M,Mertens P W,Heyns M M,et al.[J].Solid2State Elec2
tronics,2000,44:521.
作者简介:
章宁琳 (1977-)，女，江苏人，在读博士,2000年毕业于哈尔滨工业大学获工学硕士学位，现在中科院上海微系统与信息技术研究所(原上海冶金所)，微电子与固态电子学专业，导师林成鲁研究员，从事高介电常数材料和光子晶体研究。
Progress of studies on novel high k materials as gate dielectrics
ZHAN G Ning2lin,SON G Zhi2tang,WAN Qin,L IN Cheng2lu
(State K ey Laboratory of Functional Materials for Informatics,
Shanghai Institute of Metallurgy Chinses Academy of Sciences,Shanghai200050,China)
柯式烫画Abstract:With the continuous development of semiconductor technology,feature size of MOSFET devices is scaling down,Especially when the thickness of equivalent oxide of MOSFET is smaller to nanometer magnitude,the electron tunneling is becoming serious enough to en2 danger the stabilit and reliability of devices,so it is necessary now to seek novel high k dielectrics,whose physical thickness is big enough to suppress the tunneling effect,while at the same time kee ping and increasing their capacitance.The significance and necessity of stidying nov2 el high k gate dielectrices,the requirements these high k materials should possess as MOSFET gate dielectrics and the latest developments of these materials were reviewed,and this paper also briefly refers to the mainstream of evolution and points out the following problems should be solved.
K ey w ords:MOSFET;high k materials;gate dielectric
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Synthesis of SOI materials using plasma based ion implantation
YU Wei2dong,WAN G Xi,CHEN Jing,ZHAN G Miao肘型电缆头
(Ion Beam Laboratory,Shanghai Institute of Metallurgy,Chinese Academy of Science,Shanghai200050,China) Abstract:Most important methods to preparation of silicon on insulator are se paration by implanted oxygen and smart2cut of bulk silicon. The ion implantation is the main process of those methods.The recent develo pments of the preparation of SOI using plasma based ion im2 plantation,were summarize res pectively.The common consideration in this two methods were discussed,includin g the uniformity of the dose,the selection of the s pecies of ions,the acquisition of the mono2energetic implantation and the reduction of the surface contamination of C,N,O and metal particles.And then the choice of process parameters,the main problem emphasis on each method and some solutions of these problems,were discussed,based on the res pective characteristics of them.
K ey w ords:SOI materials;PBII;SIMOX;smart2cut
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