页缓冲器及包括其的半导体存储器装置的制作方法

1.本公开涉及电子装置，并且更具体地，涉及页缓冲器及包括其的半导体存储器装置。

背景技术：

2.半导体存储器装置是使用诸如硅(si)、锗(ge)、砷化镓(gaas)或磷化铟(inp)之类的半导体实现的存储器装置。半导体存储器装置大致分为易失性存储器装置和非易失性存储器装置。
3.易失性存储器装置是其中当切断电力供应时所存储的数据丢失的存储器装置。易失性存储器装置包括静态ram(sram)、动态ram(dram)、同步dram(sdram)等。非易失性存储器装置是即使切断电力供应也保持所存储的数据的存储器装置。非易失性存储器装置包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、相变ram(pram)、磁ram(mram)、电阻式ram(rram)、铁电式ram(fram)等。闪存大致分为nor型和nand型。

技术实现要素：

4.根据本公开的实施方式的页缓冲器包括：位线选择器，其被配置为将存储器单元阵列的位线连接至感测节点；预充电器，其被配置为将感测节点的电位预充电至第一电平；以及锁存器组件，其被配置为通过检测感测节点的电位从第一电平减小至第二电平的时间来感测数据。
5.根据本公开的实施方式的半导体存储器装置包括：存储块，其具有被编程为擦除状态和多个编程状态的多个存储器单元；电压发生电路，其被配置为生成在读取操作期间要向存储块的字线施加的一个读取电压；以及读写电路，其连接至存储块的位线并被配置为在读取操作期间通过感测基于存储器单元的单元电流的感测节点的电位电平而锁存数据。
6.根据本公开的实施方式的半导体存储器装置包括：存储块，其具有被编程为擦除状态和多个编程状态的多个存储器单元；电压发生电路，其被配置为生成在读取操作期间要向存储块的字线施加的一个读取电压；以及页缓冲器，其连接至存储块的位线，被配置为在读取操作期间将连接至位线的感测节点的电位预充电至第一电平，并且通过检测感测节点基于连接至位线的多个存储器单元当中的被选存储器单元的编程状态从第一电平减小至第二电平的时间来锁存数据。
附图说明
7.图1是例示根据本公开的实施方式的包括存储器装置的存储器系统的框图。
8.图2是例示图1的存储器装置中所包括的半导体存储器装置的图。
9.图3是例示三维存储块的图。
10.图4是具体例示了图3所示的存储块中的任何一个的电路图。
11.图5是例示图4所示的存储器串的电路图。
12.图6是例示图2的页缓冲器的图。
13.图7是例示擦除状态、多个编程状态和读取电压的阈值电压分布图。
14.图8是例示擦除状态和多个编程状态的单元电流的图。
15.图9是例示图6的锁存器组件的第一实施方式的图。
16.图10是例示根据第一实施方式的控制信号发生器的图。
17.图11是例示图9所示的锁存器组件的操作的信号的波形图。
18.图12是例示从图9所示的锁存器组件输出的数据值的图。
19.图13是例示图6的锁存器组件的第二实施方式的图。
20.图14是例示控制信号发生器的第二实施方式的图。
21.图15是例示图13所示的锁存器组件的操作的信号的波形图。
22.图16是例示从图13所示的锁存器组件输出的数据值的图。
23.图17是例示存储器系统的另一实施方式的图。
24.图18是例示存储器系统的另一实施方式的图。
25.图19是例示存储器系统的另一实施方式的图。
26.图20是例示存储器系统的另一实施方式的图。
具体实施方式
27.本说明书或申请中所公开的根据构思的实施方式的具体结构或功能描述仅是为了描述根据本公开的构思的实施方式而例示的。可以以各种形式来施行现根据本公开的构思的实施方式，并且描述不限于在本说明书或申请中描述的实施方式。
28.在下文中，将参照附图详细描述本公开的实施方式，使得本公开所属领域的技术人员可以容易地施行本公开的技术精神。
29.本公开的实施方式提供了页缓冲器及包括该页缓冲器的半导体存储器装置，该页缓冲器在读取操作期间能够在向字线施加一个读取电压的状态下对多个编程状态执行读取操作。
30.根据本技术，在读取操作期间可以在向字线施加一个读取电压的状态下执行对多个编程状态的读取操作，由此减少了读取操作时间。
31.图1是例示根据本公开的实施方式的包括存储器装置的存储器系统的框图。
32.参照图1，存储器系统1000可以包括存储器装置1100、控制器1200和主机1300。存储器装置1100可以包括多个半导体存储器装置100。多个半导体存储器装置100可以划分为多个组。尽管在本公开的实施方式中主机1300被示出并描述为包括于存储器系统1000中，但是存储器系统1000可以被配置为仅包括控制器1200和存储器装置1100，并且主机可以被配置为设置于存储器系统1000的外部。
33.在图1中，存储器装置1100的多个组gr1至grn分别通过第一通道ch1至第n通道chn与控制器1200通信。稍后参照图2描述每个半导体存储器装置100。
34.组gr1至grn中的每个可以被配置为通过一个公共通道与控制器1200通信。控制器1200可以被配置为通过多个通道ch1至chn来控制存储器装置1100的多个半导体存储器
100。
35.控制器1200可以连接在主机1300和存储器装置1100之间。控制器1200可以被配置为响应于来自主机1300的请求而访问存储器装置1100。例如，控制器1200可以被配置为响应于从主机1300接收到的主机命令host_cmd而控制存储器装置1100的读取操作、编程操作、擦除操作和后台操作。在编程操作期间，主机1300可以将地址add和要编程的数据data与主机命令host_cmd一起发送，并且在读取操作期间，主机1300可以将地址add与主机命令host_cmd一起发送。在编程操作期间，控制器1200可以向存储器装置1100发送与编程操作相对应的命令和要编程的数据data。在读取操作期间，控制器1200可以向存储器装置1100发送与读取操作相对应的命令，可以从存储器装置1100接收所读取的数据data，并且可以向主机1300发送接收到的数据data。控制器1200可以被配置为在存储器装置1100和主机1300之间提供接口。控制器1200可以被配置为驱动用于控制存储器装置1100的固件。
36.主机1300可以包括诸如计算机、pda、pmp、mp3播放器、相机、便携式摄像机或移动电话之类的便携式电子装置。主机1300可以通过主机命令host_cmd来请求存储器系统1000的编程操作、读取操作、擦除操作等。主机1300可以向控制器1200发送与编程操作相对应的主机命令host_cmd、数据data和地址add以用于存储器装置1100的编程操作，并且可以向控制器1200发送与读取操作相对应的主机命令host_cmd和地址add以用于读取操作。这时，地址add可以是数据的逻辑地址(逻辑地址块)。
37.控制器1200和存储器装置1100可以集成到一个半导体存储器装置中。作为示例性实施方式，控制器1200和存储器装置1100可以集成到一个半导体存储器装置中以构成存储卡。例如，控制器1200和存储器装置1100可以集成到一个半导体存储器装置中以构成诸如pc卡(个人计算机存储卡国际协会(pcmcia))、紧凑型闪存卡(cf)、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc或微型mmc)、sd卡(sd、迷你sd、微型sd或sdhc)和通用闪存装置(ufs)之类的存储卡。
38.作为另一示例，存储器系统1000被提供为诸如计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、web平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪和数字视频播放器、能够在无线环境中发送和接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、rfid装置或构成计算系统的各种组件之一之类的电子装置的各种组件之一。
39.作为示例性实施方式，存储器装置1100或存储器系统1000可以安装为各种类型的封装件。例如，存储器装置1100或存储器系统1000可以以诸如层叠式封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插式封装(pdip)、华夫包中晶片、晶圆形式晶片、板上芯片(cob)、陶瓷双列直插式封装(cerdip)、塑料公制四方扁平封装(mqfp)、薄型四方扁平包(tqfp)、小轮廓(soic)、收缩型小轮廓封装(ssop)、薄型小轮廓(tsop)、系统级封装(sip)、多芯片封装(mcp)、晶圆级制造封装(wfp)或晶圆级加工层叠封装(wsp)之类的方法来封装或安装。
40.图2是例示图1的存储器装置中所包括的半导体存储器装置的图。
41.参照图2，半导体存储器装置100可以包括存储器单元阵列110、地址解码器120、读
写电路130、控制逻辑140和电压发生电路150。地址解码器120、读写电路130和电压发生电路150可以被定义为对存储器单元阵列110执行读取操作的外围电路160。
42.存储器单元阵列110可以包括多个存储块blk1至blkz。多个存储块blk1至blkz可以通过字线wl连接至地址解码器120。多个存储块blk1至blkz可以通过位线bl1至blm连接至读写电路130。多个存储块blk1至blkz中的每个可以包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元。多个存储器单元当中的连接至一条字线的多个存储器单元可以被定义为一页。也就是说，存储器单元阵列110可以由多个页构成。
43.存储器单元阵列110的多个存储块blk1至blkz中的每个可以包括多个存储器串。多个存储器串中的每个可以包括串联连接在位线和源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。另外，多个存储器串中的每个可以包括在源极选择晶体管和存储器单元之间、漏极选择晶体管和存储器单元之间的传输晶体管(pass transistor)，并且还可以包括在存储器单元之间的管栅晶体管。稍后将描述存储器单元阵列110的详细描述。
44.多个存储器单元中的每个可以存储多个数据位，诸如多级单元(mlc)、三级单元(tlc)或四级单元(qlc)。
45.地址解码器120通过字线wl连接至存储器单元阵列110。地址解码器120可以被配置为响应于在控制逻辑140中生成的地址解码器控制信号ad_signals而操作。地址解码器120可以通过在存储器装置100内部的输入/输出缓冲器(未示出)来接收地址addr。
46.地址解码器120可以对接收到的地址addr中的行地址进行解码，并且可以基于经解码的行地址来向存储器单元阵列110的多个存储器单元施加包括由电压发生电路150生成的编程电压vpgm、读取电压vread、通过电压vpass以及验证电压vverify的多个操作电压。
47.地址解码器120可以被配置为对接收到的地址addr中的列地址进行解码。地址解码器120可以向读写电路130发送经解码的列地址yi。
48.在编程操作或读取操作期间接收的地址addr可以包括块地址、行地址和列地址。地址解码器120可以基于块地址和行地址选择一个存储块和一条字线。列地址可以由地址解码器120解码，并且可以提供给读写电路130。
49.地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
50.读写电路130可以包括多个页缓冲器pb1至pbm。多个页缓冲器pb1至pbm可以通过位线bl1至blm连接至存储器单元阵列110。在读取操作或验证操作期间，多个页缓冲器pb1至pbm可以执行数据感测操作，该数据感测操作感测连接至位线bl1至blm的存储器单元的编程状态。在数据感测操作期间，多个页缓冲器pb1至pbm中的每个可以基于连接至对应位线的被选存储器单元的单元电流而锁存数据。例如，多个页缓冲器pb1至pbm中的每个可以基于连接至对应位线的被选存储器单元的单元电流，检查预充电至第一电平的感测节点减小至第二电平的时间，并且可以锁存与检查到的时间相对应的数据值。例如，多个页缓冲器pb1至pbm中的每个可以在多个设定时间点中的每个处锁存与感测节点的电位电平相对应的数据。此时，可以向连接至被选存储器单元的字线施加一个读取电压。
51.读写电路130可以响应于从控制逻辑140输出的页缓冲器控制信号pb_signals而操作。
52.作为示例性实施方式，读写电路130可以包括页缓冲器(或页寄存器)、列选择电路等。
53.控制逻辑140可以连接至地址解码器120、读写电路130以及电压发生电路150。控制逻辑140可以通过半导体存储器100的输入/输出缓冲器(未示出)接收命令cmd。控制逻辑140可以被配置为响应于命令cmd而控制半导体存储器装置100的整体操作。例如，控制逻辑140可以接收与编程操作相对应的命令cmd，并且可以响应于接收到的命令cmd而生成并输出控制地址解码器120的地址解码器控制信号ad_signals、控制读写电路130的页缓冲器控制信号pb_signals、以及控制电压发生电路150的电压发生电路控制信号vg_signals。另外，控制逻辑140可以接收与读取操作相对应的命令cmd，并且可以响应于接收到的命令cmd而生成并输出控制地址解码器120的地址解码器控制信号ad_signals、控制读写电路130的页缓冲器控制信号pb_signals、以及控制电压发生电路150的电压发生电路控制信号vg_signals。
54.在编程操作期间，电压发生电路150可以基于从控制逻辑140输出的电压发生电路控制信号vg_signals来生成编程电压vpgm、通过电压vpass和验证电压vverify，并且可以向地址解码器120输出编程电压vpgm、通过电压vpass和验证电压vverify。此外，在读取操作期间，电压发生电路150可以基于从控制逻辑140输出的电压发生电路控制信号vg_signals来生成读取电压vread和通过电压vpass，并且可以向地址解码器120输出一个读取电压vread和通过电压vpass。
55.根据本公开的实施方式，电压发生电路150可以在对存储有多个数据位的存储器单元的读取操作期间输出一个读取电压。
56.图3是例示三维存储块的图。
57.参照图3，三维存储块blk1至blkz可以布置为沿着位线bl1至blm延伸的方向y彼此间隔开。例如，第一存储块blk1至第z存储块blkz可以布置为沿着第二方向y彼此间隔开，并且包括沿着第三方向z层叠的多个存储器单元。稍后参照图4和图5具体描述第一存储块blk1至第z存储块blkz。
58.图4是具体例示了图3所示的存储块中的任何一个的电路图。
59.图5是例示图4所示的存储器串的电路图。
60.参照图4和图5，每个存储器串st可以连接在位线bl1至blm与源极线sl之间。描述连接在第一位线bl1和源极线sl之间的存储器串st作为示例。
61.存储器串st可以包括串联连接在源极线sl和第一位线bl1之间的源极选择晶体管sst、存储器单元f1至fn(n是正整数)以及漏极选择晶体管dst。连接至不同位线bl1至blm的不同存储器串st中包括的源极选择晶体管sst的栅极可以连接至第一源极选择线ssl0和第二源极选择线ssl1。例如，源极选择晶体管sst当中的在第二方向y上彼此相邻的源极选择晶体管可以连接至相同的源极选择线。例如，假设源极选择晶体管sst沿着第二方向y依次布置，则从第一源极选择晶体管sst起在第一方向x上布置并且包括于不同串st中的源极选择晶体管sst的栅极和从第二源极选择晶体管sst起在第一方向x上布置并且包括于不同串st中的源极选择晶体管sst的栅极可以连接至第一源极选择线ssl0。另外，从第三源极选择晶体管sst起在第一方向x上布置并且包括于不同串st中的源极选择晶体管sst的栅极以及从第四源极选择晶体管sst起在第一方向x上布置并且包括于不同的串st中的源极选择晶
体管sst的栅极可以连接至第二源极选择线ssl1。
62.存储器单元f1至fn的栅极可以连接至字线wl1至wln，并且漏极选择晶体管dst的栅极可以连接至第一漏极选择线dsl0至第四漏极选择线dsl3中的任何一条。
63.漏极选择晶体管dst当中的在第一方向x上布置的晶体管的栅极可以共同连接至相同的漏极选择线(例如，dsl0)，但是在第二方向y上布置的晶体管可以连接至不同的漏极选择线线dsl1至dsl3。例如，假设漏极选择晶体管dst沿着第二方向y依次布置，则从第一漏极选择晶体管dst起在第一方向x上布置并且包括于不同的串st中的漏极选择晶体管dst的栅极可以连接至第一漏极选择线dsl0。从连接至第一漏极选择线dsl0的漏极选择晶体管dst开始在第二方向y上布置的漏极选择晶体管dst可以依次连接至第二漏极选择线dsl1至第四漏极选择线dsl3。因此，可以在被选存储块内选择连接至被选漏极选择线的存储器串st，并且可以不选择连接至其余未选漏极选择线的存储器串st。
64.连接至相同字线的存储器单元可以形成一个页pg。这里，页是指物理页。例如，在连接至第一位线bl1至第m位线blm的串st当中，在第一方向x上连接至相同字线的一组存储器单元称为页pg。例如，在连接至第一字线wl1的第一存储器单元f1当中，沿着第一方向x布置的存储器单元可以形成一个页pg。共同连接至第一字线wl1的、在第二方向y上布置的第一存储器单元f1当中的单元可以划分为不同的页。因此，当第一漏极选择线dsl0是被选漏极选择线并且第一字线wl1是被选字线时，在连接至第一字线wl1的多个页pg当中，连接至第一漏极选择线dsl0的页可以成为被选页。共同连接至第一字线wl1但是连接至未选的第二漏极选择线dsl1至第四漏极选择线dsl3的页可以成为未选页。
65.在附图中，一个串st中包括一个源极选择晶体管sst和一个漏极选择晶体管dst，但是根据半导体存储器装置，一个串st中可以包括多个源极选择晶体管sst和多个漏极选择晶体管dst。另外，根据存储器装置，在源极晶体管sst、存储器单元f1至fn和漏极选择晶体管dst之间可以包括虚设单元。虚设单元不会像正常存储器单元f1到fn一样存储用户数据，而是可以用于改善每个串st的电特性。然而，虚设单元不是本实施方式中的重要配置，并且因此，省略其详细描述。
66.图6是例示图2的页缓冲器的图。
67.图2所示的多个页缓冲器pb1至pbm可以彼此相似地配置，并且为了便于描述，参照图6来描述页缓冲器pb1。
68.参照图6，页缓冲器pb1可以包括位线选择器131、传感器132、预充电器133、锁存器组件134和数据输出电路135。
69.位线选择器131可以连接在对应位线bl1和传感器132之间，并且在读取操作期间可以电连接对应位线bl1和传感器132。
70.传感器132可以连接在位线选择器131和感测节点so之间。传感器132可以在读取操作期间将感测节点so连接至通过位线选择器131所连接的位线bl1，并且可以基于位线bl1的电流量来评估感测节点so。例如，传感器132可以基于位线bl1的电流量将预充电至第一电平的感测节点so的电位减小至第二电平，并且随着位线bl1的电流量增加，电位降低至第二电平的时间可以减少。也就是说，在读取操作期间，可以基于连接至位线bl1的被选存储器单元的单元电流，将感测节点so从第一电平减小至第二电平。另外，随着被选存储器单元的单元电流量的增加，感测节点so的电位从第一电平减小至第二电平的时间可以减少，
并且随着单元电流量的减少，感测节点so的电位从第一电平减小至第二电平的时间可以增加。
71.在读取操作期间，预充电器133可以连接至感测节点so，可以通过传感器132和位线选择器131将位线bl1预充电至设定电平，并且可以将感测节点so预充电至第一电平。
72.锁存器组件134可以连接至感测节点so，并且可以通过每隔预定时间感测感测节点so的电位电平来锁存数据。
73.数据输出电路135可以连接在锁存器组件134的输出端子q《m；1》和作为页缓冲器pb1的输出端子的位输出线bitout之间。数据输出电路135可以接收锁存器组件134中所锁存的数据，并且可以向位输出线bitout输出该数据。
74.图7是例示擦除状态、多个编程状态和读取电压的阈值电压分布图。
75.图8是例示擦除状态和多个编程状态的单元电流的图。
76.在本公开的实施方式中，描述图5所示的多个存储器单元f1至fn为mlc的情况作为示例。
77.参照图7和图8，图5所示的多个存储器单元f1至fn可以被编程为擦除状态e和多个编程状态pv1至pv3。擦除状态e和多个编程状态pv1至pv3可以具有不同的阈值电压分布。如图7所示，编程状态pv1的阈值电压分布可以高于擦除状态e的阈值电压，并且编程状态pv2的阈值电压分布可以高于编程状态pv1的阈值电压。另外，编程状态pv3的阈值电压分布可以高于编程状态pv2的阈值电压。
78.当在读取操作期间向多个存储器单元f1至fn的字线施加读取电压vread时，对应于擦除状态e以及编程状态pv1和pv2的存储器单元可以接通，并且对应于编程状态pv3的存储器单元可以关断。这时，如图8所示，当向字线施加读取电压vread时，多个存储器单元f1至fn的单元电流量可以基于对应的擦除状态e和多个编程状态pv1至pv3而变化。例如，与擦除状态e相对应的存储器单元的单元电流可以是最大的，并且与编程状态pv3相对应的存储器单元的单元电流可以是最小的。另外，对应于编程状态pv1的存储器单元的单元电流可以小于对应于擦除状态e的存储器单元的单元电流，并且可以大于对应于编程状态pv2的存储器单元的单元电流。对应于编程状态pv2的存储器单元的单元电流可以小于对应于编程状态pv1的存储器单元的单元电流，并且可以大于对应于编程状态pv3的存储器单元的单元电流。
79.如上所述，当向字线施加相同的读取电压vread时，被编程为擦除状态e和多个编程状态pv1至pv3的多个存储器单元f1至fn的单元电流可以基于擦除状态e和多个编程状态pv1至pv3而不同。因此，在读取操作期间，当连接至被选存储器单元的位线和页缓冲器中的感测节点电连接时，预充电至第一电平的感测节点的电位减小至第二电平的时间基于被选存储器单元的单元电流而改变。例如，随着单元电流增加，感测节点的电位从第一电平减小至第二电平的时间可以减小，并且随着单元电流减小，感测节点的电位从第一电平减小至第二电平的时间可以增加。
80.图9是例示图6的锁存器组件的第一实施方式的图。
81.参照图9，锁存器组件134可以包括多个锁存器级134a至134d。可以基于图2的存储器单元阵列110中所包括的存储器单元中可以存储的数据位的数量来调整锁存器组件134中所包括的锁存器级134a至134d的数量。例如，当存储器单元是mlc时，锁存器组件134可以
包括三个锁存器级，而当存储器单元是tlc时，锁存器组件134可以包括七个锁存器级。另外，当存储器单元是qlc时，锁存器组件134可以包括十五个锁存器级。
82.锁存器级134a可以包括第一晶体管t1、第一反相器iv1、第二反相器iv2和第二晶体管t2。
83.第一晶体管t1可以连接在感测节点so和第一节点nd1之间，并且可以响应于第一锁存信号pls1而导通或截止。第一反相器iv1和第二反相器iv2可以反向并联连接在第一节点nd1和第二节点nd2之间。也就是说，第一反相器iv1和第二反相器iv2可以被配置为第一节点nd1和第二节点nd2之间的锁存器。第二晶体管t2可以连接在第二节点nd2与输出端子q《1》之间，并且可以响应于数据输出信号do而导通或截止。
84.第一晶体管t1可以响应于第一锁存信号pls1而向第一节点nd1发送与感测节点so的电位相对应的第一数据d1。第一反相器iv1和第一反相器iv2可以接收并锁存第一数据d1，将第一数据d1反相，并且向第二晶体管t2发送经反相的第一数据。第二晶体管t2可以响应于数据输出信号do而向输出端子q《1》输出经反相的第一数据。
85.例如，当感测节点so处于作为预充电电平的第一电平时，第一晶体管t1可以响应于第一锁存信号pls1而向第一节点nd1发送具有第一电平的电位的第一数据d1。第一反相器iv1和第一反相器iv2可以接收具有第一电平的电位的第一数据d1，并且可以将第一节点nd1控制为逻辑高电平，并且将第二节点nd2控制为逻辑低电平。第二晶体管t2可以响应于数据输出信号do而向输出端子q《1》输出逻辑低电平的经反相的第一数据。
86.例如，当感测节点so被放电至第二电平时，第一晶体管t1可以响应于第一锁存信号pls1而向第一节点nd1发送具有第二电平的电位的第一数据d1。第一反相器iv1和第二反相器iv2可以接收具有第二电平的电位的第一数据d1，并且可以将第一节点nd1控制为逻辑低电平，并且将第二节点nd2控制为逻辑高电平。第二晶体管t2可以响应于数据输出信号do而向输出端子q《1》输出逻辑高电平的经反相的第一数据。
87.锁存器级134b可以包括第三晶体管t3、第三反相器iv3、第四反相器iv4和第四晶体管t4。
88.第三晶体管t3可以连接在感测节点so和第三节点nd3之间，并且可以响应于第二锁存信号pls2而导通或截止。第三反相器iv3和第四反相器iv4可以反向并联连接在第三节点nd3和第四节点nd4之间。也就是说，第三反相器iv3和第四反相器iv4可以被配置为第三节点nd3和第四节点nd4之间的锁存器。第四晶体管t4可以连接在第四节点nd4与输出端子q《2》之间，并且可以响应于数据输出信号do而导通或截止。
89.由于锁存器级134b的操作类似于锁存器级134a的操作，因此省略其详细描述。
90.锁存器级134c可以包括第五晶体管t5、第五反相器iv5、第六反相器iv6和第六晶体管t6。
91.第五晶体管t5可以连接在感测节点so和第五节点nd5之间，并且可以响应于第三锁存信号pls3而导通或截止。第五反相器iv5和第六反相器iv6可以反向并联连接在第五节点nd5和第六节点nd6之间。也就是说，第五反相器iv5和第六反相器iv6可以被配置为第五节点nd5和第六节点nd6之间的锁存器。第六晶体管t6可以连接在第六节点nd6与输出端子q《3》之间，并且可以响应于数据输出信号do而导通或截止。
92.由于锁存器级134c的操作类似于锁存器级134a的操作，因此省略其详细描述。
93.锁存器级134d可以包括第七晶体管t7、第七反相器iv7、第八反相器iv8和第八晶体管t8。
94.第七晶体管t7可以连接在感测节点so和第七节点nd7之间，并且可以响应于第m锁存信号plsm而导通或截止。第七反相器iv7和第八反相器iv8可以反向并联连接在第七节点nd7和第八节点nd8之间。也就是说，第七反相器iv7和第八反相器iv8可以被配置为第七节点nd7和第八节点nd8之间的锁存器。第八晶体管t8可以连接在第八节点nd8与输出端子q《m》之间，并且可以响应于数据输出信号do而导通或截止。
95.由于锁存器级134d的操作类似于锁存器级134a的操作，因此省略其详细描述。
96.图10是例示根据第一实施方式的控制信号发生器的图。
97.控制信号发生器141可以响应于以预定周期翻转的时钟信号clk而生成第一锁存信号pls1至第m锁存信号plsm并且可以输出第一锁存信号pls1至第m锁存信号plsm。第一锁存信号pls1至第m锁存信号plsm中的每个可以具有在预定时间期间被激活的激活时段。可以依次激活第一锁存信号pls1至第m锁存信号plsm。
98.响应于时钟信号clk，控制信号发生器141可以生成并输出在第一锁存信号pls1至第m锁存信号plsm当中的最后的激活锁存信号(即，第m锁存信号plsm)被激活之后的预定时间期间被激活的数据输出信号do。
99.控制信号发生器141可以包括在图2的控制逻辑140中并且被配置。
100.图11是例示图9所示的锁存器组件的操作的信号的波形图。
101.图12是例示从图9所示的锁存器组件输出的数据值的图。
102.如下参照图2至图12描述根据本公开的实施方式的半导体存储器装置的读取操作。
103.在本公开的实施方式中，描述了其中连接至一条被选字线的存储器单元是被编程为擦除状态e和多个编程状态pv1至pv3的mlc并且图9的锁存器组件134可以包括三个锁存器级(例如，134a、134b和134c)的示例。
104.在读取操作期间，电压发生电路150可以基于从控制逻辑140输出的电压发生电路控制信号vg_signals而生成一个读取电压vread和通过电压vpass，并且可以向地址解码器120输出一个读取电压vread和通过电压vpass。地址解码器120可以向被选存储块(例如，blk1)的被选字线(例如，wl1)施加由电压发生电路150所生成的读取电压vread。地址解码器120可以向被选存储块(例如，blk1)的未选字线(例如，wl2至wln)施加由电压发生电路150生成的通过电压vpass。
105.由电压发生电路150生成的读取电压vread可以低于如图7所示的擦除状态e和多个编程状态pv1至pv3当中具有最高阈值电压分布的编程状态pv3的阈值电压，并且可以高于与具有最高阈值电压分布的编程状态pv3相邻的编程状态pv2的阈值电压。例如，读取电压vread可以是在擦除状态e和多个编程状态pv1至pv3当中具有相对最高阈值电压分布的两个编程状态pv2和pv3的中间电压值。更详细地，读取电压vread可以是对应于编程状态pv2的存储器单元当中的大多数存储器单元的阈值电压值和对应于编程状态pv3的存储器单元当中的大多数存储器单元的阈值电压值的中间电压值。
106.作为另一实施方式，读取电压vread可以是高于在擦除状态e和多个编程状态pv1至pv3当中具有最高阈值电压分布的编程状态pv3的阈值电压的电压。
107.读写电路130的多个页缓冲器pb1至pbm可以通过位线bl1至blm感测连接至被选字线wl1的存储器单元f1的编程状态。
108.由于多个页缓冲器pb1至pbm以彼此相似的方法执行感测操作，因此如下描述其中页缓冲器pb1感测连接至对应位线bl1的存储器单元的编程状态的操作作为示例。
109.预充电器133可以通过传感器132和位线选择器131将位线bl1预充电至预充电电平。此外，预充电器133可以将感测节点so预充电至第一电平vh。
110.当向被选字线wl1施加读取电压vread时，可以基于连接至位线bl1的存储器单元f1的编程状态来生成流过位线bl1的单元电流。例如，当存储器单元f1处于擦除状态e时，单元电流可以是最大的，而当存储器单元f1处于编程状态pv3时，单元电流可以是最小的。
111.位线选择器131和传感器132可以电连接位线bl1和感测节点so，并且可以基于存储器单元f1的单元电流来评估感测节点so。也就是说，与存储器单元f1的编程状态相对应的单元电流可以流过位线bl1。连接至位线bl1的感测节点so可以基于单元电流而从第一电平vh减小至第二电平，并且可以基于单元电流的幅度来调整感测节点so从第一电平vh减小至第二电平vl的时间。结果，可以基于存储器单元的编程状态来调整感测节点so的电位从第一电平vh减小至第二电平vl的时间。
112.例如，当被选存储器单元f1处于具有最低阈值电压分布的擦除状态e时，位线bl1的单元电流可以是最大的，并且感测节点so的电位从第一电平vh减小至第二电平vl的时间可以是最短的。例如，当被选存储器单元f1处于擦除状态e时，感测节点so的电位可以在第一时段内放电至第二电平vl。
113.例如，当被选存储器单元f1处于阈值电压分布高于擦除状态e的阈值电压分布的编程状态pv1时，位线bl1的单元电流可以比对应于擦除状态e的单元电流小，并且感测节点so的电位从第一电平vh减小至第二电平vl的时间可以长于与擦除状态e相对应的时间。例如，当被选存储器单元f1处于编程状态p1时，感测节点so的电位可以在第二时段内放电至第二电平vl。
114.例如，当被选存储器单元f1处于阈值电压分布高于编程状态pv1的阈值电压分布的编程状态pv2时，位线bl1的单元电流可以小于与编程状态pv1相对应的单元电流，并且感测节点so的电位从第一电平vh减小至第二电平vl的时间可以长于与编程状态pv1相对应的时间。例如，当被选存储器单元f1处于编程状态p2时，感测节点so的电位可以在第三时段内放电到第二电平vl。
115.例如，当被选存储器单元f1处于具有最高阈值电压分布的编程状态pv3时，位线bl1的单元电流可以是最小的。
116.控制信号发生器141可以响应于以预定周期翻转的时钟信号clk而生成第一锁存信号pls1至第三锁存信号pls3并且可以输出第一锁存信号pls1至第三锁存信号pls3。第一锁存信号pls1至第三锁存信号pls3中的每个可以具有在预定时间期间被激活的激活时段。可以依次激活第一锁存信号pls1至第三锁存信号pls3。
117.例如，可以在从感测节点so的电位电平通过擦除状态e的存储器单元从第一电平vh减小至第二电平vl的时间点到感测节点so的电位电平通过编程状态pv1的存储器单元从第一电平vh减小至第二电平vl之前的时间点的预定时间期间激活第一锁存信号pls1。例如，可以在第一时段内的预定时间期间激活第一锁存信号pls1。
118.例如，可以在从感测节点so的电位电平通过编程状态pv1的存储器单元从第一电平vh减小至第二电平vl的时间点到感测节点so的电位电平通过编程状态pv2的存储器单元从第一电平vh减小至第二电平vl之前的时间点的预定时间期间激活第二锁存信号pls2。例如，可以在第二时段内的预定时间期间激活第二锁存信号pls2。
119.例如，可以在感测节点so的电位电平通过编程状态pv2的存储器单元从第一电平vh减小至第二电平vl的时间点之后的预定时间期间激活第三锁存信号pls3。例如，可以在第三时段内的预定时间期间激活第三锁存信号pls3。
120.锁存器组件134的多个相应的锁存器级134a至134c可以响应于对应的第一锁存信号pls1至第三锁存信号pls3而依次锁存数据。
121.例如，响应于第一锁存信号pls1，锁存器级134a可以从感测节点so的电位电平通过擦除状态e的存储器单元从第一电平vh减小至第二电平vl的时间点到感测节点so的电位电平通过编程状态pv1的存储器单元从第一电平vh减小至第二电平vl之前的时间点，锁存与感测节点so的电位相对应的第一数据d1。也就是说，锁存器级134a可以在第一时段内锁存与感测节点so的电位相对应的第一数据d1。
122.例如，响应于第二锁存信号pls2，锁存器级134b可以从感测节点so的电位电平通过编程状态pv1的存储器单元从第一电平vh减小至第二电平vl的时间点到感测节点so的电位电平通过编程状态pv2的存储器单元从第一电平vh减小至第二电平vl之前的时间点，锁存与感测节点so的电位相对应的第二数据d2。也就是说，锁存器级134b可以在第二时段内锁存与感测节点so的电位相对应的第二数据d2。
123.例如，响应于第三锁存信号pls3，锁存器级134c可以在感测节点so的电位电平通过编程状态pv2的存储器单元从第一电平vh减小至第二电平vl的时间点之后锁存与感测节点so的电位相对应的第三数据d3。也就是说，锁存器级134c可以在第三时段内锁存与感测节点so的电位相对应的第三数据d3。
124.锁存器组件134的多个锁存器级134a至134c中的每个可以响应于数据输出信号do而向输出端子q《3；1》输出所锁存的数据。
125.例如，当连接至位线bl1的被选存储器单元f1处于擦除状态e时，感测节点so可以在第一时段至第三时段中减小至第二电平v。因此，多个锁存器级134a、134b和134c可以锁存逻辑低电平的第一数据d1至第三数据d3，并且可以向输出端子q《3；1》输出被反相为逻辑高电平的第一数据至第三数据。也就是说，输出端子q《3；1》中的每个可以输出对应于逻辑高电平的“1”数据。
126.例如，当连接至位线bl1的被选存储器单元f1处于编程状态pv1时，感测节点so在第一时段中可能未达到第二电平vl，并且感测节点so可以在第二时段和第三时段中减小至第二电平vl。因此，锁存器级134a可以锁存逻辑高电平的第一数据d1，并且锁存器级134b和134c锁存逻辑低电平的第二数据d2和第三数据d3。因此，输出端子q《1》可以输出对应于逻辑低电平的“0”数据，并且输出端子q《2》和q《3》输出对应于逻辑高电平的“1”数据。
127.例如，当连接至位线bl1的被选存储器单元f1处于编程状态pv2时，感测节点so在第一时段和第二时段中可能未达到第二电平vl，并且感测节点so可以在第三时段中减小至第二电平vl。因此，相应的锁存器级134a和134b锁存逻辑高电平的第一数据d1和第二数据d2，并且锁存器级134c可以锁存逻辑低电平的第三数据d3。因此，输出端子q《1》和q《2》中的
每个可以输出对应于逻辑低电平的“0”数据，并且输出端子q《3》可以输出对应于逻辑高电平的“1”数据。
128.例如，当连接至位线bl1的被选存储器单元f1处于编程状态pv3时，感测节点so在第一时段至第三时段中可能未降低到第二电平vl。因此，多个锁存器级134a、134b和134c可以锁存逻辑高电平的第一数据d1至第三数据d3，并且可以向输出端子q《3；1》输出被反相为逻辑低电平的第一数据至第三数据。也就是说，输出端子q《3；1》中的每个可以输出对应于逻辑低电平的“0”数据。
129.数据输出电路135可以从输出端子q《3；1》接收数据，并且可以基于接收到的数据来向位输出线bitout输出msb数据和lsb数据作为位读取数据data。
130.如上所述，根据本公开的实施方式，在存储多个数据位的存储器单元的读取操作期间，在向字线施加一个读取电压的状态下，可以通过感测感测节点so减小至第二电平的时间点来感测存储器单元的编程状态。因此，可以提高读取操作的操作速度，并且可以通过使用仅一个读取电压代替多个读取电压来减少生成读取电压的电路的面积。
131.在上述实施方式中，向被选字线施加的读取电压vread可以低于在擦除状态e和多个编程状态pv1至pv3当中具有相对最高阈值电压分布的编程状态pv3的阈值电压，如图7所示，并且可以高于与具有最高阈值电压分布的编程状态pv3相邻的编程状态pv2的阈值电压。
132.在另一实施方式中，读取电压vread可以是高于在擦除状态e和多个编程状态pv1至pv3当中具有最高阈值电压分布的编程状态pv3的阈值电压的电压。在读取操作期间，根据另一实施方式，当向被选字线施加高于编程状态pv3的阈值电压的读取电压vread时，与被编程为擦除状态e和多个编程状态pv1至pv3的存储器单元相对应的位线可以具有不同的单元电流量。因此，感测节点so的电位电平从第一电平减小至第二电平的时间可以基于存储器单元的编程状态而变化。锁存器组件134可以在多个设定时间点锁存与感测节点so的电位电平相对应的数据，以感测存储器单元的编程状态。
133.图13是例示图6的锁存器组件的第二实施方式的图。
134.参照图13，锁存器组件134可以包括多个锁存器级134e至134h。可以基于图2的存储器单元阵列110中所包括的存储器单元中可以存储的数据位的数量来调整锁存器组件134中所包括的锁存器级134e至134h的数量。例如，当存储器单元是mlc时，锁存器组件134可以包括三个锁存器级，而当存储器单元是tlc时，锁存器组件134可以包括七个锁存器级。另外，当存储器单元是qlc时，锁存器组件134可以包括十五个锁存器级。
135.多个锁存器级134e至134h中的每个可以由d触发器构成。
136.锁存器级134e可以响应于翻转的锁存信号pls的上升沿而锁存与感测节点so的电位电平相对应的数据，并且可以响应于锁存信号pls的下降沿而向输出端子q《1》输出所锁存的数据。
137.锁存器级134f可以响应于翻转的锁存信号pls的上升沿而锁存从输出端子q《1》接收的数据，并且可以响应于锁存信号pls的下降沿而向输出端子q《2》输出所锁存的数据。
138.锁存器级134g可以响应于翻转的锁存信号pls的上升沿而锁存从输出端子q《2》接收的数据，并且可以响应于锁存信号pls的下降沿而向输出端子q《3》输出所锁存的数据。
139.锁存器级134h可以响应于翻转的锁存信号pls的上升沿而锁存从输出端子q《m-1》
接收的数据，并且可以响应于锁存信号pls的下降沿而向输出端子q《m》输出所锁存的数据。
140.例如，锁存器级134e可以响应于锁存信号pls的第一上升沿而锁存与感测节点so的电位相对应的数据，并且可以响应于锁存信号pls的第一下降沿而向输出端子q《1》输出所锁存的数据。
141.锁存器级134e可以响应于锁存信号pls的第二上升沿而锁存与感测节点so的电位相对应的新数据，并且锁存器级134f可以响应于锁存信号pls的第二上升沿而锁存从输出端子q《1》接收的数据。也就是说，锁存器级134f可以响应于第二上升沿而锁存从锁存器级134e输出的数据。锁存器级134e可以响应于锁存信号pls的第二下降沿而向输出端子q《1》输出所锁存的数据，并且锁存器级134f可以响应于锁存信号pls的第二下降沿而向输出端子q《2》输出所锁存的数据。
142.锁存器级134e可以响应于锁存信号pls的第三上升沿而锁存与感测节点so的电位相对应的新数据，锁存器级134f可以响应于锁存信号pls的第三上升沿而锁存从输出端子q《1》接收的数据，并且锁存器级134g可以响应于锁存信号pls的第三上升沿而锁存从输出端子q《2》接收的数据。锁存器级134e可以响应于锁存信号pls的第三下降沿而向输出端子q《1》输出所锁存的数据，锁存器级134f可以响应于锁存信号pls的第三下降沿而向输出端子q《2》输出所锁存的数据，并且锁存器级134g可以响应于锁存信号pls的第三下降沿而向输出端子q《3》输出所锁存的数据。
143.如以上所描述的，每当锁存信号pls翻转时，锁存器组件134的多个锁存器级134e至134h可以锁存与感测节点so的电位相对应的数据，并且可以向下一锁存器级发送在锁存信号pls的前一翻转期间所锁存的数据。
144.图14是例示控制信号发生器的第二实施方式的图。
145.参照图14，控制信号发生器142可以响应于翻转的时钟信号clk而生成并输出多次翻转的锁存信号pls。控制信号发生器142可以包括于图2的控制逻辑140中并且被配置。
146.可以基于与擦除状态和多个编程状态中的每个相对应的单元电流量，来设置锁存信号pls从低电平转变为高电平时的上升沿的定时以及锁存信号pls从高电平转变为低电平时的下降沿的定时。
147.图15是例示图13所示的锁存器组件的操作的信号的波形图。
148.图16是例示从图13所示的锁存器组件输出的数据值的图。
149.如下参照图8和图13至图16来描述根据本公开的实施方式的半导体存储器装置的读取操作。
150.在本公开的实施方式中，描述连接至一条被选字线的存储器单元可以是被编程为擦除状态e和多个编程状态pv1至pv3的mlc并且图13的锁存器组件134可以包括三个锁存器级(例如，134e、134f和134g)的示例。
151.在读取操作期间，电压发生电路150可以基于从控制逻辑140输出的电压发生电路控制信号vg_signals而生成一个读取电压vread和通过电压vpass，并且可以向地址解码器120输出一个读取电压vread和通过电压vpass。地址解码器120可以向被选存储块(例如，blk1)的被选字线(例如，wl1)施加由电压发生电路150生成的读取电压vread。地址解码器120可以向被选存储块(例如，blk1)的未选字线(例如，wl2至wln)施加由电压发生电路150生成的通过电压vpass。
152.由电压发生电路150生成的读取电压vread可以低于擦除状态e和多个编程状态pv1至pv3当中具有最高阈值电压分布的编程状态pv3的阈值电压，如图7所示，并且可以高于与具有最高阈值电压分布的编程状态pv3相邻的编程状态pv2的阈值电压。例如，读取电压vread可以是擦除状态e和多个编程状态pv1至pv3当中具有相对最高阈值电压分布的两个编程状态pv2和pv3的中间电压值。更详细地，读取电压vread可以是对应于编程状态pv2的存储器单元当中的大多数存储器单元的阈值电压值和对应于编程状态pv3的存储器单元当中的大多数存储器单元的阈值电压值的中间电压值。
153.作为另一实施方式，读取电压vread可以是高于擦除状态e和多个编程状态pv1至pv3当中具有最高阈值电压分布的编程状态pv3的阈值电压的电压。
154.读写电路130的多个页缓冲器pb1至pbm可以通过位线bl1至blm感测连接至被选字线wl1的存储器单元f1的编程状态。
155.由于多个页缓冲器pb1至pbm以彼此相似的方法执行感测操作，因此如下描述页缓冲器pb1感测连接至对应位线bl1的存储器单元的编程状态的操作作为示例。
156.预充电器133可以通过传感器132和位线选择器131将位线bl1预充电至预充电电平。此外，预充电器133可以将感测节点so预充电至第一电平vh。
157.当向被选字线wl1施加读取电压vread时，可以基于连接至位线bl1的存储器单元f1的编程状态而生成流过位线bl1的单元电流。例如，当存储器单元f1处于擦除状态e时，单元电流可以是最大的，而当存储器单元f1处于编程状态pv3时，单元电流可以是最小的。
158.位线选择器131和传感器132可以将位线bl1电连接至感测节点so，并且可以基于存储器单元f1的单元电流来评估感测节点so。也就是说，与存储器单元f1的编程状态相对应的单元电流可以流过位线bl1。连接至位线bl1的感测节点so可以基于单元电流从第一电平vh减小至第二电平vl，并且可以基于单元电流的幅度来调整感测节点so从第一电平vh减小至第二电平vl的时间。结果，可以基于存储器单元的编程状态来调整感测节点so的电位从第一电平vh减小至第二电平vl的时间。
159.例如，当被选存储器单元f1处于具有最低阈值电压分布的擦除状态e时，位线bl1的单元电流可以是最大的，并且感测节点so的电位从第一电平vh减小至第二电平vl的时间可以是最短的。例如，当被选存储器单元f1处于擦除状态e中，感测节点so的电位可以在第一时段内放电至第二电平vl。
160.例如，当被选存储器单元f1处于阈值电压分布高于擦除状态e的阈值电压分布的编程状态pv1时，位线bl1的单元电流可以小于对应于擦除状态e的单元电流，并且感测节点so的电位从第一电平vh减小至第二电平vl的时间可以长于对应于擦除状态e的时间。例如，当被选存储器单元f1处于编程状态p1时，感测节点so的电位可以在第二时段内放电至第二电平vl。
161.例如，当被选存储器单元f1处于阈值电压分布高于编程状态pv1的阈值电压分布的编程状态pv2时，位线bl1的单元电流可以小于对应于编程状态pv1的单元电流，并且感测节点so的电位从第一电平vh减小至第二电平vl的时间可以长于对应于编程状态pv1的时间。例如，当被选存储器单元f1处于编程状态p2时，感测节点so的电位可以在第三时段内放电至第二电平vl。
162.例如，当被选存储器单元f1处于具有最高阈值电压分布的编程状态pv3时，位线
bl1的单元电流可以是最小的。
163.控制信号发生器142可以响应于以预定周期翻转的时钟信号clk而生成多次翻转的锁存信号pls并可以输出多次翻转的锁存信号pls。
164.例如，锁存信号pls的第一翻转时段可以包括于第一时段中，第一时段是从感测节点so的电位电平通过擦除状态e的存储器单元从第一电平vh减小至第二电平vl的时间点至感测节点so的电位电平通过编程状态pv1的存储器单元从第一电平vh减小至第二电平vl之前的时间点的时段。也就是说，锁存信号pls的第一上升沿和下降沿可以包括于第一时段中。
165.例如，锁存信号pls的第二翻转时段可以包括于第二时段中，第二时段是从感测节点so的电位电平通过编程状态pv1的存储器单元从第一电平vh减小至第二电平vl的时间点到感测节点so的电位电平通过编程状态pv2的存储器单元从第一电平vh减小至第二电平vl之前的时间点的时段。也就是说，锁存信号pls的第二上升沿和下降沿可以包括于第二时段中。
166.例如，锁存信号pls的第三翻转时段可以包括于第三时段中，第三时段是在感测节点so的电位电平通过编程状态pv2的存储器单元从第一电平vh减小至第二电平vl的时间点之后的时段。也就是说，锁存信号pls的第三上升沿和下降沿可以包括于第三时段中。
167.可以基于与擦除状态e和多个编程状态pv1至pv3中的每个相对应的单元电流来设置锁存信号pls的上升沿和下降沿的定时。更详细地，可以基于图6的感测节点基于与擦除状态和多个编程状态中的每个相对应的单元电流从作为预充电电平的第一电平vh减小至第二电平vl的时间点，来设置锁存信号pls的上升沿的定时和下降沿的定时。
168.锁存器组件134的多个锁存器级134e至134g中的每个可以响应于锁存信号pls而锁存数据。
169.例如，在锁存信号pls首次翻转的第一时段中，锁存器级134e可以响应于锁存信号pls的上升沿而锁存与感测节点so的电位相对应的数据。例如，当存储器单元f1处于擦除状态e时，锁存器级134e可以锁存与感测节点so的减小至第二电平vl的电位相对应的“0”数据。锁存器级134e可以响应于锁存信号pls的下降沿而向输出端子q《1》输出所锁存的“0”数据。例如，当存储器单元f1处于编程状态pv1、pv2和pv3中的任何一个时，锁存器级134e可以锁存与感测节点so的高于第二电平vl的电位相对应的“1”数据。锁存器级134e可以响应于锁存信号pls的下降沿而向输出端子q《1》输出所锁存的“1”数据。
170.在锁存信号pls第二次翻转的第二时段中，锁存器级134f可以响应于锁存信号pls的上升沿而接收并锁存从锁存器级134e输出的数据，锁存器级134e可以锁存与感测节点so的电位相对应的数据。例如，当存储器单元f1处于擦除状态e或编程状态pv1时，锁存器级134e可以锁存与感测节点so的减小至第二电平vl的电位相对应的“0”数据。例如，当存储器单元f1处于编程状态pv2和pv3中的任何一个时，锁存器级134e可以锁存与感测节点so的高于第二电平vl的电位相对应的“1”数据。
171.锁存器级134e可以响应于锁存信号pls的下降沿而向输出端子q《1》输出所锁存的数据。锁存器级134f可以响应于锁存信号pls的下降沿而向输出端子q《2》输出所锁存的数据。
172.在锁存信号pls第三次翻转的第三时段中，锁存器级134g可以响应于锁存信号pls
的上升沿而接收并锁存从锁存器级134f输出的数据，并且锁存器级134f可以响应于锁存信号pls的上升沿而接收并锁存从锁存器级134e输出的数据，并且锁存器级134e可以锁存与感测节点so的电位相对应的数据。例如，当存储器单元f1处于擦除状态e、编程状态pv1或编程状态pv2时，锁存器级134e可以锁存与感测节点so的减小至第二电平lv的电位相对应的“0”数据。例如，当存储器单元f1处于编程状态pv3时，锁存器级134e可以锁存与感测节点so的高于第二电平lv的电位相对应的数据“1”。
173.锁存器级134e可以响应于锁存信号pls的下降沿而向输出端子q《1》输出所锁存的数据。锁存器级134f可以响应于锁存信号pls的下降沿而向输出端子q《2》输出所锁存的数据。锁存器级134g可以响应于锁存信号pls的下降沿而向输出端子q《3》输出所锁存的数据。
174.数据输出电路135可以从输出端子q《3；1》接收数据，并且可以基于接收到的数据来向位输出线bitout输出msb数据和lsb数据作为位读取数据data。
175.如以上所描述的，根据本公开的实施方式，在其中存储有多个数据位的存储器单元的读取操作期间，在向字线施加一个读取电压的状态下，可以通过感测感测节点so减小至第二电平的时间点来感测存储器单元的编程状态。因此，可以提高读取操作的操作速度，并且可以通过使用仅一个读取电压代替多个读取电压而减少了生成读取电压的电路的面积。
176.图17是例示存储器系统的另一实施方式的图。
177.参照图17，存储器系统30000可以被实现为蜂窝电话、智能电话、平板pc、个人数字助理(pda)或无线通信装置。存储器系统30000可以包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制存储器装置1100的数据访问操作，例如，编程操作、擦除操作或读取操作。
178.可以在存储器控制器1200的控制下通过显示器3200输出存储器装置1100中所编程的数据。
179.无线电收发器3300可以通过天线ant发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ant接收的无线电信号转换成可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并向存储器控制器1200或显示器3200发送经处理的信号。存储器控制器1200可以将处理器3100处理后的信号编程到存储器装置1100。另外，无线电收发器3300可以将从处理器3100输出的信号转换为无线电信号，并且通过天线ant向外部装置输出经转换的无线电信号。输入装置3400可以是能够输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据的装置。输入装置3400可以实现为诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得通过显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据。
180.根据实施方式，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器3100的一部分，并且也可以实现为与处理器3100分离的芯片。另外，可以通过图1所示的控制器1200的示例来实现存储器控制器1200。
181.图18是例示存储器系统的另一实施方式的图。
182.参照图18，存储器系统40000可以被实现为个人计算机(pc)、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器、或mp4播放器。
183.存储器系统40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
184.处理器4100可以基于通过输入装置4200而输入的数据来通过显示器4300输出存储器装置1100中所存储的数据。例如，输入装置4200可以实现为诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘。
185.处理器4100可以控制存储器系统40000的整体操作并控制存储器控制器1200的操作。根据实施方式，能够控制存储器装置1100的操作的存储器控制器1200可以被实现为处理器4100的一部分或者可以实现为与处理器4100分离的芯片。另外，可以通过图1所示的控制器1200的示例来实现存储器控制器1200。
186.图19是例示存储器系统的另一实施方式的图。
187.参照图19，存储器系统50000可以实现为图像处理装置，例如，数码相机、设置有数码相机的便携式电话、设置有数码相机的智能电话、或设置有数码相机的平板pc。
188.存储器系统50000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作(例如编程操作、擦除操作或读取操作)的存储器控制器1200。
189.存储器系统50000的图像传感器5200可以将光学图像转换成数字信号。经转换的数字信号可以发送给处理器5100或存储器控制器1200。在处理器5100的控制下，经转换的数字信号可以通过显示器5300输出，或者可以通过存储器控制器1200存储在存储器装置1100中。另外，在处理器5100或存储器控制器1200的控制下，可以通过显示器5300输出存储器装置1100中所存储的数据。
190.根据实施方式，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器5100的一部分，或者可以实现为与处理器5100分离的芯片。另外，可以通过图1所示的控制器1200的示例来实现存储器控制器1200。
191.图20是例示存储器系统的另一实施方式的图。
192.参照图20，存储器系统70000可以实现为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
193.存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但是不限于此。另外，可以通过图1所示的控制器1200的示例来实现存储器控制器1200。
194.卡接口7100可以基于主机60000的协议来对主机60000和存储器控制器1200之间的数据交换进行接口连接。根据实施方式，卡接口7100可以支持通用串行总线(usb)协议和芯片间(ic)-usb协议。这里，卡接口可以是指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或信号传输方法。
195.当存储器系统70000连接至诸如pc、平板pc、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。
196.尽管已经参照有限的实施方式和附图描述了本公开，但是本公开不限于以上描述的实施方式，并且本公开所属领域的技术人员可以根据所公开的描述做出各种改变和修改。
197.相关申请的交叉引用
198.本技术要求于2020年10月5日在韩国知识产权局提交的韩国专利申请no.10-2020-0128216的优先权，其全部公开内容通过引用合并于此。

技术特征：

1.一种页缓冲器，该页缓冲器包括：位线选择器，该位线选择器将存储器单元阵列的位线连接至感测节点；预充电器，该预充电器将所述感测节点的电位预充电至第一电平；以及锁存器组件，该锁存器组件通过检测所述感测节点的电位从所述第一电平减小至第二电平的时间来感测数据。2.根据权利要求1所述的页缓冲器，该页缓冲器还包括：数据输出电路，该数据输出电路接收从所述锁存器组件的多个输出端子输出的数据并且向外部装置输出所述数据。3.根据权利要求1所述的页缓冲器，其中，所述锁存器组件包括多个锁存器级，并且其中，所述多个锁存器级中的每一个响应于依次被激活的多个锁存信号中的任何一个而锁存与所述感测节点的电位相对应的数据。4.根据权利要求3所述的页缓冲器，其中，所述多个锁存器级中的每一个包括：第一晶体管，该第一晶体管连接在所述感测节点和第一节点之间并且响应于所述多个锁存信号中的任何一个而导通；锁存器，该锁存器连接在所述第一节点和第二节点之间；以及第二晶体管，该第二晶体管连接在所述第二节点和输出端子之间并且响应于数据输出信号而导通。5.根据权利要求1所述的页缓冲器，其中，所述锁存器组件包括多个锁存器级，并且其中，所述多个锁存器级中的每一个响应于多次翻转的锁存信号而锁存与所述感测节点的电位相对应的数据。6.根据权利要求5所述的页缓冲器，其中，所述锁存器组件包括：第一锁存器级，该第一锁存器级响应于所述锁存信号的上升沿而锁存与所述感测节点的电位相对应的数据并且响应于所述锁存信号的下降沿而向第一输出端子输出所锁存的数据；第二锁存器级，该第二锁存器级响应于所述锁存信号的所述上升沿而锁存从所述第一输出端子接收的数据并且响应于所述下降沿而向第二输出端子输出所锁存的数据；以及第三锁存器级，该第三锁存器级响应于所述锁存信号的所述上升沿而锁存从所述第二输出端子接收的数据并且响应于所述下降沿而向第三输出端子输出所锁存的数据。7.根据权利要求6所述的页缓冲器，其中，所述多个锁存器级中的每一个由d触发器构成。8.一种半导体存储器装置，该半导体存储器装置包括：存储块，该存储块具有被编程为擦除状态和多个编程状态的多个存储器单元；电压发生电路，该电压发生电路生成在读取操作期间要向所述存储块的字线施加的一个读取电压；以及读写电路，该读写电路连接至所述存储块的多条位线并且在所述读取操作期间通过感测基于所述存储器单元的单元电流的感测节点的电位电平来锁存数据。9.根据权利要求8所述的半导体存储器装置，其中，在所述读取操作期间施加所述一个读取电压的状态下，所述多个存储器单元的所述单元电流基于所述擦除状态和所述多个编程状态而变化。
10.根据权利要求8所述的半导体存储器装置，其中，所述读取电压低于在所述擦除状态和所述多个编程状态当中具有最高阈值电压分布的编程状态的阈值电压。11.根据权利要求8所述的半导体存储器装置，其中，所述读取电压是在所述擦除状态和所述多个编程状态当中具有相对最高阈值电压分布的两个编程状态的中间电压值。12.根据权利要求11所述的半导体存储器装置，其中，所述读取电压是与所述两个编程状态中的第一编程状态相对应的存储器单元当中的大多数存储器单元的第一阈值电压值以及与所述两个编程状态中的第二编程状态相对应的存储器单元当中的大多数存储器单元的第二阈值电压值的中间电压值。13.根据权利要求8所述的半导体存储器装置，其中，所述读写电路包括分别连接至所述多条位线的多个页缓冲器，并且所述多个页缓冲器中的每一个包括：位线选择器，该位线选择器连接所述多条位线中的任何一条和所述感测节点；预充电器，该预充电器将所述感测节点的电位预充电至第一电平；以及锁存器组件，该锁存器组件通过检测所述感测节点的电位从所述第一电平减小至第二电平的时间来感测所述数据。14.根据权利要求13所述的半导体存储器装置，其中，所述多个页缓冲器中的每一个还包括数据输出电路，该数据输出电路接收从所述锁存器组件的多个输出端子输出的数据并且向外部装置输出所述数据。15.根据权利要求13所述的半导体存储器装置，其中，所述锁存器组件包括多个锁存器级，并且所述多个锁存器级中的每一个响应于依次被激活的多个锁存信号中的任何一个而锁存与所述感测节点的电位相对应的数据。16.根据权利要求15所述的半导体存储器装置，其中，所述多个锁存器级中的每一个包括：第一晶体管，该第一晶体管连接在所述感测节点和第一节点之间并且响应于所述多个锁存信号中的任何一个而导通；锁存器，该锁存器连接在所述第一节点和第二节点之间；以及第二晶体管，该第二晶体管连接在所述第二节点和输出端子之间并且响应于数据输出信号而导通。17.根据权利要求15所述的半导体存储器装置，其中，所述锁存器组件包括多个锁存器级，并且其中，所述多个锁存器级中的每一个响应于多次翻转的锁存信号而锁存与所述感测节点的电位相对应的数据。18.根据权利要求17所述的半导体存储器装置，其中，所述锁存器组件包括：第一锁存器级，该第一锁存器级响应于所述锁存信号的上升沿而锁存与所述感测节点的电位相对应的数据并且响应于所述锁存信号的下降沿而向第一输出端子输出所锁存的数据；第二锁存器级，该第二锁存器级响应于所述锁存信号的所述上升沿而锁存从所述第一输出端子接收的数据并且响应于所述下降沿而向第二输出端子输出所锁存的数据；以及
第三锁存器级，该第三锁存器级响应于所述锁存信号的所述上升沿而锁存从所述第二输出端子接收的数据并且响应于所述下降沿而向第三输出端子输出所锁存的数据。19.根据权利要求18所述的半导体存储器装置，其中，所述多个锁存器级中的每一个由d触发器构成。20.一种半导体存储器装置，该半导体存储器装置包括：存储块，该存储块具有被编程为擦除状态和多个编程状态的多个存储器单元；电压发生电路，该电压发生电路生成在读取操作期间要向所述存储块的字线施加的一个读取电压；以及页缓冲器，该页缓冲器连接至所述存储块的位线，在所述读取操作期间将连接至所述位线的感测节点的电位预充电至第一电平，并且通过检测所述感测节点基于连接至所述位线的所述多个存储器单元当中的被选存储器单元的编程状态从所述第一电平减小至第二电平的时间来锁存数据。

技术总结

本技术涉及页缓冲器及包括其的半导体存储器装置。一种页缓冲器包括：位线选择器，其被配置为将存储器单元阵列的位线连接至感测节点；预充电器，其被配置为将感测节点的电位预充电至第一电平；以及锁存器组件，其被配置为通过检测感测节点的电位从第一电平减小至第二电平的时间来感测数据。二电平的时间来感测数据。二电平的时间来感测数据。

技术研发人员：

张晶植 崔勋 李东训 崔允植

受保护的技术使用者：

爱思开海力士有限公司

技术研发日：

2021.05.13

技术公布日：

2022/4/22