一种存储单元的检测方法和检测电路与流程

1.本技术涉及存储器技术领域，具体涉及一种存储单元的检测方法和检测电路。

背景技术：

2.由于dram的存储单元(memory cell)的大小缩减，作动电压变低，导致存储单元的分布对产品性能的影响很大，周围量测好的结果无法反映产品的特性。需要调整基板的基端偏置(body bias)，将存储单元的分布造成的影响最小化。存储单元的特性通过切割道(scribe lane)测量，再根据测量到的结果来调整dram存储块产品的特性。然而在切割道进行的测量无法完全的反应产品的特征。并且，随著半导体工艺的微细化，各种未知的原因会导致在切割道量测出的特性与周边产品特性或分布不一致。由于对产品实际特性的测量需要非常高，导致现有的测试方式会使得产品特性的调整作业所需的测试时间增加，从而增加了成本。
3.在产品中量测存储单元的特性很难，为了能够直接在产品内部量测dram存储单元的性能，需要修改或增加周边电路，但是这种修改或增加在实现上具有很大的难度无法达成。
4.现有的技术可以在产品内部量测存储单元的特性，但是这种测试方法有很高的几率对被测量的存储单元造成伤害，影响产品的良率，因此需要对被测量的存储单元进行修复，使其成为冗余存储单元(redundant memory cell)，造成成本上升。
5.因此，需要一种能够对存储单元进行检测的同时，不影响产品的良率和产品成本的存储单元的检测方法和检测电路。

技术实现要素：

6.针对上述存在的问题，本技术提供了一种存储单元的检测方法，包括如下步骤：在封装存储块之前，将所述存储块边缘单元的字线的一端以及位线的一端分别通过第一放大器和第二放大器，与内建自测逻辑电路的输入端连接；对与所述内建自测逻辑电路连接的字线和位线施加测量电压或测量电流；通过所述内建自测逻辑电路的输出端输出所述边缘单元的测量结果。
7.针对上述存在的问题，本技术提供了一种存储单元的检测方法，包括如下步骤：在封装存储块之前，将所述存储块边缘单元的字线的一端以及位线的一端分别连接至信号放大器，所述信号放大器的输出端与内建自测逻辑电路的输入端连接；所述内建自测逻辑电路的输出端输出所述边缘单元的测量结果。
8.针对上述存在的问题，本技术还提供了一种存储单元的检测电路，用于检测具有内建自测逻辑电路的存储单元，所述存储单元的检测电路使用上述的一种存储单元的检测方法，检测存储块中的存储单元，所述存储单元的检测电路包括：第一放大器和第二放大器；所述第一放大器的输入端与所述待检测的存储块中的边缘单元的字线的一端连接；所述第二放大器的输入端与待检测的存储块中的边缘单元的位线的一端连接；所述第一放大
器的输出端和所述第二放大器的输出端均与所述存储单元的内建自测逻辑电路连接。
9.针对上述存在的问题，本技术还提供了一种存储单元的检测电路，用于检测具有内建自测逻辑电路的存储单元，所述存储单元的检测电路使用上述的一种存储单元的检测方法，检测存储块中的存储单元，所述存储单元的检测电路包括：信号放大器；所述信号放大器的输入端与所述待检测的存储块中的边缘单元的字线的一端以及所述待检测的存储块中的边缘单元的位线的一端连接；所述信号放大器的输出端与所述存储单元的内建自测逻辑电路连接。
10.本技术的优点在于：将位于存储块边缘单元的字线的一端以及位线的一端分别通过第一放大器和第二放大器，与内建自测逻辑电路的输入端连接，再对与内建自测逻辑电路连接的字线和位线施加测量电压或测量电流，通过内建自测逻辑电路的输出端输出测量结果，能够在不影响存储单元的情况下对存储块进行性能检测，方法便捷，不影响产品良率和产品的成本。
附图说明
11.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
12.图1示出了一种现有的dram存储块的示意图；
13.图2示出了本技术实施方式的存储单元的检测电路的示意图；
14.图3示出了本技术实施方式的另一种存储单元的检测电路的示意图；
15.图4示出了本技术实施方式的存储单元的检测方法的步骤示意图；
16.图5示出了本技术实施方式的另一存储单元的检测方法的步骤示意图。
具体实施方式
17.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
18.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
19.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
20.图1示出现有的dram存储块的存储单元的电路。如图1所示，dram存储块(memory block)100中的边缘单元(edge cell)中的伪单元(dummy cell)101所连接的位线dbl和字线dwl均接地，与伪单元以外的存储单元连接的位线bl与s/a焊盘104连接，用于连接读出放
大器s/a。边缘单元102包括存储块100边缘的至少一列或一行存储单元。其中，字线wl与存储单元的栅极连接，位线bl与存储单元的p阱(p-well)连接。边缘单元102包括伪单元101。伪单元101包括存储块最边缘的一列或一行存储单元。
21.若dram或合并的dram逻辑(merged dram logic，mdl)产品内部有内建自测(built in self-test，bist)逻辑电路，则可以利用此内建自测逻辑电路进行产品特性的微调，从而能够将测试时间减到最少。虽然每张晶圆的制造成本增加率逐渐上升，但是由于产品大小的缩减，实际产品的制造成本是减少的。但是与产品的大小无关,根据产品的动作指令进行测试的测试时间会改变。因此测量存储单元的特性，再根据测量结果进行微调时,测试时间会增加，从而导致价格上升的要素增加。根据内建自测逻辑电路进行微调时,产品价格上升的要素会减少。
22.图2示出本技术实施方式的一种存储单元的检测电路的示意图，如图2所示，存储单元的检测电路用于检测具有内建自测逻辑电路203的存储单元，其包括：第一放大器201和第二放大器202。第一放大器201的输入端与待检测的存储块100中的边缘单元102的字线wl的一端连接；第二放大器202的输入端与待检测的存储块100中的边缘单元102的位线bl的一端连接；第一放大器201的输出端和第二放大器202的输出端均与存储单元的内建自测逻辑电路203连接。本技术实施方式的一种存储单元的检测电路用于检测具有内建自测逻辑电路203的存储单元。边缘单元102为位于存储块100边缘的至少一行或一列存储单元，边缘单元102包括伪单元101。具体地，第一放大器201与边缘单元102中的伪单元101的字线dwl的一端连接，第二放大器202与边缘单元102中的伪单元101的位线dbl的一端连接。检测电路还包括熔丝(fuse)204或反熔丝(anti fuse)205。内建自测逻辑电路203的输出端与熔丝204或反熔丝205连接，将测量结果发送至熔丝204或反熔丝205保存。存储单元的检测电路使用存储单元的检测方法，检测存储块100中的存储单元。
23.图3示出本技术实施方式的另一种存储单元的检测电路的示意图，如图3所示，存储单元的检测电路包括：信号放大器(读出放大器s/a)206。信号放大器206的输入端与待检测的存储块100中的边缘单元102的字线wl的一端以及待检测的存储块100中的边缘单元102的位线bl的一端连接。信号放大器206的输出端与存储单元的内建自测逻辑电路203连接。边缘单元102为位于存储块100边缘的至少一行或一列存储单元，边缘单元102包括伪单元101。具体地，信号放大器206的输入端与边缘单元102中的伪单元101的字线dwl的一端连接，信号放大器206的输入端还与边缘单元102中的伪单元101的位线dbl的一端连接。检测电路还包括熔丝204或反熔丝205。内建自测逻辑电路203的输出端与熔丝204或反熔丝205连接，将测量结果发送至熔丝204或反熔丝205保存。存储单元的检测电路使用存储单元的检测方法，检测存储块100中的存储单元。
24.图4示出存储单元的检测方法，示例方法始于操作401，在封装存储块100之前，将存储块100的边缘单元102的字线wl的一端以及位线bl的一端分别通过第一放大器201和第二放大器202，与内建自测逻辑电路203的输入端连接。其中，边缘单元102为位于存储块100边缘的至少一行或一列存储单元，边缘单元102包括伪单元101。伪单元101包括存储块100最边缘的一行和/或一列存储单元。具体地，第一放大器201与伪单元101的字线dwl的一端连接，第二放大器202与伪单元101的位线dbl的一端连接。
25.继续操作402，对与内建自测逻辑电路203连接的字线dwl和位线dbl施加测量电压
或测量电流。继续操作403，通过内建自测逻辑电路203的输出端输出边缘单元102的测量结果。测量结果包括：边缘单元102的栅极介电膜的特性、边缘单元102的通道晶体管的特性、存储100块中存储单元的传输管(pass transistor)的特性、位线wl的电阻值和/或字线bl的电阻值。
26.测量结果还能够存储至熔丝204或反熔丝205。根据存储的测量结果，还能够对存储块100的制造工艺、性能参数和测试方法进行调整，以及管理存储块100的制造过程。
27.图5示出另一种存储单元的检测方法，示例方法始于操作501，在封装存储块100之前，将存储块100的边缘单元102的字线wl的一端以及位线bl的一端分别连接至信号放大器206。其中，边缘单元102为位于存储块100边缘的至少一行或一列存储单元，边缘单元102包括伪单元101。伪单元101包括存储块100最边缘的一行和/或一列存储单元。具体地，信号放大器206与伪单元101的字线dwl的一端连接，信号放大器206还与伪单元101的位线dbl的一端连接。
28.继续操作502，将信号放大器206的输出端与内建自测逻辑电路203的输入端连接。继续操作503，内建自测逻辑电路203的输出端输出边缘单元102的测量结果。测量结果包括：边缘单元102的栅极介电膜的特性、边缘单元102的通道晶体管的特性、存储100块中存储单元的传输管的特性、位线wl的电阻值和/或字线bl的电阻值。
29.通过直接使用信号放大器对字线wl和位线bl传输的信号进行放大，能够在不影响存储单元的情况下对存储块进行性能检测，方法便捷，不影响产品良率和产品的成本，也不需要增加其他元器件和放大器，成本低。
30.为了减少测试对存储块(产品)的存储单元造成影响，从而影响实际的使用，所以将伪单元的与地连接的栅极和/或p阱通电连接，从而对伪单元的测量不会对存储单元形成电性影响。通过将伪单元的与地连接的栅极和/或p阱与内建自测逻辑电路进行连接，测量存储单元的特性,根据测量结果进行产品性能的微细调整(fine tune)，将结果储存至熔丝204或反熔丝205，这样的在rom(read only memory)中，内建自测逻辑电路203最后会被施加接地端或p阱电压，因此不会影响产品作动。由于伪单元101位于存储单元的外围，使实际上被使用的存储单元的分布得到改善，并且,不会影响存储单元的电特性。通过将伪单元101的与地连接的栅极和/或p阱连接至内建自测逻辑电路203来量测特性，在存储块100内准确量测存储单元的特性，得到可以准确反映存储块100特性的测量结果，存储在产品内的熔丝204或反熔丝205，以该测量结果为基础，可以对存储块100进行微调。
31.本技术实施方式中的方法通过将位于存储块边缘单元的字线的一端以及位线的一端分别通过第一放大器和第二放大器，与内建自测逻辑电路的输入端连接，再对与内建自测逻辑电路连接的字线和位线施加测量电压或测量电流，通过内建自测逻辑电路的输出端输出测量结果，能够在不影响存储单元的情况下对存储块进行性能检测，方法便捷，不影响产品良率和产品的成本。随着半导体制造工艺的微细化，虽然存储单元的生产成本下降，但是测试成本在增加。本技术实施方式的存储单元的特性评估根据自建内测逻辑电路，在内部电路中进行，能够减少测试所需要的时间，从而降低成本。以测量结果为基础，在内建自测逻辑电路进行微细调整。
32.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为
了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
33.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

技术特征：

1.一种存储单元的检测方法，其特征在于，包括如下步骤：在封装存储块之前，将所述存储块边缘单元的字线的一端以及位线的一端分别通过第一放大器和第二放大器，与内建自测逻辑电路的输入端连接；对与所述内建自测逻辑电路连接的字线和位线施加测量电压或测量电流；通过所述内建自测逻辑电路的输出端输出所述边缘单元的测量结果。2.根据权利要求1所述的存储单元的检测方法，其特征在于，所述边缘单元为位于所述存储块边缘的至少一行或一列存储单元。3.根据权利要求1所述的存储单元的检测方法，其特征在于，在所述通过所述内建自测逻辑电路的输出端输出所述边缘单元的测量结果之后，还包括如下步骤：将所述测量结果存储至熔丝或反熔丝。4.根据权利要求1所述的存储单元的检测方法，其特征在于，在所述通过所述内建自测逻辑电路的输出端输出所述边缘单元的测量结果之后，还包括如下步骤：根据所述存储的测量结果，对存储块的制造工艺、性能参数和测试方法进行调整。5.根据权利要求1所述的存储单元的检测方法，其特征在于，在所述通过所述内建自测逻辑电路的输出端输出所述边缘单元的测量结果之后，还包括如下步骤：根据所述存储的测量结果，管理所述存储块的制造过程。6.根据权利要求1所述的存储单元的检测方法，其特征在于，所述边缘单元的测量结果，包括：所述边缘单元的栅极介电膜的特性、所述边缘单元的通道晶体管的特性、所述存储块中存储单元的传输管的特性、所述位线的电阻值和/或所述字线的电阻值。7.根据权利要求1所述的存储单元的检测方法，其特征在于，所述边缘单元，包括：伪单元。8.根据权利要求7所述的存储单元的检测方法，其特征在于，所述边缘单元的字线的一端，包括：伪单元字线的一端；所述边缘单元的位线的一端，包括：伪单元位线的一端。9.一种存储单元的检测方法，其特征在于，包括如下步骤：在封装存储块之前，将所述存储块边缘单元的字线的一端以及位线的一端分别连接至信号放大器；将所述信号放大器的输出端与内建自测逻辑电路的输入端连接；所述内建自测逻辑电路的输出端输出所述边缘单元的测量结果。10.一种存储单元的检测电路，其特征在于，用于检测具有内建自测逻辑电路的存储单元，所述存储单元的检测电路使用根据权利要求1至8中任一项所述的一种存储单元的检测方法，检测存储块中的存储单元，所述存储单元的检测电路包括：第一放大器和第二放大器；所述第一放大器的输入端与所述待检测的存储块中的边缘单元的字线的一端连接；所述第二放大器的输入端与待检测的存储块中的边缘单元的位线的一端连接；所述第一放大器的输出端和所述第二放大器的输出端均与所述存储单元的内建自测逻辑电路连接。11.根据权利要求10所述的一种存储单元的检测电路，其特征在于，还包括：熔丝或反熔丝；
所述熔丝或反熔丝与所述内建自测电路的输出端连接。12.一种存储单元的检测电路，其特征在于，用于检测具有内建自测逻辑电路的存储单元，所述存储单元的检测电路使用根据权利要求9所述的一种存储单元的检测方法，检测存储块中的存储单元，所述存储单元的检测电路包括：信号放大器；所述信号放大器的输入端与所述待检测的存储块中的边缘单元的字线的一端以及所述待检测的存储块中的边缘单元的位线的一端连接；所述信号放大器的输出端与所述存储单元的内建自测逻辑电路连接。

技术总结

本发明涉及一种存储单元的检测方法和检测电路。存储单元的检测方法包括如下步骤：在封装存储块之前，将存储块边缘单元的字线的一端以及位线的一端分别通过第一放大器和第二放大器，与内建自测逻辑电路的输入端连接；对与内建自测逻辑电路连接的字线和位线施加测量电压或测量电流；通过内建自测逻辑电路的输出端输出边缘单元的测量结果。将位于存储块边缘单元的字线的一端以及位线的一端分别通过第一放大器和第二放大器与内建自测逻辑电路的输入端连接，再施加测量电压或测量电流，通过内建自测逻辑电路的输出端输出测量结果，能够在不影响存储单元的情况下对存储块进行性能检测，方法便捷，不影响产品良率和产品成本。不影响产品良率和产品成本。不影响产品良率和产品成本。