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存储设备及其操作方法与流程

存储设备及其操作方法
1.相关申请的交叉引用
2.本技术要求于2020年8月31日向韩国知识产权局提交的第10-2020-0110504号韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
3.本公开总体上涉及电子设备，并且更具体地涉及存储设备及其操作方法。

背景技术：

4.存储设备是被配置为存储数据的设备，存储设备基于诸如计算机、智能电话或智能平板的主机设备。存储设备包括被配置为将数据存储在磁盘(诸如硬盘驱动装置(hdd))上的设备以及被配置为将数据存储在半导体存储器中、特别是非易失性存储器(诸如固态驱动器装置(ssd)或存储卡)中的设备。
5.存储设备可以包括被配置为存储数据的存储器设备和被配置为控制存储器设备的存储器控制器。存储器设备被分类为易失性存储器设备和非易失性存储器设备。非易失性存储器设备包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、相变式ram(pram)、磁性ram(mram)、电阻式ram(rram)、铁电式ram(fram)等。

技术实现要素：

6.根据本公开的一个方面，提供了具有存储器控制器和多个存储体的存储设备，多个存储体中的每一个存储体包括多个存储器设备，其中多个存储器设备中的每一个存储器设备包括：数据选择器，被配置为基于存储体选择信号来选择并输出被包括在多个存储体中的任一个存储体中的存储器设备的数据；锁存单元，被配置为存储从数据选择器输出的数据；以及传输控制信号发生器，被配置为生成存储体选择信号，使得被存储在锁存单元中的数据被顺序地输出。
7.根据本公开的另一方面，提供了用于操作具有存储器控制器和多个存储体的存储设备的方法，多个存储体中的每一个存储体包括多个存储器设备，方法包括：生成存储体选择信号，存储体选择信号控制数据选择器以选择并输出被包括在多个存储体中的任一个存储体中的存储器设备的数据；以及基于存储体选择信号，将数据存储在锁存单元中，并且然后将数据输出到存储器控制器。
附图说明
8.现在将在下文中参考附图来更全面地描述示例实施例；然而，它们可以以不同的形式来体现，并且不应被解释为限于本文中阐述的实施例。相反，这些实施例被提供而使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达示例实施例的范围。
9.在附图中，为了图示清楚，尺寸可能被放大。将理解，当一个要素被称为在两个要
素“之间”时，它可以是两个要素之间的唯一要素，或者也可以存在一个或多个中间要素。在全文中，相同的附图标记指代相同的要素。
10.图1是图示了存储设备的框图。
11.图2是图示了图1所示的存储器设备的结构的图。
12.图3是图示了图2所示的存储器单元阵列的一个实施例的图。
13.图4是图示了其中多个存储体被连接到存储器控制器的结构的图。
14.图5是图示了借助三个级来输出数据的过程的图。
15.图6是图示了控制待借助三个级输出的数据的信号和时钟的图。
16.图7是图示了借助两个级输出数据的过程的图。
17.图8是图示了控制借助两个级输出的数据的信号和时钟的图。
18.图9是图示了生成借助三个级输出数据的控制信号的过程的图。
19.图10是图示了生成借助两个级输出数据的控制信号的过程的图。
20.图11是图示了根据本公开的一个实施例的存储器设备的操作的图。
21.图12是图示了根据本公开的一个实施例的存储器设备的操作的图。
22.图13是图示了图1所示的存储器控制器的另一实施例的图。
23.图14是示例性地图示了根据本公开的一个实施例的应用存储设备的存储卡系统的框图。
24.图15是示例性地图示了根据本公开的一个实施例的应用了存储设备的固态驱动器(ssd)系统的框图。
25.图16是示例性地图示了根据本公开的一个实施例的应用了存储设备的用户系统的框图。
具体实施方式
26.本文所公开的特定结构或功能描述仅是例示性的，目的是描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式来实现，并且不能被解释为限于本文阐述的实施例。
27.将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种要素，但是这些要素不应受到这些术语的限制。这些术语仅用于将一个要素与另一个要素区分开。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一要素可以在其他实施例中被称为第二要素。
28.此外，将理解，当一个要素被称为“被连接”或“被耦合”到另一要素时，其可以被直接连接或耦合到另一要素，或者可以存在中间要素。相反，当一个要素被称为“被直接连接”或“被直接耦合”至另一要素时，则不存在中间要素。
29.在下文中，将参考附图来详细描述本公开的示例性实施例，以使得本领域技术人员能够容易地实现本公开的技术精神。
30.实施例提供了能够减少在数据传输中消耗的传输时间和电流量的存储设备，以及存储设备的操作方法。
31.图1是图示了存储设备的框图。
32.参考图1，存储设备50可以包括存储器设备100和存储器控制器200。
33.存储设备50可以是基于主机300(诸如移动电话、智能电话、mp3播放器、膝上型计算机、台式计算机、游戏机、电视、平板电脑或车载信息娱乐系统)来存储数据的设备。
34.存储设备50可以是基于主机接口(主机接口为与主机300的通信方案)而被制造为各种类型的存储设备中的任一个存储设备。例如，存储设备50可以使用多个类型的存储设备中的任一个来实现，诸如固态驱动器装置(ssd)、多媒体卡(mmc)、嵌入式mmc(emmc)、减小尺寸的mmc(rs-mmc)、微型mmc(微型mmc)、安全数字(sd)卡、小型sd卡、微型sd卡、通用串行总线(usb)存储设备、通用闪存(ufs)设备、紧凑型闪存(cf)卡、智能媒体卡(smc)、记忆棒等。
35.存储设备50可以被制造为各种封装类型中的任一个封装类型。例如，存储设备50可以被制造为各种封装类型中的任一个封装类型，诸如叠层封装(pop)、系统级封装(sip)、片上系统(soc)、多芯片封装(mcp)、板载芯片(cob)、晶圆级制造封装(wfp)和晶圆级堆叠封装(wsp)。
36.在一个实施例中，存储设备50可以包括多个存储体。多个存储体可以包括多个存储器设备。多个存储体中的每一个存储体可以借助通道而被连接到存储器控制器200。即，在具有多个存储器设备的存储设备50的结构中，存储器设备中的每一个存储器设备可以属于任一个存储体，并且可以借助通道而被连接到存储器控制器200。
37.存储器设备100可以存储数据。存储器设备100基于存储器控制器200来操作。存储器设备100可以包括存储器单元阵列，存储器单元阵列具有存储数据的多个存储器单元。存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元，并且多个存储器单元可以构成多个页。在一个实施例中，页可以是用于将数据存储在存储器设备100中或读取被存储在存储器设备100中的数据的单元。存储器块可以是用于擦除数据的单元。
38.在一个实施例中，存储器设备100可以是双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)、nand闪存、竖直nand闪存、nor闪存、电阻式随机存取存储器(rram)、相变式随机存取存储器(pram)、磁阻式随机存取存储器(mram)、铁电式随机存取存储器(fram)、自旋转移力矩随机存取存储器(stt-ram)等。在本说明书中，为了便于描述，假设并描述了存储器设备100是nand闪存的情况。
39.在一个实施例中，存储器设备100可以以二维阵列结构或三维阵列结构来实现。在下文中，尽管存储器设备100以三维阵列结构实现的情况被描述为实施例，但是本公开不限于三维阵列结构。本公开不仅可以被应用于其中电荷存储层被配置有浮置栅极(fg)的闪存设备，而且还可以被应用于其中电荷存储层被配置有绝缘层的电荷捕获闪存(charge trap flash)(ctf)。
40.在一个实施例中，存储器设备100可以通过使用单级单元(slc)方法来操作，在单级单元(slc)方法中，一个数据位被存储在一个存储器单元中。备选地，存储器设备100可以通过使用其中至少两个数据位被存储在一个存储器单元中的方法来操作。例如，存储器设备100可以通过使用其中两个数据位被存储在一个存储器单元中的多级单元(mlc)方法来操作、使用其中三个数据位被存储在一个存储器单元中的三级单元(tlc)方法来操作、或者使用其中四个数据位被存储在一个存储器单元中的四级单元(qlc)方法来操作。
41.存储器设备100可以被配置为从存储器控制器200接收命令和地址，并且可以访问
由存储器单元阵列中的地址选择的区域。即，存储器设备100可以在由地址选择的区域上执行与命令相对应的操作。例如，存储器设备100可以基于所接收的命令来执行写入(编程)操作、读取操作和擦除操作。例如，当编程命令被接收时，存储器设备100可以在由地址选择的区域中对数据进行编程。当读取命令被接收时，存储器设备100可以从由地址选择的区域读取数据。当擦除命令被接收时，存储器设备100可以擦除被存储在由地址选择的区域中的数据。
42.在一个实施例中，存储器设备100可以包括数据选择器171、锁存单元173和数据输出单元175。数据选择器171、锁存单元173和数据输出单元175可以借助总线而彼此连接。
43.数据选择器171可以基于存储体选择信号来选择性地输出从串行器接收的数据。串行器可以是控制数据被顺序地输出的设备。
44.锁存单元173可以存储从数据选择器171输出的数据，并且被存储在锁存单元173中的数据可以被传送到输入/输出引脚dq，借助数据输出单元175被输出到存储器控制器200。在多个存储体的结构中，多个存储体中的一些存储体可以共享锁存单元173和数据输出单元175。
45.在一个实施例中，存储器设备100可以借助三个级而将数据传输到存储器控制器200。即，数据可以通过经历三个步骤而被输出到存储器控制器200。三个步骤可以意味着在数据选择器171、锁存单元173和数据输出单元175中的数据输出。
46.例如，被存储在存储器设备100的存储器单元阵列中的数据可以被传送到串行器，以顺序地输出数据，并且从串行器输出的数据可以基于存储体选择信号，从数据选择器171传送到锁存单元173(第一级)。被存储在锁存单元173中的数据可以作为输入/输出数据而被传送到数据输出单元175(第二级)。被传送到数据输出单元175的数据可以基于所接收的时钟而被顺序地输出到存储器控制器200(第三级)。
47.然而，由于数据借助三个级被传送，因此由于经历每个级而消耗的电流量可能增加，并且数据的输出可能被延迟。
48.因此，在本公开中，提出了用于将多个级合并来减少存储器设备100中消耗的电流量并且防止数据的输出延迟的方法。
49.在一个实施例中，存储器设备100可以包括传输控制信号发生器190。传输控制信号发生器190可以生成以合并级结构来输出数据的控制信号。
50.当数据借助三个级而被输出时，数据基于外部时钟而被顺序地输出。然而，在合并级结构中，数据可以仅基于存储体选择信号来输出，并且因此可能有必要生成在各级中输出数据的存储体选择信号。
51.因此，传输控制信号发生器190可以生成存储体选择信号，存储体选择信号各级中输出数据。在合并级结构中，数据可以基于由传输控制信号发生器190生成的存储体选择信号来顺序地输出。
52.存储器控制器200可以控制存储设备50的整体操作。
53.当电源电压被施加到存储设备50时，存储器控制器200可以执行固件(fw)。当存储器设备100是闪存设备时，存储器控制器200可以执行诸如闪存转换层(ftl)的fw，闪存转换层(ftl)控制主机300与存储器设备100之间的通信。
54.在一个实施例中，存储器控制器200可以包括固件(未示出)，该固件从主机300接
收数据和逻辑块地址lba并且可以将逻辑块地址lba转换为物理块地址pba，物理块地址pba表示被包括在存储器设备100中的待存储数据的存储器单元的地址。此外，存储器控制器200可以在缓冲存储器(未示出)中存储逻辑物理地址映射表，逻辑物理地址映射表在逻辑块地址lba与物理块地址pba之间建立了映射关系。
55.存储器控制器200可以基于来自主机300的请求来控制存储器设备100执行编程操作、读取操作、擦除操作等。例如，当编程请求从主机300接收时，存储器控制器200可以将编程请求改变为编程命令，并且可以向存储器设备100提供编程命令、物理块地址pba和数据。当读取请求以及逻辑块地址lba从主机300接收时，存储器控制器200可以将读取请求改变为读取命令、可以选择与逻辑块地址lba相对应的物理块地址pba并且然后可以向存储器设备100提供读取命令和物理块地址pba。当擦除请求以及逻辑块地址lba从主机300接收时，存储器控制器200可以将擦除请求改变为擦除命令、可以选择与逻辑块地址lba相对应的物理块地址pba并且然后可以向存储器设备100提供擦除命令和物理块地址pba。
56.在一个实施例中，存储器控制器200可以在没有来自主机300的任何请求的情况下自主地生成编程命令、地址和数据，并且将编程命令、地址和数据传输到存储器设备100。例如，存储器控制器200可以将命令、地址和数据提供给存储器设备100来执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
57.在一个实施例中，存储设备50还可以包括缓冲存储器(未示出)。存储器控制器200可以控制主机300与缓冲存储器之间的数据交换。备选地，存储器控制器200可以将控制存储器设备100的系统数据临时存储在缓冲存储器中。例如，存储器控制器200可以将从主机300输入的数据临时存储在缓冲存储器中，并且然后将临时存储在缓冲存储器中的数据传输到存储器设备100。
58.在各个实施例中，缓冲存储器可以用作存储器控制器200的工作存储器或高速缓存存储器。缓冲存储器可以存储由存储器控制器200执行的代码或命令。备选地，缓冲存储器可以存储由存储器控制器200处理的数据。
59.在一个实施例中，缓冲存储器可以使用动态随机存取存储器(dram)来实现，诸如双倍数据速率同步dram(ddr sdram)、ddr4 sdram、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sram、低功率ddr(lpddr)或rambus动态随机存取存储器(rdram)或静态随机存取存储器(sram)。
60.在各个实施例中，缓冲存储器可以被外部连接到存储设备50。因此，被外部连接到存储设备50的易失性存储器设备可以执行缓冲存储器的功能。
61.在一个实施例中，存储器控制器200可以控制至少两个存储器设备。存储器控制器200可以基于交织技术来控制存储器设备，以提高操作性能。
62.主机300可以通过使用各种通信方式中的至少一个通信方式来与存储设备50通信，诸如通用串行总线(usb)、串行at附件(sata)、高速芯片间(hsic)、小型计算机系统接口(scsi)、firewire、外围组件互连(pci)、pci express(pcie)、非易失性存储器express(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插式存储器模块(dimm)、注册dimm(rdimm)和降负载dimm(lrdimm)。
63.图2是图示了图1所示的存储器设备的结构的图。
64.参考图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑
130。
65.存储器单元阵列110可以包括多个存储器块blk1至blkz。多个存储器块blk1至blkz借助行线rl而被连接到行解码器121。多个存储器块blk1至blkz借助位线bl1至bln而被连接到页缓冲器组123。多个存储器块blk1至blkz中的每一个存储器块可以包括多个存储器单元。在一个实施例中，多个存储器单元可以是非易失性存储器单元。连接到同一字线的存储器单元可以被定义为一个页。因此，一个存储器块可以包括多个页。
66.行线rl可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。
67.被包括在存储器单元阵列110中的每个存储器单元可以被配置作为存储一个数据位的单级单元(slc)、存储两个数据位的多级单元(mlc)、存储三个数据位的三级单元(tlc)或存储四个数据位的四级单元(qlc)。
68.外围电路120可以基于控制逻辑130来对存储器单元阵列110的被选择的区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120基于控制逻辑130可以将各种操作电压施加至行线rl和位线bl1至bln，或者可以将所施加的电压放电。
69.外围电路120可以包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
70.行解码器121可以借助行线rl而被连接到存储器单元阵列110。行线rl可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在一个实施例中，字线可以包括普通字线和伪字线。在一个实施例中，行线rl还可以包括管道选择线。
71.行解码器121对从控制逻辑130接收的行地址radd进行解码。行解码器121基于经解码的地址而从存储器块blk1至blkz之中选择至少一个存储器块。另外，行解码器121可以基于经解码的地址，选择被选择的存储器块的至少一个字线来将由电压发生器122生成的电压施加到至少一个字线wl。
72.例如，在编程操作中，行解码器121可以将编程电压施加到被选择的字线，并且可以将电平低于编程电压电平的编程通过电压施加到未选择的字线。在编程验证操作中，行解码器121可以将验证电压施加到被选择的字线，并且可以将电平高于验证电压电平的验证通过电压施加到未选择的字线。
73.在读取操作中，行解码器121可以将读取电压施加到被选择的字线，并且将电平高于读取电压电平的读取通过电压施加到未选择的字线。
74.在一个实施例中，存储器设备100的擦除操作可以在存储器块中执行。在擦除操作中，行解码器121可以基于经解码的地址来选择一个存储器块。在擦除操作中，行解码器121可以将接地电压施加到与被选择的存储器块连接的字线。
75.电压发生器122基于控制逻辑130进行操作。电压发生器122通过使用被供应给存储器设备100的外部电源电压来生成多个电压。具体地，电压发生器可以基于操作信号opsig，生成在编程、读取和擦除操作中使用的各种操作电压vop。例如，电压发生器122可以基于控制逻辑130来生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
76.在一个实施例中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可以用作存储器设备100的操作电压。
77.在一个实施例中，电压发生器122可以通过使用外部电源电压或内部电源电压来
生成多个电压。
78.例如，电压发生器122可以包括用于接收内部电源电压的多个泵浦电容器，并且通过基于控制逻辑130选择性地激活多个泵浦电容器来生成多个电压。
79.所生成的多个电压可以通过行解码器121而被提供给存储器单元阵列110。
80.页缓冲器组123可以包括第一至第n页缓冲器pb1至pbn。第一至第n页缓冲器pb1至pbn分别借助第一至第n位线bl1至bln而被连接到存储器单元阵列110。第一至第n位线bl1至bln基于控制逻辑130进行操作。具体地，第一至第n位线bl1至bln可以基于页缓冲器控制信号pbsignals进行操作。例如，第一至第n页缓冲器pb1至pbn可以临时存储借助第一至第n位线bl1至bln接收的数据，或者在读取或验证操作中感测位线bl1至bln的电压或电流。
81.具体地，在编程操作中，当编程电压被施加到被选择的字线时，第一至第n页缓冲器pbl至pbn可以借助第一至第n位线bll至bln，将借助输入/输出电路125接收的数据data传送到被选择的存储器单元。被选择的页的存储器单元基于所传送的数据data来编程。在编程验证操作中，第一至第n页缓冲器pb1到pbn通过感测借助第一至第n位线bl1至bln从被选择的存储器单元接收的电压或电流来读取页数据。
82.在读取操作中，第一至第n页缓冲器pb1至pbn借助第一至第n位线bl1至bln，从被选择的页的存储器单元读取数据data，并且基于列解码器124，将所读取的数据data输出至输入/输出电路125。
83.在擦除操作中，第一至第n页缓冲器pb1至pbn可以将第一至第n位线bl1至bln浮置或施加擦除电压。
84.列解码器124可以基于列地址cadd，在输入/输出电路125与页缓冲器组123之间通信数据。例如，列解码器124可以借助数据线dl而与第一至第n页缓冲器pb1至pbn通信数据，或者可以借助列线cl而与输入/输出电路125通信数据。
85.输入/输出电路125可以将从存储器控制器(图1所示的200)接收的命令cmd和地址addr传送到控制逻辑130，或者与列解码器124交换数据data。
86.在读取操作或验证操作中，感测电路125可以基于允许位vrybit信号来生成参考电流，并且可以通过对从页缓冲器组123接收的感测电压vpb与由参考电流生成的参考电压进行比较来输出通过或失败信号pass/fail。
87.控制逻辑130可以基于命令cmd和地址addr，通过输出操作信号opsig、行地址radd、页缓冲器控制信号pbsignals以及允许位vrybit来控制外围电路120。例如，控制逻辑130可以基于子块读取命令和地址来控制被选择的存储器块的读取操作。而且，控制逻辑130可以基于子块擦除命令和地址来控制被选择的存储器块中包括的被选择的子块的擦除操作。而且，控制逻辑130可以基于通过或失败信号pass或fail来确定验证操作是已通过还是失败。
88.图3是图示了图2所示的存储器单元阵列的一个实施例的图。
89.参考图2和图3，图3是图示了图2所示的存储器单元阵列110中包括的多个存储器块blk1至blkz之中的任一存储器块blka的电路图。
90.在存储器块blka中，被平行布置的第一选择线、字线和第二选择线可以彼此连接。例如，字线可以平行地布置在第一选择线与第二选择线之间。第一选择线可以是源极选择线ssl，并且第二选择线可以是漏极选择线dsl。
91.更具体地，存储器块blka可以包括连接在位线bl1至bln与源极线sl之间的多个串。位线bl1至bln可以被分别连接到串，并且源极线sl可以通常地连接到串。串可以彼此相同地配置，并且因此与第一位线bl1连接的串st将作为示例来详细描述。
92.串st可以包括在源极线sl与第一位线bll之间彼此串联连接的源极选择晶体管sst、多个存储器单元f1至f16和漏极选择晶体管dat。至少一个源极选择晶体管sst和至少一个漏极选择晶体管dst可以被包括在一个串st中，并且多个存储器单元可以被包括在一个串st中，多个存储器单元的数量可以大于图中所示的存储器单元f1至f16的数量。
93.源极选择晶体管sst的源极可以被连接至源极线sl，并且漏极选择晶体管dat的漏极可以被连接至第一位线bl1。存储器单元f1至f16可以被串联连接在源极选择晶体管sst与漏极选择晶体管dst之间。不同串中包括的源极选择晶体管sst的栅极可以被连接至源极选择线ssl，并且不同串中包括的漏极选择晶体管dst的栅极可以被连接至漏极选择线dsl。存储器单元f1至f116的栅极可以被连接至多个字线wl1至wl16。不同串中包括的存储器单元之中、与相同字线连接的存储器单元组可以被称为物理页ppg。因此，与字线wl1至wl16的数量相对应的物理页可以被包括在存储器块blka中。
94.一个存储器单元可以存储一位的数据。存储器单元通常被称为单级单元(slc)。一个物理页pg可以存储一个逻辑页(lpg)数据。一个lpg数据可以包括数据位，数据位的数量与一个物理页ppg中包括的单元数量相对应。备选地，一个存储器单元mc可以存储两位或更多位的数据。存储器单元通常被称为多级单元(mlc)。一个物理页ppg可以存储两个或多个lpg数据。
95.存储两个或更多位数据的存储器单元被称为mlc。随着一个存储器单元中存储的数据位数量的增加，mlc最近已成为存储两位数据的存储器单元。存储三个或更多位数据的存储器单元被称为三级单元(tlc)，并且存储四个或更多位数据的存储器单元被称为四级单元(qlc)。此外，已开发了存储多个位的数据的存储器单元，并且该实施例可以应用于存储两个或更多位数据的存储器系统。
96.在另一实施例中，多个存储器块中的每一个存储器块可以具有三维结构。每个存储器块可以包括堆叠在衬底上的多个存储器单元。多个存储器单元可以沿+x、+y和+z方向布置。
97.图4是图示了其中多个存储体被连接到存储器控制器的结构的图。
98.参考图4，图4图示了包括多个存储体的存储设备(图1所示的50)的结构。图4中所示的第一存储体70_1至第四存储体70_4可以借助第一至第四通道ch1至ch4而被连接到存储器控制器200。即，第一存储体70_1至第四存储体70_4中分别包括的存储器设备可以借助第一至第四通道ch1至ch4而与存储器控制器200通信。
99.在一个实施例中，第一存储体70_1至第四存储体70_4中的每一个存储体可以包括多个存储器设备。多个存储器设备可以存储数据或输出所存储的数据。
100.例如，第一存储体70_1可以包括第一存储器设备和第二存储器设备100_1和100_2，第二存储体70_2可以包括第三存储器设备和第四存储器设备100_3和100_4，第三存储体70_3可以包括第五存储器设备和第六存储器设备100_5和100_7，并且第四存储体70_4可以包括第七存储器设备和第八存储器设备100_7和100_8。
101.尽管在图4中图示了每个存储体包括两个存储器设备的情况，但是每个存储体可
以包括一个存储器设备或三个或更多个存储器设备。此外，相应的存储体中包括的存储器设备的数量可以彼此不同。
102.在一个实施例中，被存储在第一存储体70_1至第四存储体70_4中的数据可以借助第一至第四通道ch1至ch4而被输出到存储器控制器200。被存储在第一存储体70_1中的数据可以借助第一通道ch1来输出，被存储在第二存储体70_2中的数据可以借助第二通道ch2来输出，被存储在第三存储体70_3中的数据可以借助第三通道ch3来输出，被存储在第四存储体70_4中的数据可以借助第四通道ch4来输出。
103.在一个实施例中，由于被存储在第一存储体70_1至第四存储体70_4中的数据无法被同时输出到存储器控制器200，因此被存储在第一存储体70_1至第四存储体70_4中的数据可以借助三个级而被顺序地输出至存储器控制器200。
104.首先，分别被存储在第一存储体70_1至第四存储体70_4中包括的第一至第八存储器设备100_1至100_8中的数据可以基于存储体选择信号而被输出到锁存单元(第一级)。被存储在锁存单元中的数据可以作为输入/输出数据而被传送到数据输出单元(第二级)，被传送到数据输出单元的数据可以以与时钟信号同步的方式输出到存储器控制器200(第三级)。
105.然而，在借助多个级传输数据的过程中消耗的电流量增加。此外，数据可以借助多个级而被传输，并且因此传输延迟可能是有问题的。
106.因此，在本公开中，提出了用于将上述级进行合并的方法。
107.图5是图示了借助三个级来输出数据的过程的图。
108.参考图4和图5，图5图示了输出被存储在第一至第四存储体(图4所示的70_1至70_4)中的数据的过程。即，图5图示了输出被存储在在第一至第八存储器设备(图4所示的100_1至100_8)中的数据的过程。被存储在第一至第八存储器设备(图4所示的100_1至100_8)中的数据可以借助三个级来输出。三个级可以表示在数据选择器、锁存单元和数据输出单元中的数据输出。
109.在图5中，数据选择器可以被配置为放大器，锁存单元可以被配置为具有反相器(not门)的锁存电路，并且数据输出单元可以被配置为d触发器。
110.在一个实施例中，第一存储体低位数据data_b1_lb可以表示从第一存储体(图4中所示的70_1)中包括的第一存储器设备(图4中所示的100_1)的串行器输出的数据，并且第一存储体高位数据data_b1_hb可以表示从第一存储体(图4中示出的70_1)中包括的第二存储器设备(图4中示出的100_2)的串行器输出的数据。串行器可以是控制数据被顺序地输出的设备。
111.第二存储体低位数据data_b2_lb可以表示从第二存储体(图4中示出的70_2)中包括的第三存储器设备(图4中示出的100_3)的串行器输出的数据，并且第二存储体高位数据data_b2_hb可以表示从第二存储体(图4所示的70_2)中包括的第四存储器设备(图4所示的100_4)的串行器输出的数据。
112.第三存储体低位数据data_b3_lb可以表示从第三存储体(图4中示出的70_3)中包括的第五存储器设备(图4中示出的100_5)的串行器输出的数据，并且第三存储体高位数据data_b3_hb可以表示从第三存储体(图4所示的70_3)中包括的第六存储器设备(图4所示的100_6)的串行器输出的数据。
113.第四存储体低位数据data_b4_lb可以表示从第四存储体(图4中示出的70_4)中包括的第七存储器设备(图4中示出的100_7)的串行器输出的数据，并且第四存储体高位数据data_b4_hb可以表示从第四存储体(图4所示的70_4)中包括的第八存储器设备(图4所示的100_8)的串行器输出的数据。
114.在一个实施例中，第一存储体低位数据data_b1_lb可以基于第一存储体低选择信号sel_b1_lb输出，并且第一存储体高位数据data_b1_hb可以基于第一存储体高选择信号sel_b1_hb输出。此外，第二存储体低位数据data_b2_lb可以基于第二存储体低选择信号sel_b2_lb输出，并且第二存储体高位数据data_b2_hb可以基于第二存储体高选择信号sel_b2_hb输出。第三存储体低位数据data_b3_lb可以基于第三存储体低选择信号sel_b3_lb输出，并且第三存储体高位数据data_b3_hb可以基于第三存储体高选择信号sel_b3_hb输出。此外，第四存储体低位数据data_b4_lb可以基于第四存储体低选择信号sel_b4_lb输出，并且第四存储体高位数据data_b4_hb可以基于第四存储体高选择信号sel_b3_hb输出。
115.第一存储体低选择信号sel_b1_lb可以对应于第一存储器设备(图4所示的100_1)，第一存储体高选择信号sel_b1_hb可以对应于第二存储器设备(图4所示的100_2)，第二存储体低选择信号sel_b2_lb可以对应于第三存储器设备(图4所示的100_3)，第二存储体高选择信号sel_b2_hb可以对应于第四存储器设备(图4所示的100_4)，第三存储体低选择信号sel_b3_lb可以对应于第五存储器设备(图4所示的100_5)，第三存储体高选择信号sel_b3_hb可以对应于第六存储器设备(图4所示的100_6)，第四存储体低选择信号sel_b4_lb可以对应于第七存储器设备(图4中示出的100_7)，并且第四存储体高选择信号sel_b4_hb可以对应于第八存储器设备(图4中示出的100_8)。
116.例如，当处于高状态的第一存储体低选择信号sel_b1_lb被接收时，第(1_1)数据选择器171_11可以将第一存储体低位数据data_b1_lb输出到第十五锁存单元173_15。当处于高状态的第一存储体高选择信号sel_b1_hb被接收时，第(1_2)数据选择器171_12可以将第一存储体高位数据data_b1_hb输出到第二十六锁存单元173_26。
117.另外，当处于高状态的第二存储体低选择信号sel_b2_lb被接收时，第(2_3)数据选择器171_23可以将第二存储体低位数据data_b2_lb输出到第三十七锁存单元173_37。当处于高状态的第二存储体高选择信号sel_b2_hb被接收时，第(2_4)数据选择器171_24可以将第二存储体高位数据data_b2_hb输出到第四十八锁存单元173_48。
118.当处于高状态的第三存储体低选择信号sel_b3_lb被接收时，第(3_5)数据选择器171_35可以将第三存储体低位数据data_b3_lb输出到第十五锁存单元173_15。当处于高状态的第三存储体高选择信号sel_b3_hb被接收时，第(3_6)数据选择器171_36可以将第三存储体高位数据data_b3_hb输出到第二十六锁存单元173_26。
119.附加地，当处于高状态的第四存储体低选择信号sel_b4_lb被接收时，第(4_7)数据选择器171_47可以将第四存储体低位数据data_b4_lb输出到第三十七锁存单元173_37。当处于高状态的第四存储体高选择信号sel_b4_hb被接收时，第(4_8)数据选择器171_48可以将第四存储体高位数据data_b4_hb输出到第四十八锁存单元173_48。
120.在图5中，由于第一存储体和第三存储体(图4所示的70_1和70_3)共享锁存单元和数据输出单元，因此第(1_1)数据选择器171_11和第(3_5)数据选择器17_35中的任一个数据选择器被选择，使得第一存储体低位数据data_b1_lb或第三存储体低位数据data_b3_lb
可以被输出到第十五锁存单元173_15。第一存储体低选择信号sel_b1_lb和第三存储体低选择信号sel_b3_lb不能同时处于高状态。即，由于仅第一存储体低位数据data_b1_lb和第三存储体低位数据data_b3_lb中的任一个存储体低位数据可以被输出，因此第一存储体低选择信号sel_b1_lb和第三存储体低选择信号sel_b3_lb不能同时处于高状态。
121.如上所述，第(1_2)数据选择器171_12和第(3_6)数据选择器171_36中的任一个数据选择器可以被选择，使得第一存储体高位数据data_b1_hb或第三存储体高位数据data_b3_hb可以被输出到第二十六锁存单元173_26。第一存储体高选择信号sel_b1_hb和第三存储体高选择信号sel_b3_hb不能同时处于高状态。即，由于仅第一存储体高位数据data_b1_hb和第三存储体高位数据data_b3_hb中的任一个存储体高位数据可以被输出，所以第一存储体高选择信号sel_b1_hb和第三存储体高选择信号sel_b3_hb不能同时处于高状态。
122.在图5中，由于第二存储体和第四存储体(图4中所示的70_2和70_4)共享锁存单元和数据输出单元，第(2_3)数据选择器171_23和第(4_7)数据选择器17_47中的任一个数据选择器可以被选择，使得第二存储体低位数据data_b2_lb或第四存储体低位数据data_b4_lb可以被输出到第三十七锁存单元173_37。第二存储体低选择信号sel_b2_lb和第四存储体低选择信号sel_b4_lb不能同时处于高状态。即，由于仅第二存储体低位数据data_b2_lb和第四存储体低位数据data_b4_lb中的任一个存储体低位数据可以被输出，所以第二存储体低选择信号sel_b2_lb和第四存储体低选择信号sel_b4_lb不能同时处于高状态。
123.如上所述，第(2_4)数据选择器171_24和第(4_8)数据选择器171_48中的任一个数据选择器被选择，使得第二存储体高位数据data_b2_hb或第四存储体高位数据data_b4_hb可以被输出到第四十八锁存单元173_48。第二存储体高选择信号sel_b2_hb和第四存储体高选择信号sel_b4_hb不能同时处于高状态。即，由于仅第二存储体高位数据data_b2_hb和第四存储体高位数据data_b4_hb中的任一个存储体高位数据可以被输出，所以第二存储体高选择信号sel_b2_hb和第四存储体高选择信号sel_b4_hb不能同时处于高状态。
124.如上所述，基于存储体低选择信号或存储体高选择信号选择的数据被输出到锁存单元可以对应于三个级中的第一级。
125.在第一级之后，被存储在第十五锁存单元173_15、第二十六锁存单元173_26、第三十七锁存单元173_37和第四十八锁存单元173_48中的数据分别是输入/输出数据，并且可以向数据输出单元分别输出第十三低位数据iob13_lb、第十三高位数据iob13_hb、第二十四低位数据iob24_lb和第二十四高位数据iob24_hb。被存储在锁存单元中的数据被分别输出到数据输出单元可以对应于三个级中的第二级。
126.在第二级之后，第十五数据输出单元175_15可以基于第十三低位数据iob13_lb和b13时钟clk4d_b13来输出第十三参考输出数据dout_r_b13，第二十六数据输出单元175_26可以基于第十三高位数据iob13_hb和b13时钟clk4d_b13来输出第十三反馈输出数据dout_f_b13，第三十七数据输出单元175_37可以基于第二十四低位数据iob24_lb和b24时钟clk4d_b24来输出第二十四参考输出数据dout_r_b24，并且第四十八数据输出单元175_48可以基于第二十四高位数据iob24_hb和b24时钟clk4d_b24来输出第二十四反馈输出数据dout_f_b24。
127.即，由于从相应存储器设备输出的数据被顺序地输出到存储器控制器(图4所示的200)，第十五数据输出单元175_15、第二十六数据输出单元175_26、第三十七数据输出单元
175_37和第四十八数据输出单元175_48可以基于时钟信号来分别顺序地输出数据。数据被输出到每个数据输出单元可以对应于三个级中的第三级。
128.借助第一级至第三级而被存储在第一至第四存储体(图4所示的70_1至70_4)中的数据可以被顺序地输出至存储器控制器(图4所示的200)。
129.图6是图示了信号和时钟的图，信号和时钟控制数据借助三个级来输出。
130.参考图5和图6，图6图示了当数据从图5所示的数据选择器、锁存单元和数据输出单元输出时，每个信号和输出数据的状态。在图6中，假设第一存储体低选择信号sel_b1_lb和第一存储体高选择信号sel_b1_hb、第二存储体低选择信号sel_b2_lb和第二存储体高选择信号sel_b2_hb、第三存储体低选择信号sel_b3_lb和第三存储体高选择信号sel_b3_hb以及第四存储体低选择信号sel_b4_lb和第四存储体高选择信号sel_b4_hb中的每一个存储体高选择信号处于相同状态。即，由于选择信号针对每个存储体而被划分，因此假定与第一存储体相对应的信号sel_b1_lb和sel_b1_hb两者处于相同状态，与第二存储体相对应的信号sel_b2_lb和sel_b2_hb两者处于相同状态，与第三存储体相对应的信号sel_b3_lb和sel_b3_hb两者处于相同状态，并且与第四存储体相对应的信号sel_b4_lb和sel_b4_hb两者处于相同状态。第一存储体低选择信号sel_b1_lb可以对应于第一存储器设备(图4所示的100_1)，第一存储体高选择信号sel_b1_hb可以对应于第二存储器设备(图4所示的100_2)，第二存储体低选择选择信号sel_b2_lb可以对应于第三存储器设备(图4所示的100_3)，第二存储体高选择信号sel_b2_hb可以对应于第四存储器设备(图4所示的100_4)，第三存储体低选择信号sel_b3_lb可以对应于第五存储器设备(图4所示的100_5)，第三存储体高选择信号sel_b3_hb可以对应于第六存储器设备(图4所示的100_6)，第四存储体低选择信号sel_b4_lb可以对应于第七存储器设备(图4所示的100_7)，并且第四存储体高选择信号sel_b4_hb可以对应于第八存储器设备(图4所示的100_8)。
131.在一个实施例中，在初始设置中，第一存储体低选择信号sel_b1_lb和第一存储体高选择信号sel_b1_hb可以处于高状态。因此，第(1_1)数据选择器171_11可以基于处于高状态的第一存储体低选择信号sel_b1_lb而将第一存储体低位数据data_b1_lb输出并存储在第十五锁存单元173_15中。另外，第(1_2)数据选择器171_12可以基于处于高状态的第一存储体高选择信号sel_b1_hb而将第一存储体高位数据data_b1_hb输出并存储在第二十六锁存单元173_26中。
132.如上所述，在初始设置中，第二存储体低选择信号sel_b2_lb和第二存储体高选择信号sel_b2_hb可以处于高状态。因此，第(2_3)数据选择器171_23可以基于处于高状态的第二存储体低选择信号sel_b2_lb而将第二存储体低位数据data_b2_lb输出并存储在第三十七锁存单元173_37中。此外，第(2_4)数据选择器171_24可以基于处于高状态的第二存储体高选择信号sel_b2_hb而将第二存储体高位数据data_b2_hb输出并存储在第四十八锁存单元173_48中。
133.在一个实施例中，由于第一存储体低选择信号sel_b1_lb、第一存储体高选择信号sel_b1_hb、第二存储体低选择信号sel_b2_lb和第二存储体高选择信号sel_b2_hb处于高状态，因此第三存储体低选择信号sel_b3_lb、第三存储体高选择信号sel_b3_hb、第四存储体低选择信号sel_b4_lb和第四存储体高选择信号sel_b4_hb可以处于低状态。
134.即，由于从第(1_1)数据选择器171_11和第(3_5)数据选择器171_35中选择了第
(1_1)数据选择器171_11，因此第三存储体低选择信号sel_b3_lb可以处于低状态。类似地，由于从第(1_2)数据选择器171_12和第(3_6)数据选择器171_36中选择了第(1_2)数据选择器171_12，所以第三存储体高选择信号sel_b3_hb可以处于低状态。此外，由于从第(2_3)数据选择器171_23和第(4_7)数据选择器171_47中选择了第(2_3)数据选择器171_23，所以第四存储体低选择信号sel_b4_lb可以处于低状态。类似地，由于从第(2_4)数据选择器171_24和第(4_8)数据选择器171_48中选择了第(2_4)数据选择器171_24，所以第四存储体高选择信号sel_b4_hb可以处于低状态。
135.由于第(1_1)数据选择器171_11被选择，因此被存储在第十五锁存单元173_15中的第一存储体低位数据data_b1_lb可以借助总线而被输出，作为第十三低位数据iob13_lb，并且“f0”可以被输出到第十五数据输出单元175_15。类似地，由于第(1_2)数据选择器171_12被选择，所以被存储在第二十六锁存单元173_26中的第一存储体高位数据data_b1_hb可以借助总线而被输出，作为第十三高位数据iob13_hb，并且“e1”可以被输出到第二十六数据输出单元172_26。此外，由于第(2_3)数据选择器171_23被选择，因此被存储在第三十七锁存单元173_37中的第二存储体低位数据data_b2_lb可以借助总线而被输出，作为第二十四低位数据iob24_lb，并且“d2”可以被输出到第三十七数据输出单元175_37。类似地，由于第(2_4)数据选择器171_24被选择，因此第四十八锁存单元173_48中的第二存储体高位数据data_b2_hb可以借助总线而被输出，作为第二十四高位数据iob24_hb，并且“c3”可以被输出到第四十八数据输出单元175_48。
136.随后，当b13时钟clk4d_b13从低状态变为高状态时，第十五数据输出单元175_15可以输出“f0”，作为第十三参考输出数据dout_r_b13，并且当b13时钟clk4d_b13从高状态变为低状态时，第二十六数据输出单元175_26可以输出“e1”，作为第十三反馈输出数据dout_f_b13。此外，当b24时钟clk4d_b24从低状态变为高状态时，第三十七数据输出单元175_37可以输出“d2”，作为第二十四参考输出数据dout_r_b24，并且当b24时钟clk4d_b24从高状态变为低状态时，第四十八数据输出单元175_48可以输出“c3”，作为第二十四反馈输出数据dout_f_b24。因此，第十五数据输出单元175_15、第二十六数据输出单元175_26、第三十七数据输出单元175_37和第四十八数据输出单元175_48可以将数据顺序地输出到存储器控制器。
137.在一个实施例中，可以从第(1_1)数据选择器171_11和第(3_5)数据选择器171_35中选择第(3_5)数据选择器，并且可以从第(1_2)数据选择器171_12和第(3_6)数据选择器171_36中选择第(3_6)数据选择器171_36。第三存储体低选择信号sel_b3_lb和第三存储体高选择信号sel_b3_hb可以处于高状态，并且第一存储体低选择信号sel_b1_lb和第一存储体高选择信号sel_b1_hb可以处于低状态。
138.由于第(3_5)数据选择器171_35被选择，因此被存储在第十五锁存单元173_15中的第三存储体低位数据data_b3_lb可以借助总线而被输出，作为第十三低位数据iob13_lb，并且“b4”可以被输出到第十五数据输出单元175_15。类似地，由于第(3_6)数据选择器171_36被输出，因此被存储在第二十六锁存单元173_26中的第三存储体高位数据data_b3_hb可以借助总线而被输出，作为第十三高位数据iob13_hb，并且“a5”可以被输出到第二十六数据输出单元175_26。
139.在一个实施例中，可以从第(2_3)数据选择器171_23和第(4_7)数据选择器171_47
中选择第(4_7)数据选择器171_47，并且可以从第(2_4)数据选择器171_24和第(4_8)数据选择器171_48中选择第(4_8)数据选择器171_48。第四存储体低选择信号sel_b4_lb和第四存储体高选择信号sel_b4_hb可以处于高状态，并且第二存储体低选择信号sel_b2_lb和第二存储体高选择信号sel_b2_hb可以处于低状态。
140.由于第(4_7)数据选择器171_47被选择，因此被存储在第三十七锁存单元173_37中的第四存储体低位数据data_b4_lb可以借助总线而被输出，作为第二十四低位数据iob243_lb，并且“96”可以被输出到第三十七数据输出单元175_37。类似地，由于第(4_8)数据选择器171_48被选择，因此被存储在第四十八锁存单元173_48中的第四存储体高位数据data_b4_hb可以借助总线而被输出，作为第二十四高位数据iob24_hb，并且“87”可以被输出到第四十八数据输出单元175_48。
141.随后，当b13时钟clk4d_b13从低状态变为高状态时，第十五数据输出单元175_15可以输出“b4”作为第十三参考输出数据dout_r_b13，并且当b13时钟clk4d_b13从高状态变为低状态时，第二十六数据输出单元175_26可以输出“a5”作为第十三反馈输出数据dout_f_b13。此外，当b24时钟clk4d_b24从低状态变为高状态时，第三十七数据输出单元175_37可以输出“96”作为第二十四参考输出数据dout_r_b24，并且当b24时钟clk4d_b24从高状态变为低状态时，第四十八数据输出单元175_48可以输出“87”作为第二十四反馈输出数据dout_f_b24。因此，第十五数据输出单元175_15、第二十六数据输出单元175_26、第三十七数据输出单元175_37和第四十八数据输出单元175_48可以将数据顺序地输出到存储器控制器。
142.在一个实施例中，当第一存储体低选择信号sel_b1_lb再次变为高状态时，“78”可以被输出作为第十三低位数据iob13_lb，并且当第三存储体低选择信号sel_b3_lb再次改变为高状态时，“3c”可以被输出作为第十三低位数据为iob13_lb。此外，当第一存储体低选择信号sel_b1_lb再次变为高状态时，“f0”可以被输出作为第十三低位数据iob13_lb，而当第三存储区低选择信号sel_b3_lb再次变为高状态时，“b4”可以被输出作为第十三低位数据iob13_lb。当读取时钟pout_clk(re_n)从低状态变为高状态时，第十三低位数据iob13_lb可以以与读取时钟pout_clk(re_n)同步的方式输出。
143.在一个实施例中，当第一存储体高选择信号sel_b1_hb再次变为高状态时，“69”可以被输出作为第十三高位数据iob13_hb，并且当第三存储体高选择信号sel_b3_hb再次改变为高状态时，“2d”可以被输出作为第十三高位数据iob13_hb。附加地，当第一存储体高选择信号sel_b1_hb再次变为高状态时，“e1”可以被输出作为第十三高位数据iob13_hb，而当第三存储区高选择信号sel_b3_hb再次变为高状态时，“a5”可以被输出作为第十三高位数据iob13_hb。当读取时钟pout_clk(re_n)从低状态变为高状态时，第十三高位数据iob13_hb可以以与读取时钟pout_clk(re_n)同步的方式输出。
144.在一个实施例中，当第二存储体低选择信号sel_b2_lb再次变为高状态时，“5a”可以被输出作为第二十四低位数据iob24_lb，并且当第四存储体低选择信号sel_b4_lb再次改变为高状态时，“1e”可以被输出作为第二十四低位数据iob24_lb。此外，当第二存储体低选择信号sel_b2_lb再次变为高状态时，“d2”可以被输出作为第二十四低位数据iob24_lb。当读取时钟pout_clk(re_n)从低状态变为高状态时，第二十四低位数据iob24_lb可以以与读取时钟pout_clk(re_n)同步的方式输出。
145.在一个实施例中，当第二存储体高选择信号sel_b2_hb再次变为高状态时，“4b”可以被输出作为第二十四高位数据iob24_hb，并且当第四存储体高选择信号sel_b4_hb再次改变为高状态时，“0f”可以被输出作为第二十四高位数据iob24_hb。附加地，当第二存储体高选择信号sel_b2_hb再次变为高状态时，“c3”可以被输出作为第二十四高位数据iob24_hb。当读取时钟pout_clk(re_n)从低状态变为高状态时，第二十四高位数据iob24_hb可以以与读取时钟pout_clk(re_n)同步的方式输出。
146.随后，第十三低位数据iob13_lb、第十三高位数据iob13_hb、第二十四低位数据iob24_lb和第二十四高位数据iob24_hb可以基于b13时钟clk4d_b13和b24时钟clk4d_b24而被顺序地输出。
147.例如，当b13时钟clk4d_b13从低状态改变为高状态时，第十三低位数据iob13_lb'b4'可以被输出作为第十三参考输出数据dout_r_b13，而当b13时钟clk4d_b13从高状态变为低状态时，第十三高位数据iob13_hb'a5'可以作为第十三反馈输出数据dout_f_b13。随后，当b24时钟iob24_lb从低状态变为高状态时，第二十四低位数据iob24_lb'96'可以被输出作为第二十四参考输出数据dout_r_b24，而当b24时钟clk4d_b24从高状态变为低状态时，第二十四高位数据iob24_hb'87'可以被输出作为第二十四反馈输出数据dout_f_b24。
148.当b13时钟clk4d_b13再次从低状态改变为高状态时，第十三低位数据iob13_lb'78'可以被输出作为第十三参考输出数据dout_r_b13，而当b13时钟clk4d_b13再次从高状态改变为低状态时，第十三高位数据iob13_hb'69'可以被输出作为第十三反馈输出数据dout_f_b13。随后，当b24时钟clk4d_b24再次从低状态改变为高状态时，第二十四低位数据iob24_lb'5a'可以被输出作为第二十四参考输出数据dout_r_b24，而当b24时钟iob24_hb再次从高状态改变为低状态时，第二十四高位数据iob24_hb'4b'可以被输出作为第二十四反馈输出数据dout_f_b24。
149.借助上述处理，第十三参考输出数据dout_r_b13、第十三反馈输出数据dout_f_b13、第二十四参考输出数据dout_r_b24和第二十四反馈输出数据dout_f_24可以被顺序地输出到存储器控制器。即，被选择的数据可以基于存储体选择信号而被存储在第十五锁存单元173_15、第二十六锁存单元173_26、第三十七锁存单元173_37和第四十八锁存单元173_48中，并且被存储在第十五锁存单元173_15、第二十六锁存单元173_26、第三十七锁存单元173_37和第四十八锁存单元173_48中的数据可以基于b13时钟clk4d_b13和b24时钟clk4d_b24而被顺序地输出到存储器控制器。
150.图7是图示了借助两个级来输出数据的过程的图。
151.参考图5和图7，图7图示了用于在借助图5的三个级输出数据过程中省略第二级并且输出被存储在锁存单元中的数据作为输出数据的方法，被存储在锁存单元中的数据借助第二级而被输出到数据输出单元。在图7中，将省略关于与图5所示的部分而重复的部分的描述。
152.在图5中，由于数据借助三个级来输出，所以在输出数据的过程中消耗的电流量增加，并且可能引起数据传输延迟。
153.因此，在图7中，提出了用于将三个级之中的两个级合并的方法，即，用于将被存储在锁存单元中的数据立即输出作为输出数据的方法。
154.在一个实施例中，当第(1_1)数据选择器171_11基于第一存储体低选择信号sel_
b1_lb被选择时，第一存储体低位数据data_b1_lb可以被输出到第十五锁存单元173_15，并且当第(1_2)数据选择器171_12基于第一存储体高选择信号sel_b1_hb被选择时，第一存储体高位数据data_b1_hb可以被输出到第二十六锁存单元173_26。
155.此外，当第(2_3)数据选择器171_23基于第二存储体低选择信号sel_b2_lb被选择时，第二存储体低位数据data_b2_lb可以被输出到第三十七锁存单元173_37，并且当第(2_4)数据选择器171_24基于第二存储体高选择信号sel_b2_hb被选择时，第二存储体高位数据data_b2_hb可以被输出到第四十八锁存单元173_48。
156.类似地，当第(3_5)数据选择器171_35基于第三存储体低选择信号sel_b3_lb被选择时，第三存储体低位数据data_b3_lb可以被输出到第十五锁存单元173_15，并且当第(3_6)数据选择器171_36基于第三存储体高选择信号sel_b3_hb被选择时，第三存储体高位数据data_b3可以被输出到第二十六锁存单元173_26。
157.此外，当第(4_7)数据选择器171_47基于第四存储体低选择信号sel_b4_lb被选择时，第四存储体低位数据data_b4_lb可以被输出到第三十七锁存单元173_37，并且当第(4_8)数据选择器171_48基于第四存储体高选择信号sel_b4_hb被选择时，第四存储体高位数据data_b4_hb可以被输出到第四十八锁存单元173_48。
158.然而，与图5不同，被存储在第十五锁存单元173_15、第二十六锁存单元173_26、第三十七锁存单元173_37和第四十八锁存单元173_48中的数据不被传送到数据输出单元，但是可以被立即输出作为输出数据。
159.即，被存储在第十五锁存单元173_15中的数据可以作为第十三参考输出数据dout_r_b13而被输出到存储器控制器(图4所示的200)，被存储在第二十六锁存单元173_26中的数据可以作为第十三反馈输出数据dout_f_b13而被输出到存储器控制器(图4所示的200)，被存储在第三十七锁存单元173_37中的数据可以作为第二十四参考输出数据dout_r_b24而被输出到存储器控制器(图4所示的200)，并且被存储在第四十八锁存单元173_48中的数据可以作为第二十四反馈输出数据dout_f_b24而被输出到存储器控制器(图4所示的200)。
160.然而，由于数据未由数据输出单元输出，因此被存储在第十五锁存单元173_15、第二十六锁存单元173_26、第三十七锁存单元173_37和第四十八锁存单元173_48中的数据可以基于第一存储体低选择信号sel_b1_lb、第一存储体高选择信号sel_b1_hb、第二存储体低选择信号sel_b2_lb、第二存储体高选择信号sel_b2_hb、第三存储体低选择信号sel_b3_lb、第三存储体高选择信号sel_b3_hb、第四存储体低选择信号sel_b4_lb和第四存储体高选择信号sel_b4_hb而被顺序地输出。
161.图8是图示了信号和时钟的图，信号和时钟控制数据借助两个级来输出。
162.参考图7和图8，图8图示了当从图7所示的数据选择器中选择并输出数据时，每个信号和输出数据的状态。在图8中，第一存储体低选择信号sel_b1_lb可以对应于第一存储器设备(图4所示的100_1)，第一存储体高选择信号sel_b1_hb可以对应于第二存储器设备(图4所示的100_2)，第二存储体低选择信号sel_b2_lb可以对应于第三存储器设备(图4所示的100_3)，第二存储体高选择信号sel_b2_hb可以对应于第四存储器设备(图4所示的100_4)，第三存储体低选择信号sel_b3_lb可以对应于第五存储器设备(图4所示的100_5)，第三存储体高选择信号sel_b3_hb可以对应于第六存储器设备(图4所示的100_6)，第四存
储体低选择信号sel_b4_lb可以对应于第七存储器设备(图4所示的100_7)并且第四存储体高选择信号sel_b4_hb可以对应于第八存储器设备(图4所示的100_8)。
163.在初始设置中，由于第一存储体低选择信号sel_b1_lb和第一存储体高选择信号sel_b1_hb处于高状态，因此第(1_1)数据选择器171_11和第(1_2)数据选择器171_12可以被选择。
164.因此，当读取时钟pout_clk(re_n)从低状态变为高状态时，从第(1_1)数据选择器171_11输出的数据可以被输出作为第十三参考输出数据dout_r_b13('f0')，并且当读取时钟pout_clk(re_n)从高状态变为低状态时，从第(1_2)数据选择器171_12输出的数据可以被输出作为第十三反馈输出数据dout_f_b13('e1')。
165.随后，当第二存储体低选择信号sel_b2_lb和第二存储体高选择信号sel_b2_hb变为高状态时，第(2_3)数据选择器171_23和第(2_4)数据选择器171_24可以被选择。
166.因此，当读取时钟pout_clk(re_n)从低状态改变为高状态时，从第(2_3)数据选择器171_23输出的数据可以被输出作为第二十四参考输出数据dout_r_b24('d2')，并且当读取时钟pout_clk(re_n)从高状态改变为低状态时，从第(2_4)数据选择器171_24输出的数据可以被输出作为第二十四反馈输出数据dout_f_b24('c3')。
167.当初始设置结束时，当读取时钟pout_clk(re_n)从低状态变为高状态时，第三存储体低选择信号sel_b3_lb可以以与读取时钟pout_clk(re_n)同步的方式变为高状态，并且当读取时钟pout_clk(re_n)从高状态变为低状态时，第三存储体高选择信号sel_b3_hb可以以与读取时钟pout_clk(re_n)同步的方式变为高状态。即，第三存储体低选择信号sel_b3_lb和第三存储体高选择信号sel_b3_hb可以以与读取时钟pout_clk(re_n)同步的方式顺序地变为高状态。
168.此外，当第三存储体低选择信号sel_b3_lb改变为高状态时，第二存储体低选择信号sel_b2_lb改变为低状态，并且当第三存储体高选择信号sel_b3_hb改变为高状态时，第二存储体高选择信号sel_b2_hb改变为低状态，使得第(4_7)数据选择器171_47和第(4_8)数据选择器171_48可以被改变为第(4_7)数据选择器171_47和第(4_8)数据选择器171_48可以被选择的状态。
169.当第三存储体低选择信号sel_b3_lb和第三存储体高选择信号sel_b3_hb变为高状态时，第(3_5)数据选择器171_35和第(3_6)数据选择器171_36可以被选择。
170.因此，当读取时钟pout_clk(re_n)从低状态变为高状态时，从第(3_5)数据选择器171_35输出的数据可以被输出作为第十三参考输出数据dout_r_b13('b4')，并且当读取时钟pout_clk(re_n)从高状态变为低状态时，从第(3_6)数据选择器171_36输出的数据可以被输出作为第十三反馈输出数据dout_f_b13('a5')。
171.随后，当第三存储体低选择信号sel_b3_lb从高状态改变为低状态时，第四存储体低选择信号sel_b4_lb可以改变为高状态，并且当第三存储体高选择信号sel_b3_hb从高状态变为低状态时，第四存储体高选择信号sel_b4_hb可以改变为高状态。即，为了顺序地输出数据，当第三存储体低选择信号sel_b3_lb改变为低状态时，第四存储体低选择信号sel_b4_lb可以改变为高状态，并且当第三存储体高选择信号sel_b3_hb改变为低状态时，第四存储体高选择信号sel_b4_hb可以改变为高状态。
172.当第四存储体低选择信号sel_b4_lb和第四存储体高选择信号sel_b4_hb变为高
状态时，第(4_7)数据选择器171_47和第(4_8)数据选择器171_48可以被选择。
173.因此，当读取时钟pout_clk(re_n)从低状态变为高状态时，从第(4_7)数据选择器171_47输出的数据可以被输出作为第二十四参考输出数据dout_r_b24('96')，并且当读取时钟pout_clk(re_n)从高状态变为低状态时，从第(4_8)数据选择器171_48输出的数据可以被输出作为第二十四反馈输出数据dout_f_b24('87')。
174.随后，当第四存储体低选择信号sel_b4_lb从高状态改变为低状态时，第一存储体低选择信号sel_b1_lb可以改变为高状态，并且当第四存储体高选择信号sel_b4_hb从高状态变为低状态时，第一存储体高选择信号sel_b1_hb可以改变为高状态。即，为了顺序地输出数据，当第四存储体低选择信号sel_b4_lb改变为低状态时，第一存储体低选择信号sel_b1_lb可以改变为高状态，并且当第四存储体高选择信号sel_b4_hb改变为低状态时，第一存储体高选择信号sel_b1_hb可以改变为高状态。
175.由于第一存储体低选择信号sel_b1_lb和第一存储体高选择信号sel_b1_hb再次变为高状态，因此第(1_1)数据选择器171_11和第(1_2)数据选择器171_12可以被选择。
176.因此，当读取时钟pout_clk(re_n)从低状态变为高状态时，从第(1_1)数据选择器171_11输出的数据可以被输出作为第十三参考输出数据dout_r_b13('78')，并且当读取时钟pout_clk(re_n)从高状态变为低状态时，从第(1-2)数据选择器171_12输出的数据可以被输出作为第十三反馈输出数据dout_f_b13('69')。
177.随后，当第一存储体低选择信号sel_b1_lb从高状态改变为低状态时，第二存储体低选择信号sel_b2_lb可以改变为高状态，并且当第一存储体高选择信号sel_b1_hb从高状态改变为低状态时，第二存储体高选择信号sel_b2_hb可以改变为高状态。
178.因此，当第二存储体低选择信号sel_b2_lb和第二存储体高选择信号sel_b2_hb变为高状态时，第(2_3)数据选择器171_23和第(2_4)数据选择器171_24可以被再次选择。当读取时钟pout_clk(re_n)从低状态变为高状态时，从第(2_3)数据选择器171_23输出的数据可以被输出作为第二十四参考输出数据dout_r_b24('5a')，并且当读取时钟pout_clk(re_n)从高状态改变为低状态时，从第(2_4)数据选择器171_24输出的数据可以被输出作为第二十四反馈输出数据dout_f_b24(“4b”)。
179.如上所述，在输出过程的后续数据中，第十三参考输出数据dout_r_b13、第十三反馈输出数据dout_f_b13、第二十四参考输出数据dout_r_b24和第二十四反馈输出数据dout_f_b24可以被顺序地输出。即，在“4b”被输出作为第二十四反馈输出数据dout_f_b24之后，'3c'、'2d'、'1e'、'0f'、'f0'、'e1'、'd2'和'c3'可以被顺序地输出。被顺序地输出的第十三参考输出数据dout_r_b13、第十三反馈输出数据dout_f_b13、第二十四参考输出数据dout_r_b24和第二十四反馈输出数据dout_f_b24可以基于第一存储体低选择信号sel_b1_lb、第一存储体高选择信号sel_b1_hb、第二存储体低选择信号sel_b2_lb、第二存储体高选择信号sel_b2_hb、第三存储体低选择信号sel_b3_lb、第三存储体高选择信号sel_b3_hb、第四存储体低选择信号sel_b4_lb和第四存储体高选择信号sel_b4_hb而被顺序地输出。
180.即，由于存储体低选择信号基于读取时钟pout_clk(re_n)而生成，因此当任一个存储体低选择信号变为低状态时，另一存储体低选择信号可以变为高状态。
181.在图8中，在第一存储体低选择信号sel_b1_lb改变为低状态之后，第二存储体低
选择信号sel_b2_lb可以改变为高状态；在第二存储体低选择信号sel_b2_lb改变为低状态之后，第三存储体低选择信号sel_b3_lb可以改变为高状态；并且在第三存储体低选择信号sel_b3_lb改变为低状态之后，第四存储体低选择信号sel_b4_lb可以改变为高状态。
182.类似地，由于存储体高选择信号通过将由读取时钟pout_clk(re_n)反相获得的时钟用作时钟输入而被生成，所以当任一个存储体高选择信号变为低状态时，另一存储体高选择信号可以变为高状态。
183.在图8中，在第一存储体高选择信号sel_b1_hb改变为低状态之后，第二存储体高选择信号sel_b2_hb可以改变为高状态；在第二存储体高选择信号sel_b2_hb改变为低状态之后，第三存储体高选择信号sel_b3_hb可以改变为高状态；并且在第三存储体高选择信号sel_b3_hb改变为低状态之后，第四存储体高选择信号sel_b4_hb可以改变为高状态。
184.附加地，由于存储体高选择信号基于经反相的读取时钟而生成，因此在存储体低信号改变为高状态之后经过了1/2时钟之后，存储体高信号改变为高状态，并且因此数据可以基于存储体低选择信号和存储体高选择信号而被顺序地输出。即，当存储体低选择信号和存储体高选择信号从低状态变为高状态时，或者当存储体低选择信号和存储体高选择信号从高状态变为低状态时，数据可以被输出。因此，数据可以被顺序地输出。
185.即，在第一存储体低选择信号sel_b1_lb改变为高状态之后读取时钟pout_clk(re_n)经过了1/2时钟之后，第一存储体高选择信号sel_b1_hb可以变为高状态，并且在第一存储体高选择信号sel_b1_hb改变为高状态之后读取时钟pout_clk(re_n)经过了1/2时钟之后，第二存储体低选择信号sel_b2_lb可以改变为高状态。
186.以上述方式，存储体低选择信号和存储体高选择信号可以在1/2个时钟周期内变为高状态。
187.因此，第一至第四存储体低选择信号sel_b1_lb至sel_b4_lb基于读取时钟pout_clk(re_n)而生成，并且第一至第四存储体高选择信号sel_b1_hb至sel_b4_hb基于通过将读取时钟pout_clk(re_n)反相而获得的时钟而被生成。因此，数据可以基于第一至第四存储体低选择信号sel_b1_lb至sel_b4_lb和第一至第四存储体高选择信号sel_b1_hb至sel_b4_hb而被顺序地输出至存储器控制器(图4所示的200)。
188.即，数据可以在无需生成b13时钟clk4d_b13和b24时钟clk4d_b24的情况下，仅基于第一至第四存储体低选择信号sel_b1_lb至sel_b4_lb和第一至第四存储体高选择信号sel_b1_hb至sel_b4_hb而被顺序地输出，这在图9中示出。
189.图9是图示了生成借助三个级输出数据的控制信号的过程的图。
190.参考图1和图9，传输控制信号发生器(图1所示的190)可以包括图9所示的选择信号发生器191、时钟信号延迟单元193和步进时钟发生器195。被包括在传输控制信号发生器(图1中所示的190)中的组件可以控制待被生成的、用于顺序地输出从第一至第四存储体(图5所示的70_1至70_4)中包括的每个存储器设备输出的数据的信号。在图9中，读取时钟pout_clk(re_n)可以从外部接收。
191.在一个实施例中，选择信号发生器191可以被配置有第一至第四触发器191_1至191_4。第一至第四触发器191_1至191_4中的每一个触发器可以被配置为d触发器。d触发器可以输出基于时钟输入而输入的数据。时钟信号延迟单元193可以延迟并输出时钟输入，并且步进时钟发生器195可以基于经延迟的时钟输入而生成时钟信号，以顺序地输出被存储
在第一至第四存储体(图5所示的70_1至70_4)中的数据。而且，步进时钟发生器195可以被配置有d触发器、反相器(not门)和and门。
192.在一个实施例中，第一至第四触发器191_1至191_4可以接收读取时钟pout_clk(re_n)作为时钟输入。因此，第一至第四触发器191_1至191_4可以基于读取时钟pout_clk(re_n)，分别输出第一存储体低选择信号和第一存储体高选择信号sel_b1_lb/hb、第二存储体低选择信号和第二存储体高选择信号sel_b2_lb/hb、第三存储体低选择信号和第三存储体高选择信号sel_b3_lb/hb以及第四存储体低选择信号和第四存储体高选择信号sel_b4_lb/hb。第四存储体低选择信号和第四存储体高选择信号sel_b4_lb/hb可以被再次输入到第一触发器191_1。
193.在图9中，假定第一存储体低选择信号sel_b1_lb和第一存储体高选择信号sel_b1_hb中的每一个、第二存储体低选择信号sel_b2_lb和第二存储体高选择信号sel_b2_hb中的每一个、第三存储体低选择信号sel_b3_lb和第三存储体高选择信号sel_b3_hb中的每一个以及第四存储体低选择信号sel_b4_lb和第四存储体高选择信号sel_b4_hb中的每一个处于相同状态。即，由于选择信号针对每个存储体而被划分，因此假定与第一存储体相对应的信号sel_b1_lb和sel_b1_hb两者处于相同状态，与第二存储体相对应的信号sel_b2_lb和sel_b2_hb两者处于相同状态，与第三存储体相对应的信号sel_b3_lb和sel_b3_hb两者处于相同状态，并且与第四存储体相对应的信号sel_b4_lb和sel_b4_hb两者处于相同状态。
194.例如，第一触发器191_1可以通过使用读取时钟pout_clk(re_n)作为时钟输入并且通过使用第四存储体低选择信号和第四存储体高选择信号sel_b4_lb/hb作为反馈输入来输出第一存储体低选择信号和第一存储体高选择信号sel_b1_lb/hb。
195.第二触发器191_2可以通过使用读取时钟pout_clk(re_n)作为时钟输入并且通过使用第一存储体低选择信号和第一存储体高选择信号sel_b1_lb/hb作为输入来输出第二存储体低选择信号和第二存储体高选择信号sel_b2_lb/hb。
196.第三触发器191_3可以通过使用读取时钟pout_clk(re_n)作为时钟输入并且通过使用第二存储体低选择信号和第二存储体高选择信号sel_b2_lb/hb作为输入来输出第三存储体低选择信号和第三存储体高选择信号sel_b3_lb/hb。
197.第四触发器191_4可以通过使用读取时钟pout_clk(re_n)作为时钟输入并且通过使用第三存储体低选择信号和第三存储体高选择信号sel_b3_lb/hb作为输入来输出第四存储体低选择信号和第四存储体高选择信号sel_b4_lb/hb。
198.在一个实施例中，时钟信号延迟单元193可以生成通过延迟读取时钟pout_clk(re_n)而获得的延迟读取时钟del_pout_clk，从而生成用于将被存储在第一至第四存储体(图5所示的70_1至70_4)中的数据顺序地输出到存储器控制器(图4所示的200)的信号。所生成的延迟读取时钟del_pout_clk可以被输出到步进时钟发生器195。
199.在一个实施例中，步进时钟发生器195可以基于延迟读取时钟del_pout_clk来生成用于顺序地输出数据的b13时钟clk4d_b13和b24时钟clk4d_b24。只要b13时钟clk4d_b13和b24时钟clk4d_b24从低状态改变为高状态，或者b13时钟clk4d_b13和b24时钟clk4d_b24从高状态改变为低状态，数据就可以被输出，使得被存储在第一至第四存储体(图5中所示的70_1至70_4)中的数据可以被顺序地输出到存储器控制器(图4中所示的200)。
200.然而，在如图7所示的级被合并的结构中，b13时钟clk4d_b13和b24时钟clk4d_b24可能不会生成，并且因此，可能需要生成被用于顺序地输出数据的第一存储体低选择信号sel_b1_lb、第一存储体高选择信号sel_b1_hb、第二存储体低选择信号sel_b2_lb、第二存储体高选择信号sel_b2_hb、第三存储体低选择信号sel_b3_lb、第三存储体高选择信号sel_b3_hb、第四存储体低选择信号sel_b4_lb和第四存储体高选择信号sel_b4_hb。第一存储体低选择信号sel_b1_lb、第一存储体高选择信号sel_b1_hb、第二存储体低选择信号sel_b2_lb、第二存储体高选择信号sel_b2_hb、第三存储体低选择信号sel_b3_lb、第三存储体高选择信号sel_b3_hb、第四存储体低选择信号sel_b4_lb和第四存储体高选择信号sel_b4_hb可以被顺序地改变为高状态。
201.图10是图示了生成借助两个级来输出数据的控制信号的过程的图。
202.参考图1、图9和图10，传输控制信号发生器(图1所示的190)可以包括图10所示的第a选择信号发生器191a和第b选择信号发生器191b。第a选择信号发生器191a可以包括第1l至第4l触发器191a_1l至191a_4l，并且第b选择信号发生器191b可以包括第1h至第4h触发器191b_1h至191b_4h。与图9不同，图10可以不包括时钟信号延迟单元(图9中所示的193)和步进时钟发生器(图9中所示的195)。
203.在图10中，第1l至第4l触发器191a_1l至191a_4l和第1h至第4h触发器191b_1h至191b_4h中的每一个触发器可以被配置为d触发器。d触发器可以输出基于时钟输入而输入的数据。在图10中，读取时钟pout_clk(re_n)可以从外部接收。
204.在一个实施例中，第1l至第4l触发器191a_1l至191a_4l可以接收读取时钟pout_clk(re_n)作为时钟输入，并且第1h至第4h触发器191b_1h至191b_4h可以接收通过将读取时钟pout_clk(re_n)反相获得的时钟作为时钟输入。第1l至第4l触发器191a_1l至191a_4l可以输出存储体低选择信号，并且第1h至第4h触发器191b_1h至191b_4h可以输出存储体高选择信号。
205.此外，从第4l触发器191a_4l输出的第四存储体低选择信号sel_b4_lb可以被输入作为第1l触发器191a_1l的反馈输入(反馈)，并且从第4h触发器191b_4h输出的第四存储体高选择信号sel_b4_hb可以被输入作为第1h触发器191b_1h的反馈输入(反馈)。
206.具体地，第1l触发器191a_1l可以通过使用读取时钟pout_clk(re_n)作为时钟输入并且通过使用第四存储体低选择信号sel_b4_lb作为反馈输入来输出第一存储体低选择信号sel_b1_lb。第2l触发器191a_2l可以通过使用读取时钟pout_clk(re_n)作为时钟输入并且通过使用第一存储体低选择信号sel_b1_lb作为输入来输出第二存储体低选择信号sel_b2_lb。第3l触发器191a_3l可以通过使用读取时钟pout_clk(re_n)作为时钟输入并且使用第二存储体低选择信号sel_b2_lb作为输入来输出第三存储体低选择信号sel_b3_lb。第4l触发器191a_4l可以通过使用读取时钟pout_clk(re_n)作为时钟输入并且使用第三存储体低选择信号sel_b3_lb作为输入来输出第四存储体低选择信号sel_b4_lb。
207.此外，第1h触发器191b_1h可以通过使用时钟输入以及通过使用第四存储体高选择信号sel_b4_hb作为反馈输入来输出第一存储体高选择信号sel_b1_hb，该时钟通过将读取时钟pout_clk(re_n)反相而被获得。第2h触发器191b_2h可以通过使用时钟输入以及通过使用第一存储体高选择信号sel_b1_hb作为输入来输出第二存储体高选择信号sel_b2_hb，该时钟通过将读取时钟pout_clk(re_n)反相而被获得。第3h触发器191b_3h可以通过使
用时钟输入并且通过使用第二存储体高选择信号sel_b2_hb作为输入来输出第三存储体高选择信号sel_b3_hb，该时钟通过将读取时钟pout_clk(re_n)反相而被获得。第4h触发器191b_4h可以通过使用时钟输入以及使用第三存储体高选择信号sel_b3_hb作为输出来输出第四存储体高选择信号sel_b4_hb，该时钟通过将读取时钟pout_clk(re_n)反相而被获得。
208.因此，第一至第四存储体低选择信号sel_1b_lb至sel_4b_lb可以基于读取时钟pout_clk(re_n)来生成，并且第一至第四存储体高选择信号sel_b1_hb至sel_b4_hb可以基于通过将读取时钟pout_clk(re_n)反相而获得的时钟来生成。因此，数据可以基于第一至第四存储体低选择信号sel_1b_lb至sel_4b_lb和第一至第四存储体高选择信号sel_b1_hb至sel_b4_hb而被顺序地输出至存储器控制器(图4所示的200)。
209.即，数据可以在无需生成图9中示出的b13时钟clk4d_b13和b24时钟clk4d_b24的情况下，仅基于第一至第四存储体低选择信号sel_b1_lb至sel_b4_lb和第一至第四存储体高选择信号sel_b1_hb至sel_b4_hb而被顺序地输出。
210.图11是图示了根据本公开的一个实施例的存储器设备的操作的图。
211.参考图11，在步骤s1101中，在具有多个存储体的结构中，基于存储体选择信号，被存储在每个存储器设备中的数据可以被传送到串行器，并且被传送到串行器的数据可以被传输并存储在锁存单元中。串行器可以是控制数据被顺序地输出的设备，并且存储体选择信号可以是存储体高选择信号或存储体低选择信号。
212.在步骤s1103中，基于存储体高选择信号或存储体低选择信号，被存储在锁存单元中的数据可以被输出到存储器控制器。存储体低选择信号可以基于读取时钟pout_clk(re_n)来生成，并且存储体高选择信号可以基于通过将读取时钟pout_clk(re_n)反相而获得的时钟来生成。因此，数据可以被顺序地输出到存储器控制器。
213.因此，由于数据借助两个步骤(即，步骤s1101和s1103)来输出，所以存储器设备100中消耗的电流量可以被减少，并且数据输出延迟可以被防止。
214.图12是图示了根据本公开的一个实施例的存储器设备的操作的图。
215.参考图12，在步骤s1201中，存储器设备可以基于读取时钟pout_clk(re_n)来生成存储体低选择信号。由于存储体低选择信号基于读取时钟pout_clk(re_n)而生成，因此当任一个存储体低选择信号变为低状态时，另一存储体低选择信号可以变为高状态。
216.在步骤s1203中，存储器设备可以基于通过将读取时钟pout_clk(re_n)反相而获得的读取时钟来生成存储体高选择信号。由于存储体高选择信号基于经反相的读取时钟而生成，因此当任一个存储体高选择信号变为低状态时，另一存储体高选择信号可以变为高状态。
217.此外，由于存储体高选择信号基于经反相的读取时钟而生成，所以在存储体低选择信号可以改变为高状态之后经过了1/2时钟之后，存储体高选择信号可以改变为高状态。因此，在步骤s1205中，数据可以基于存储体低选择信号和存储体高选择信号而被顺序地输出。即，当存储体低选择信号和存储体高选择信号从低状态变为高状态时，或者当存储体低选择信号和存储体高选择信号从高状态变为低状态时，数据被输出。因此，数据可以被顺序地输出。
218.图13是图示了图1所示的存储器控制器的另一实施例的图。
219.参考图13，存储器控制器1000被连接到主机和存储器设备。存储器控制器1000被配置为基于从主机接收的请求来访问存储器设备。例如，存储器控制器1000被配置为控制存储器设备的读取、编程、擦除和后台操作。存储器控制器1000被配置为提供存储器设备与主机之间的接口。存储器控制器1000被配置为驱动控制存储器设备的固件。
220.存储器控制器1000可以包括处理器1010、存储器缓冲器1020、纠错码(ecc)电路1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
221.总线1070可以被配置为在存储器控制器1000的组件之间提供通道。
222.处理器1010可以控制存储器控制器1000的整体操作，并且可以执行逻辑操作。处理器1010可以借助主机接口1040来与外部主机通信，并且可以借助存储器接口1060来与存储器设备通信。而且，处理器1010可以借助缓冲器控制电路1050来与存储器缓冲器1020通信。处理器1010可以通过使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲存储器来控制存储设备的操作。
223.处理器1010可以执行闪存转换层(ftl)的功能。处理器1010可以将主机借助ftl提供的逻辑块地址lba转换为物理块地址pba。ftl可以通过使用映射表来接收逻辑块地址lpa，以将其转换为物理块地址pba。基于映射单元，存在若干ftl的地址映射方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。
224.处理器1010可以被配置为将从主机接收的数据随机化。例如，处理器1010可以通过使用随机化种子来将从主机接收的数据随机化。随机化数据被提供作为待存储到在存储器单元阵列中被编程的存储器设备的数据。
225.处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
226.存储器缓冲器1020可以被用作处理器1010的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态ram(sram)或动态ram(dram)。
227.ecc电路1030可以执行ecc操作。ecc电路1030可以对待借助存储器接口1060写入存储器设备的数据执行ecc编码。经ecc编码的数据可以借助存储器接口1060而被传送到存储器设备。ecc电路1030可以对借助存储器接口1060从存储器设备接收的数据执行ecc解码。示例性地，ecc电路1030可以作为存储器接口1060的组件而被包括在存储器接口1060中。
228.主机接口1040可以基于处理器1010而与外部主机通信。主机接口1040可以通过使用各种通信方式中的至少一个通信方式来与主机通信，诸如通用串行总线(usb)、串行at附件(sata)、高速芯片间(hsic)、小型计算机系统接口(scsi)、firewire、外围组件互连(pci)、pci express(pcie)、非易失性存储器express(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插式存储器模块(dimm)、注册dimm(rdimm)和降负载dimm(lrdimm)。
229.缓冲器控制电路1050被配置为基于处理器1010来控制存储器缓冲器1020。
230.存储器接口1060被配置为基于处理器1010来与存储器设备通信。存储器接口1060可以借助通道来与存储器设备通信命令、地址和数据。
231.示例性地，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制电路
1050。
232.示例性地，处理器1010可以通过使用代码来控制存储器控制器1000的操作。处理器1010可以从被提供在存储器控制器1000中的非易失性存储器设备(例如，只读存储器(rom))加载代码。在另一示例中，处理器1010可以借助存储器接口1060来从存储器设备加载代码。
233.示例性地，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000中传输数据，并且控制总线可以被配置为在存储器控制器1000中传输控制信息，诸如命令和地址。数据总线和控制总线彼此分离并且可以不彼此对接并彼此影响。数据总线可以被连接到主机接口1040、缓冲器控制电路1050、ecc电路1030和存储器接口1060。控制总线可以被连接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
234.图14是示例性地图示了根据本公开的一个实施例的应用存储设备的存储卡系统的框图。
235.参考图14，存储卡系统2000可以包括存储器控制器2100、存储器设备和连接器2300。
236.存储器控制器2100被连接到存储器设备2200。存储器控制器2100被配置为访问存储器设备2200。例如，存储器控制器2100被配置为控制存储器设备2200的读取、写入、擦除和后台操作。存储器控制器2100被配置为在存储器设备2200与主机之间提供接口。存储器控制器2100被配置为驱动控制存储器设备2200的固件。存储器设备2200可以与存储器设备100(图1所示的100)相同地实现。
237.示例性地，存储器控制器2100可以包括诸如随机存取存储器(ram)、处理单元、主机接口、存储器接口和纠错器233的组件。
238.存储器控制器2100可以借助连接器2300而与外部设备通信。存储器控制器2100可以基于特定的通信协议来与外部设备(例如，主机)通信。示例性地，存储器控制器2100可以借助各种通信协议中的至少一个通信协议来与外部设备通信，诸如通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、pci express(pcie)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、集成驱动电子设备(ide)、firewire、通用闪存(ufs)、wi-fi、蓝牙和nvme。
239.示例性地，存储器设备2200可以使用各种非易失性存储器设备来实现，诸如电可擦除可编程rom(eeprom)、nand闪存、nor闪存、相变型ram(pram)、电阻式ram(reram)、铁电型ram(fram)和自旋转移力矩磁性ram(stt-mram)。
240.存储器控制器2100和存储器设备2200可以被集成到单个半导体设备中，以构成存储卡。例如，存储器控制器2100和存储器设备2200可以构成存储卡，诸如pc卡(国际个人计算机存储卡协会(pcmcia))、紧凑型闪存(cf)卡、智能媒体卡(sm和smc)、记忆棒、多媒体卡(mmc、rs-mmc、mmcmicro和emmc)、sd卡(sd、minisd、microsd和sdhc)和通用闪存(ufs)。
241.图15是示例性地图示了根据本公开的一个实施例的应用了存储设备的固态驱动器(ssd)系统的框图。
242.参考图15，ssd系统3000可以包括主机3100和ssd 3200。ssd3200借助信号连接器3001来与主机3100交换信号sig，并且借助功率连接器3002来接收功率pwr。ssd 3200可以
包括ssd控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。
243.在一个实施例中，ssd控制器3210可以用作存储器控制器(图1所示的200)。
244.ssd控制器3210可以基于从主机3100接收的信号sig来控制多个闪存3221至322n。示例性地，信号sig可以是基于主机3100与ssd 3200之间的接口的信号。例如，信号sig可以是由诸如以下接口中的至少一个接口限定的信号：诸如通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、pci express(pcie)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、集成驱动电子设备(ide)、firewire、通用闪存(ufs)、wi-fi、蓝牙和nvme。
245.辅助电源3230借助功率连接器3002而被连接到主机3100。当来自主机3100的功率供应不平稳时，辅助电源3230可以提供ssd 3200的功率。示例性地，辅助电源3230可以位于ssd 3200中或可以位于ssd 3200的外部。例如，辅助电源3230可以位于主板上，并且向ssd3200提供辅助功率。
246.缓冲存储器3240用作ssd 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或临时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括易失性存储器(诸如dram、sdram、ddr sdram、lpddr sdram和gram)或者非易失性存储器(诸如fram、reram、stt-mram和pram)。
247.图16是示例性地图示了根据本公开的一个实施例的应用了存储设备的用户系统的框图。
248.参考图16，用户系统4000可以包括应用程序处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
249.应用程序处理器4100可以驱动被包括在用户系统4000、操作系统(os)、用户程序等中的组件。示例性地，应用程序处理器4100可以包括被包括在控制用户系统4000中的组件、接口、图形引擎等的控制器。应用程序处理器4100可以被提供为片上系统(soc)。
250.存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括易失性随机存取存储器，诸如dram、sdram、ddr sdram ddr2sdrm、ddr3 sdram、lpddr sdram、lpddr2 sdram和lpddr3 sdram，或者非易失性随机存取存储器，诸如pram、reram、mram和fram。示例性地，应用程序处理器4100和存储器模块4200可以通过基于叠层封装(pop)而封装来提供，作为一个半导体封装。
251.网络模块4300可以与外部设备通信。示例性地，网络模块4300可以支持无线通信，诸如码分多址(cdma)、全球移动通信系统(gsm)、宽带cdma(wcdma)、cdma-2000、时分多址(tdma)、长期演进(lte)、wimax、wlan、uwb、蓝牙和wi-fi。示例性地，网络模块4300可以被包括在应用程序处理器4100中。
252.存储模块4400可以存储数据。例如，存储模块4400可以存储从应用程序处理器4100接收的数据。备选地，存储模块4400可以将存储在其中的数据传输到应用程序处理器4100。示例性地，存储模块4400可以使用非易失性半导体存储器设备(诸如具有三维结构的相变型ram(pram)、磁性ram(mram)、电阻式ram(rram)、nand闪存、nor闪存或nand闪存)来实现。示例性地，存储模块4400可以被提供为可移动驱动装置，诸如用户系统4000的存储卡或外部驱动装置。
253.示例性地，存储模块4400可以包括多个非易失性存储器设备，并且多个非易失性存储器设备可以与参考图2和图3描述的存储器设备相同地操作。存储模块4400可以与参考图1描述的存储设备50相同地操作。
254.用户接口4500可以包括用于向应用程序处理器4100输入数据或命令或者向外部设备输出数据的接口。示例性地，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(lcd)、有机发光二极管(oled)显示设备、有源矩阵oled(amoled)显示设备、led、扬声器和监视器。
255.根据本公开，传输级(步骤)的数量在数据传输中被减少。因此，数据传输延迟可以被防止，并且在数据传输中消耗的电流量可以被减少。
256.尽管已参考本公开的某些示例性实施例示出和描述了本公开，但是本领域技术人员将理解，在不脱离如所附权利要求书及其等同物所限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，本公开的范围不应限于上述示例性实施例，而不仅应由所附权利要求书而且还应由其等同物来确定。
257.在上述实施例中，所有步骤可以被选择性地执行或者部分步骤可以被省略。在每个实施例中，步骤不一定按照所描述的顺序执行，并且可以被重新布置。在本说明书和附图中公开的实施例仅是示例，以促进对本公开的理解，并且本公开不限于此。即，对于本领域技术人员显而易见的是，可以基于本公开的技术范围进行各种修改。
258.同时，已在附图和说明书中描述了本公开的示例性实施例。尽管此处使用特定术语，但是这些仅是为了解释本公开的实施例。因此，本公开不限于上述实施例，并且在本公开的精神和范围内许多变化是可能的。对于本领域技术人员显而易见的是，除了本文所公开的实施例之外，还可以基于本公开的技术范围进行各种修改。

技术特征：

1.一种存储设备，包括存储器控制器和多个存储体，所述多个存储体中的每一个存储体包括多个存储器设备，其中所述多个存储器设备中的每一个存储器设备包括：数据选择器，被配置为基于存储体选择信号来选择并输出被包括在所述多个存储体中的任一个存储体中的存储器设备的数据；锁存单元，被配置为存储从所述数据选择器输出的所述数据；以及传输控制信号发生器，被配置为生成所述存储体选择信号，使得被存储在所述锁存单元中的所述数据被顺序地输出。2.根据权利要求1所述的存储设备，其中所述数据选择器被配置为在当所述存储体选择信号处于高状态时输出被存储在与所述数据选择器相对应的存储器设备中的数据。3.根据权利要求1所述的存储设备，其中所述传输控制信号发生器被配置为：基于参考时钟，生成所述存储体选择信号中的存储体低选择信号；以及基于通过将所述参考时钟反相而获得的时钟，生成所述存储体选择信号中的存储体高选择信号。4.根据权利要求3所述的存储设备，其中当所述存储体低选择信号中的任一个存储体低选择信号处于高状态时，所述传输控制信号发生器被配置为将其他所述存储体低选择信号输出为处于低状态。5.根据权利要求3所述的存储设备，其中当所述存储体低选择信号中的任一个存储体低选择信号从高状态改变为低状态时，所述传输控制信号发生器被配置为将其他所述存储体低选择信号中的任一个存储体低选择信号从所述低状态改变为所述高状态。6.根据权利要求3所述的存储设备，其中当所述存储体高选择信号中的任一个存储体高选择信号处于高状态时，所述传输控制信号发生器被配置为将其他所述存储体高选择信号输出为处于低状态。7.根据权利要求3所述的存储设备，其中当所述存储体高选择信号中的任一个存储体高选择信号从高状态改变为低状态时，所述传输控制信号发生器被配置为将其他所述存储体高选择信号中的任一个存储体高选择信号从所述低状态改变为所述高状态。8.根据权利要求3所述的存储设备，其中当在所述存储体低选择信号中的任一个存储体低选择信号改变为处于高状态之后经过了所述参考时钟的半个周期时，所述传输控制信号发生器被配置为将所述存储体高选择信号中的任一个存储体高选择信号改变为所述高状态。9.根据权利要求8所述的存储设备，其中当所述存储体低选择信号中的任一个存储体低选择信号改变为处于所述高状态时，所述数据选择器被配置为选择从与对应的所述存储体低选择信号相对应的存储器设备输出的数据，被配置为将所述数据存储在所述锁存单元中，并且然后被配置为将所述数据输出到所述存储器控制器。10.根据权利要求9所述的存储设备，其中当在经过了所述参考时钟的半个周期之后，所述存储体低选择信号中的任一个存储体低选择信号改变为处于所述高状态并且所述存储体高选择信号中的任一个存储体高选择信号改变为处于所述高状态时，所述数据选择器被配置为选择从与对应的所述存储体高选择信号相对应的存储器设备输出的数据，被配置为将所述数据存储在所述锁存单元中，并且然后被配置为将所述数据输出至所述存储器控
制器。11.一种用于操作具有存储器控制器和多个存储体的存储设备的方法，所述多个存储体中的每一个存储体包括多个存储器设备，所述方法包括：生成存储体选择信号，所述存储体选择信号控制数据选择器以选择并输出被包括在所述多个存储体中的任一个存储体中的存储器设备的数据；以及基于所述存储体选择信号，将所述数据存储在锁存单元中，并且然后将所述数据输出到所述存储器控制器。12.根据权利要求11所述的方法，其中在将所述数据输出到所述存储器控制器时，当所述存储体选择信号处于高状态时，被存储在与所述数据选择器相对应的存储器设备中的数据被输出。13.根据权利要求11所述的方法，其中生成所述存储体选择信号包括：基于参考时钟，生成所述存储体选择信号中的存储体低选择信号；以及基于通过将所述参考时钟反相而获得的时钟，生成所述存储体选择信号中的存储体高选择信号。14.根据权利要求13所述的方法，其中在生成所述存储体低选择信号时，当所述存储体低选择信号中的任一个存储体低选择信号处于高状态时，其他所述存储体低选择信号被生成为处于低状态。15.根据权利要求13所述的方法，其中在生成所述存储体低选择信号时，当所述存储体低选择信号中的任一个存储体低选择信号从高状态改变为低状态时，其他所述存储体低选择信号中的任一个存储体低选择信号被生成为从所述低状态改变为所述高状态。16.根据权利要求13所述的方法，其中在生成所述存储体高选择信号时，当所述存储体高选择信号中的任一个存储体高选择信号处于高状态时，其他所述存储体高选择信号被生成为处于低状态。17.根据权利要求13所述的方法，其中在生成所述存储体高选择信号时，当所述存储体高选择信号中的任一个存储体高选择信号从高状态改变为低状态时，其他所述存储体高选择信号中的任一个存储体高选择信号被生成为从所述低状态改变为所述高状态。18.根据权利要求13所述的方法，其中在生成所述存储体高选择信号时，当在所述存储体低选择信号中的任一个存储体低选择信号改变为处于高状态之后经过了所述参考时钟的半个周期时，所述存储体高选择信号中的任一个存储体高选择信号被生成为改变为所述高状态。19.根据权利要求18所述的方法，其中在生成所述存储体低选择信号时，当在所述存储体高选择信号中的任一个存储体高选择信号改变为处于所述高状态之后经过了所述参考时钟的半个周期时，所述存储体低选择信号中的任一个存储体低选择信号被生成为改变为所述高状态。20.根据权利要求18所述的方法，其中在将所述数据输出到所述存储器控制器时，当对应的所述存储体低选择信号改变为处于所述高状态时，从与所述存储体低选择信号中的任一个存储体低选择信号相对应的存储器设备输出的数据被选择、被存储在所述锁存单元中并且然后被输出到所述存储器控制器。

技术总结

本公开的各实施例涉及存储设备及其操作方法。存储设备包括存储器控制器和多个存储体，多个存储体中的每一个存储体包括多个存储器设备。多个存储器设备中的每一个存储器设备包括：数据选择器，用于基于存储体选择信号来选择和输出被包括在多个存储体中的任一个存储体中的存储器设备的数据；锁存单元，用于存储从数据选择器输出的数据；以及传输控制信号发生器，用于生成存储体选择信号，使得被存储在锁存单元中的数据被顺序地输出。在锁存单元中的数据被顺序地输出。在锁存单元中的数据被顺序地输出。