半导体存储设备的制作方法

半导体存储设备
1.相关申请的交叉引用
2.本技术基于并且要求于2021年5月12日提交的日本专利申请no.2021-080885的权益，其整体内容通过引用被并入本文。
技术领域
3.本文所描述的实施例一般涉及半导体存储设备。

背景技术：

4.已知一种半导体存储设备，其包括存储串和被电连接到存储串的多个第一布线。存储串包括串联连接的多个存储晶体管，并且这些多个存储晶体管的栅电极被连接到多个第一布线。

技术实现要素：

5.根据一个实施例的半导体存储设备包括存储串、被电连接到存储串的多个第一布线、被电连接到多个第一布线的多个第二布线、被电连接在多个第一布线与多个第二布线之间的多个晶体管、以及共同连接到多个晶体管的栅电极的第三布线。存储串包括串联连接的多个存储晶体管。多个存储晶体管的栅电极被连接到多个第一布线。半导体存储设备响应于第一命令集的输入来执行第一读取操作，并响应于第二命令集的输入来执行第二读取操作。从第一读取操作的结束到第二读取操作的开始，使多个晶体管接通的第一电压被施加到第三布线。
6.根据实施例，可以减少读取操作所需的工作电流和时间中的至少一个。
附图说明
7.图1是示出根据第一实施例的存储系统10的配置的示意性框图；
8.图2是示出存储系统10的示例性配置的示意性侧视图；
9.图3是示出存储系统10的示例性配置的示意性平面图；
10.图4是示出根据第一实施例的存储管芯md的配置的示意性框图；
11.图5是示出存储管芯md的配置的一部分的示意性电路图；
12.图6是示出存储管芯md的配置的一部分的示意性电路图；
13.图7是示出存储管芯md的配置的一部分的示意性电路图；
14.图8是示出存储管芯md的配置的一部分的示意性电路图；
15.图9是示出存储管芯md的配置的一部分的示意性电路图；
16.图10是示出存储管芯md的配置的一部分的示意性电路图；
17.图11是示出存储管芯md的配置的一部分的示意性电路图；
18.图12是存储管芯md的示意性平面图；
19.图13是存储管芯md的示意性透视图；
20.图14是由图12中的a指示的部分的示意性放大图；
21.图15是由图13中的a指示的部分的示意性放大图；
22.图16a是用于描述存储3位数据的存储单元mc的阈值电压的示意性直方图；
23.图16b是示出存储3位数据的存储单元mc的阈值电压与所存储的数据之间的示例性关系的表；
24.图16c是示出存储3位数据的存储单元mc的阈值电压与所存储的数据之间的另一示例性关系的表；
25.图17是用于描述读取操作的时序图；
26.图18是用于描述读取操作的示意性剖视图；
27.图19是用于描述读取操作的时序图；
28.图20是用于描述根据第一实施例的读取待机模式的示意性时序图；
29.图21是用于描述根据第一实施例的读取待机模式的示意性时序图；
30.图22是用于描述存储管芯md的工作电流的示意性时序图；
31.图23是用于描述存储管芯md的工作电流的示意性时序图；
32.图24是用于描述存储管芯md的工作电流的示意性时序图；
33.图25是用于描述读取待机模式的设置方法的示意性时序图；
34.图26是用于描述读取待机模式的设置方法的示意性时序图；
35.图27是用于描述根据第二实施例的读取待机模式的示意性时序图；以及
36.图28是用于描述根据第三实施例的读取待机模式的示意性时序图。
具体实施方式
37.接下来参考附图详细描述根据实施例的半导体存储设备。以下实施例仅是示例，而并非出于限制本发明的目的进行描述。以下附图是示意性的，并且为了便于描述，有时省略了配置的一部分等。在多个实施例中共同的部分附以相同的附图标记，并且可以省略它们的描述。
38.在本说明书中，当提及“半导体存储设备”时，它可以意指存储管芯，并且可以意指包括控制管芯的存储系统，诸如存储芯片、存储卡和固态驱动器(ssd)。进一步地，它可以意指包括主机计算机的配置，诸如智能电话、平板终端和个人计算机。
39.本说明书中的“控制电路”可以意指被设置在存储管芯中的外围电路，例如定序器，可以意指被连接到存储管芯的控制管芯、控制芯片等，并且可以意指包括这两者的配置。
40.在本说明书中，当提及第一配置“被电连接”到第二配置时，第一配置可以直接被连接到第二配置，并且第一配置可以经由布线、半导体元件、晶体管等被连接到第二配置。例如，当三个晶体管串联连接时，即使当第二晶体管处于关闭状态时，第一晶体管也“被电连接”到第三晶体管。
41.在本说明书中，当提及第一配置“被连接在”第二配置与第三配置之间时，它可以意指第一配置、第二配置和第三配置被串联连接，并且第二配置经由第一配置被连接到第三配置。
42.在本说明书中，当提及电路等“电导通”两个布线等时，它可以意指例如该电路等
包括晶体管等，该晶体管等被设置在两个布线之间的电流路径中，并且该晶体管等被接通。
43.在本说明书中，与衬底的上表面平行的方向被称为x方向，与衬底的上表面平行并且与x方向垂直的方向被称为y方向，与衬底的上表面垂直的方向被称为z方向。
44.在本说明书中，沿着预定平面的方向可以被称为第一方向，沿着该预定平面并与第一方向相交的方向可以被称为第二方向，与该预定平面相交的方向可以被称为第三方向。这些第一方向、第二方向和第三方向可以每一个对应于x方向、y方向和z方向中的任何一个，并且不需要对应于这些方向。
45.在本说明书中的诸如“上面”和“下面”的表述是基于衬底。例如，沿着z方向远离衬底的方向被称为上面，并且沿着z方向接近衬底的方向被称为下面。某一配置的下表面和下端意指在该配置的衬底侧的表面和端部。某一配置的上表面和上端意指在与该配置的衬底相对的一侧的表面和端部。与x方向或者y方向相交的表面被称为侧表面等。
46.[第一实施例]
[0047]
[存储系统10]
[0048]
图1是示出根据第一实施例的存储系统10的配置的示意性框图。
[0049]
存储系统10例如响应于从主机计算机20发送的信号来读取、写入和擦除用户数据。存储系统10是例如可存储用户数据的任何系统，包括存储芯片、存储卡和ssd。存储系统10包括多个存储管芯md和控制管芯cd。
[0050]
存储管芯md存储用户数据。存储管芯md包括多个存储块blk。存储块blk包括多个页面pg。存储块blk可以是擦除操作的执行单元。页面pg可以是读取操作和写入操作的执行单元。
[0051]
如图1所示，控制管芯cd被连接到多个存储管芯md和主机计算机20。控制管芯cd包括例如逻辑-物理转换表21、文件分配表(fat)22、擦除计数保持单元23、ecc电路24和微处理器单元(mpu)25。
[0052]
逻辑-物理转换表21将从主机计算机20接收的逻辑地址与被分配给存储管芯md的页面pg的物理地址相关联，并保持它们。逻辑-物理转换表21通过例如随机存取存储器(ram)(未示出)来实现。
[0053]
fat 22保持指示相应页面pg的状态的fat信息。这种fat信息包括例如指示“有效”、“无效”和“已擦除”的信息。例如，“有效”页面pg存储对应于来自主机计算机20的指令而读出的有效数据。“无效”页面pg存储对应于来自主机计算机20的指令而未读出的无效数据。“已擦除”页面pg在执行擦除操作之后不存储任何数据。fat 22通过例如ram(未示出)实现。
[0054]
擦除计数保持单元23将与存储块blk对应的物理地址与对存储块blk执行的擦除操作的计数相关联，并保持它们。擦除计数保持单元23通过例如ram(未示出)实现。
[0055]
ecc电路24检测从存储管芯md中读出的数据的错误，并且在可能时校正数据。
[0056]
mpu 25参考逻辑-物理转换表21、fat 22、擦除计数保持单元23和ecc电路24，并执行过程，诸如逻辑地址与物理地址之间的转换、位错误检测/校正、垃圾回收(压缩)、和磨损均衡。
[0057]
图2是示出根据实施例的存储系统10的示例性配置的示意性侧视图。图3是示出示例性配置的示意性平面图。为了便于描述，图2和图3省略了配置的一部分。
[0058]
如图2所示，根据实施例的存储系统10包括安装衬底msb、多个存储管芯md和控制管芯cd。在安装衬底msb的上表面上，衬垫电极p被设置在y方向上的端部的区域中。在安装衬底msb的上表面中不包括y方向上的端部的区域经由粘合剂等接合到存储管芯md的下表面。多个存储管芯md被堆叠在安装衬底msb上。在存储管芯md的上表面上，衬垫电极p被设置在y方向上的端部的区域中。在存储管芯md的上表面中不包括y方向上的端部的区域经由粘合剂等接合到另一个存储管芯md或控制管芯cd的下表面。控制管芯cd被堆叠在存储管芯md上。在控制管芯cd的上表面上，衬垫电极p被设置在y方向上的端部的区域中。
[0059]
如图3所示，安装衬底msb、多个存储管芯md以及控制管芯cd每一个包括在x方向上布置的多个衬垫电极p。被设置到安装衬底msb、多个存储管芯md以及控制管芯cd中的每一个的多个衬垫电极p经由接合线b相互连接。
[0060]
注意，图2和图3所示的配置仅是示例，并且特定配置是可适当调整的。例如，在图2和图3所示的示例中，控制管芯cd被堆叠在多个存储管芯md上。存储管芯md和控制管芯cd通过接合线b连接。多个存储管芯md和控制管芯cd被包括在一个封装中。然而，控制管芯cd可以被包括在与存储管芯md不同的封装中。此外，多个存储管芯md和控制管芯cd可以通过电极等而不是接合线b彼此连接。
[0061]
[存储管芯md的电路配置]
[0062]
图4是示出根据第一实施例的存储管芯md的配置的示意性框图。图5至图11是示出存储管芯md的配置的一部分的示意性电路图。
[0063]
图4示出了多个控制端子等。在一些情况下，这些多个控制端子被指示为与高激活信号(正逻辑信号)相对应的控制端子。在一些情况下，这些多个控制端子被指示为与低激活信号(负逻辑信号)相对应的控制端子。在一些情况下，这些多个控制端子被指示为与高激活信号和低激活信号两者相对应的控制端子。在图4中，与低激活信号相对应的控制端子的参考符号包括上划线。在本说明书中，与低激活信号相对应的控制端子的参考符号包括斜线(“/”)。图4的描述是示例，并且特定方面是可适当调整的。例如，高激活信号的一部分或全部可被改变为低激活信号，或者低激活信号的一部分或全部可被改变为高激活信号。
[0064]
如图4所示，存储管芯md包括存储单元阵列mca和外围电路pc。外围电路pc包括电压产生电路vg、行解码器rd、感测放大器模块sam和定序器sqc。外围电路pc包括高速缓存存储器cm、地址寄存器adr、命令寄存器cmr和状态寄存器str。外围电路pc包括输入/输出控制电路i/o和逻辑电路ctr。
[0065]
[存储单元阵列mca的电路配置]
[0066]
如图5所示，存储单元阵列mca包括上文描述的多个存储块blk。这些多个存储块blk中的每一个包括多个串单元su。这些多个串单元su中的每一个包括多个存储串ms。这些多个存储串sm中的每一个具有经由位线bl被连接到外围电路pc的一端。这些多个存储串ms中的每一个具有经由公共源极线sl被连接到外围电路pc的另一端。
[0067]
存储串ms包括漏极侧选择晶体管std、多个存储单元mc(存储晶体管)、源极侧选择晶体管sts和源极侧选择晶体管stsb。漏极侧选择晶体管std、多个存储单元mc、源极侧选择晶体管sts和源极侧选择晶体管stsb被串联连接在位线bl与源极线sl之间。在下文中，在一些情况下，漏极侧选择晶体管std、源极侧选择晶体管sts和源极侧选择晶体管stsb被简称为选择晶体管(std，sts，stsb)。
[0068]
存储单元mc是场效应型晶体管。存储单元mc包括半导体层、栅极绝缘膜和栅电极。半导体层用作沟道区域。栅极绝缘膜包括电荷积累膜。存储单元mc具有与电荷积累膜中的电荷量对应变化的阈值电压。存储单元mc存储一位或多位的数据。与一个存储串ms对应的多个存储单元mc的栅电极被连接到相应的字线wl。这些字线wl中的每一个被共同连接到一个存储块blk中的所有存储串ms。
[0069]
选择晶体管(std，sts，stsb)是场效应型晶体管。选择晶体管(std，sts，stsb)每一个包括半导体层、栅极绝缘膜和栅电极。半导体层用作沟道区域。选择晶体管(std，sts，stsb)的栅电极被分别连接到选择栅极线(sgd，sgs，sgsb)。一个漏极侧选择栅极线sgd被共同连接到一个串单元su中的所有存储串ms。一个源极侧选择栅极线sgs被共同连接到一个存储块blk中的所有存储串ms。一个源极侧选择栅极线sgsb被共同连接到一个存储块blk中的所有存储串ms。
[0070]
[电压产生电路vg的电路配置]
[0071]
例如，如图6所示，电压产生电路vg(图4)包括多个电压产生单元vg1至vg3。在读取操作、写入操作和擦除操作中，电压产生单元vg1至vg3产生预定幅度的电压，并经由电压供应线l
vg
输出。例如，电压产生单元vg1输出在写入操作中使用的程序电压。电压产生单元vg2输出稍后在读取操作中描述的读取通过电压v
read
、待机电压v
read_wait
等。电压产生单元vg2输出在写入操作中使用的写入通过电压。电压产生单元vg3输出稍后在读取操作中描述的读取电压。电压产生单元vg3输出稍后在写入操作中描述的验证电压。例如，电压产生单元vg1至vg3可以是诸如电荷泵电路的升压电路，或者可以是诸如调节器的降压电路。这些降压电路和升压电路每一个被连接到电压供应线l
p
。电压供应线l
p
被施加有电源电压v
cc
或接地电压v
ss
(图4)。这些电压供应线l
p
例如被连接到参考图2和图3描述的衬垫电极p。根据来自定序器sqc的控制信号，根据需要调整从电压产生电路vg输出的工作电压。
[0072]
电压产生电路vg中的电荷泵电路32(图7)包括电压输出电路32a、分压电路32b和比较器32c。电压输出电路32a向电压供应线l
vg
输出电压v
out
。分压电路32b被连接到电压供应线l
vg
。比较器32c向电压输出电路32a输出反馈信号fb，该反馈信号fb与从分压电路32b输出的电压v
out’与参考电压v
ref
之间的幅度关系相对应。
[0073]
如图8所示，电压输出电路32a包括多个晶体管32a2a、32a2b。多个晶体管32a2a、32a2b被交替地连接在电压供应线l
vg
与电压供应线l
p
之间。所示的电压供应线l
p
被施加有电源电压v
cc
。串联连接的多个晶体管32a2a、32a2b的栅电极被连接到它们自己的漏电极和相应的电容器32a3。电压输出电路32a包括与电路32a4、电平移位器32a5a和电平移位器32a5b。与电路32a4输出时钟信号clk和反馈信号fb的逻辑分离。电平移位器32a5a对与电路32a4的输出信号进行升压并输出。电平移位器32a5a包括经由电容器32a3被连接到晶体管32a2a的栅电极的输出端子。电平移位器32a5b对与电路32a4的输出信号的反相信号进行升压并输出。电平移位器32a5b包括经由电容器32a3被连接到晶体管32a2b的栅电极的输出端子。
[0074]
当反馈信号fb处于“h”状态时，与电路32a4输出时钟信号clk。响应于此，电子从电压供应线l
vg
传送到电压供应线l
p
，并且电压供应线l
vg
的电压增加。同时，当反馈信号fb处于“l”状态时，与电路32a4不输出时钟信号clk。因此，电压供应线l
vg
的电压不增加。
[0075]
如图7所示，分压电路32b包括电阻器元件32b2和可变电阻器元件32b4。电阻器元
件32b2被连接在电压供应线l
vg
与分压端子32b1之间。可变电阻器元件32b4被串联连接在分压端子32b1与电压供应线l
p
之间。电压供应线l
p
被施加有接地电压v
ss
。可变电阻器元件32b4具有根据工作电压控制信号v
ctrl
可调整的电阻值。因此，分压端子32b1的电压v
out’的幅度是根据工作电压控制信号v
ctrl
可调整的。
[0076]
如图9所示，可变电阻器元件32b4包括多个电流路径32b5。多个电流路径32b5被并联连接在分压端子32b1与电压供应线l
p
之间。多个电流路径32b5每一个包括串联连接的电阻器元件32b6和晶体管32b7。被设置在相应的电流路径32b5中的电阻器元件32b6可以具有相互不同的电阻值。工作电压控制信号v
ctrl
的不同位被输入到相应的晶体管32b7的栅电极。可变电阻器元件32b4可以包括没有晶体管32b7的电流路径32b8。
[0077]
如图7所示，比较器32c输出反馈信号fb。例如，当分压端子32b1的电压v
out’大于参考电压v
ref
时，反馈信号fb变为“l”状态。例如，当电压v
out
'小于参考电压v
ref
时，反馈信号fb变为“h”状态。
[0078]
[行解码器rd的电路配置]
[0079]
例如，如图6所示，行解码器rd包括块解码器blkd、字线解码器wld、驱动电路drv和地址解码器(未示出)。
[0080]
块解码器blkd包括多个块解码单元blkd。多个块解码单元blkd对应于存储单元阵列mca中的多个存储块blk。块解码单元blkd包括多个晶体管t
blk
。多个晶体管t
blk
对应于存储块blk中的多个字线wl。晶体管t
blk
是例如场效应型nmos晶体管。晶体管t
blk
包括被连接到字线wl的漏电极。晶体管t
blk
包括被连接到布线cg的源电极。布线cg被连接到块解码器blkd中的所有块解码单元blkd。晶体管t
blk
包括被连接到信号线blksel的栅电极。多个信号线blksel与所有块解码单元blkd相对应地设置。信号线blksel被连接到块解码单元blkd中的所有晶体管t
blk
。
[0081]
在读取操作、写入操作等中，例如，与地址寄存器adr(图4)中的块地址对应的一个信号线blksel的电压变成“h”状态，并且其他信号线blksel的电压变成“l”状态。例如，一个信号线blksel被施加有具有正幅度的预定驱动电压，而其他信号线blksel被施加有接地电压v
ss
等。因此，与该块地址对应的一个存储块blk中的所有字线wl对于所有布线cg是导电的。其他存储块blk中的所有字线wl变成浮动状态。
[0082]
字线解码器wld包括多个字线解码单元wld。多个字线解码单元wld对应于存储串ms中的多个存储单元mc。在所示的示例中，字线解码单元wld包括两个晶体管t
wls
、t
wlu
。晶体管t
wls
、t
wlu
是例如场效应型nmos晶体管。晶体管t
wls
、t
wlu
包括被连接到布线cg的漏电极。晶体管t
wls
包括被连接到布线cgs的源电极。晶体管t
wlu
包括被连接到布线cgu的源电极。晶体管t
wls
包括被连接到信号线wlsels的栅电极。晶体管t
wlu
包括被连接到信号线wlselu的栅电极。多个信号线wlsels与在所有字线解码单元wld中包括的一个晶体管t
wls
相对应地设置。多个信号线wlselu与在所有字线解码单元wld中包括的其他晶体管t
wlu
相对应地设置。
[0083]
在读取操作、写入操作等中，例如，与对应于地址寄存器adr(图4)中的页面地址的一个字线解码单元wld相对应的信号线wlsels的电压变成“h”状态，并且与此对应的信号线wlselu的电压变成“l”状态。与其他字线解码单元wld对应的信号线wlsels的电压变成“l”状态，并且与它们对应的信号线wlselu的电压变成“h”状态。布线cgs被施加有与所选择的字线wls对应的电压。布线cgu被施加有与未选择的字线wlu对应的电压。因此，与页面地址对应的
一个字线wl被施加有与所选择的字线wls对应的电压。其他字线wl被施加有与未选择的字线wlu对应的电压。
[0084]
驱动电路drv包括例如六个晶体管t
drv1
至t
drv6
。晶体管t
drv1
至t
drv6
是例如场效应型nmos晶体管。晶体管t
drv1
至t
drv4
包括被连接到布线cgs的漏电极。晶体管t
drv5
、t
drv6
包括被连接到布线cgu的漏电极。晶体管t
drv1
包括经由电压供应线l
vg1
被连接到电压产生单元vg1的输出端子的源电极。晶体管t
drv2
、t
drv5
包括经由电压供应线l
vg2
被连接到电压产生单元vg2的输出端子的源电极。晶体管t
drv3
包括经由电压供应线l
vg3
被连接到电压产生单元vg3的输出端子的源电极。晶体管t
drv4
、t
drv6
包括经由电压供应线l
p
被连接到参考图2和图3描述的衬垫电极p的源电极。晶体管t
drv1
至t
drv6
包括分别与信号线vsel1至vsel6连接的栅电极。
[0085]
在读取操作、写入操作等中，例如，与布线cgs对应的多个信号线vsel1至vsel4的电压中的一个电压变成“h”状态，并且其他电压变成“l”状态。与布线cgu对应的两个信号线vsel5、vsel6的电压中的一个电压变成“h”状态，另一个电压变成“l”状态。
[0086]
地址解码器(未示出)例如根据来自定序器sqc(图4)的控制信号顺序地参考地址寄存器adr(图4)的行地址ra。行地址ra包括上文所描述的块地址和页面地址。地址解码器控制信号线blksel、wlsels和wlselu的电压为“h”状态或“l”状态。
[0087]
在图6的示例中，行解码器rd包括用于每个存储块blk的一个块解码单元blkd。然而，可以根据需要改变该配置。例如，可以针对两个或更多个存储块blk设置一个块解码单元blkd。
[0088]
[感测放大器模块sam的电路配置]
[0089]
例如，如图10所示，感测放大器模块sam(图4)包括多个感测放大器单元sau。多个感测放大器单元sau对应于多个位线bl。感测放大器单元sau每一个包括感测放大器sa、布线lbus、锁存电路sdl和dl0至dln
l
(n
l
是自然数)。布线lbus被连接到充电晶体管55(图11)以用于预充电。布线lbus经由开关晶体管dsw被连接到布线dbus。
[0090]
如图11所示，感测放大器sa包括感测晶体管41。感测晶体管41根据在位线bl中流动的电流使布线lbus的电荷放电。感测晶体管41的源电极被连接到被施加了接地电压v
ss
的电压供应线。感测晶体管41的漏电极经由开关晶体管42被连接到布线lbus。感测晶体管41的栅电极经由感测节点sen、放电晶体管43、节点com、箝位晶体管44和高击穿电压晶体管45被连接到位线bl。感测节点sen经由电容器48被连接到内部控制信号线clksa。
[0091]
感测放大器sa包括电压传送电路。根据由锁存电路sdl锁存的数据，电压传送电路选择性地使节点com和感测节点sen与被施加了电压v
dd
的电压供应线或被施加了电压v
src
的电压供应线电导通。电压传送电路包括节点n1、充电晶体管46、充电晶体管49、充电晶体管47和放电晶体管50。充电晶体管46被连接在节点n1与感测节点sen之间。充电晶体管49被连接在节点n1与节点com之间。充电晶体管47被连接在节点n1与被施加了电压v
dd
的电压供应线之间。放电晶体管50被连接在节点n1与被施加了电压v
src
的电压供应线之间。充电晶体管47和放电晶体管50包括被共同连接到锁存电路sdl的节点inv_s的栅电极。
[0092]
感测晶体管41、开关晶体管42、放电晶体管43、箝位晶体管44、充电晶体管46、充电晶体管49和放电晶体管50是例如增强型nmos晶体管。高击穿电压晶体管45是例如耗尽型nmos晶体管。充电晶体管47是例如pmos晶体管。
[0093]
开关晶体管42包括被连接到信号线stb的栅电极。放电晶体管43包括被连接到信
号线xxl的栅电极。箝位晶体管44包括被连接到信号线blc的栅电极。高击穿电压晶体管45包括被连接到信号线bls的栅电极。充电晶体管46包括被连接到信号线hll的栅电极。充电晶体管49包括被连接到信号线blx的栅电极。这些信号线stb、xxl、blc、bls、hll和blx被连接到定序器sqc。
[0094]
锁存电路sdl包括节点lat_s、inv_s、反相器51、反相器52、开关晶体管53和开关晶体管54。反相器51包括被连接到节点lat_s的输出端子和被连接到节点inv_s的输入端子。反相器52包括被连接到节点lat_s的输入端子和被连接到节点inv_s的输出端子。开关晶体管53被设置在节点lat_s与布线lbus之间的电流路径中。开关晶体管54被设置在节点inv_s与布线lbus之间的电流路径中。开关晶体管53、54是例如nmos晶体管。开关晶体管53包括经由信号线stl被连接到定序器sqc的栅电极。开关晶体管54包括经由信号线sti被连接到定序器sqc的栅电极。
[0095]
锁存电路dl0至dln
l
被配置为与锁存电路sdl几乎类似。然而，如上文所描述的，锁存电路sdl的节点inv_s对于感测放大器sa中的充电晶体管47和放电晶体管50的栅电极电导通。在这方面，锁存电路dl0至dln
l
与锁存电路sdl不同。
[0096]
开关晶体管dsw是例如nmos晶体管。开关晶体管dsw被连接在布线lbus与布线dbus之间。开关晶体管dsw包括经由信号线dbs被连接到定序器sqc的栅电极。
[0097]
如图10所示，上文所描述的信号线stb、hll、xxl、blx、blc和bls每一个被共同连接到在感测放大器模块sam中包括的所有感测放大器单元sau。被施加了电压v
dd
的电压供应线和被施加了电压v
src
的电压供应线每一个被共同连接到在感测放大器模块sam中包括的所有感测放大器单元sau。锁存电路sdl的信号线sti和信号线stl每一个被共同连接到在感测放大器模块sam中包括的所有感测放大器单元sau。类似地，与锁存电路dl0至dln
l
中的信号线sti和信号线stl对应的信号线ti0至tin
l
、tl0至tln
l
每一个被共同连接到在感测放大器模块sam中包括的所有感测放大器单元sau。同时，多个信号线dbs与在感测放大器模块sam中包括的所有的相应感测放大器单元sau相对应地设置。
[0098]
[高速缓存存储器cm的电路配置]
[0099]
高速缓存存储器cm(图4)包括多个锁存电路。多个锁存电路经由布线dbus被连接到感测放大器模块sam中的锁存电路。在这些多个锁存电路中包括的数据dat被顺序地传送到感测放大器模块sam或输入/输出控制电路i/o。
[0100]
解码电路和开关电路(未示出)被连接到高速缓存存储器cm。解码电路对在地址寄存器adr中锁存的列地址ca进行解码。响应于解码电路的输出信号，开关电路使得与列地址ca对应的锁存电路与总线db(图4)电导通。
[0101]
[定序器sqc的电路配置]
[0102]
根据在命令寄存器cmr中锁存的命令数据d
cmd
，定序器sqc(图4)向行解码器rd、感测放大器模块sam和电压产生电路vg输出内部控制信号。定序器sqc根据需要向状态寄存器str输出指示自身状态的状态数据d
st
。
[0103]
定序器sqc产生就绪/忙碌信号，并将其输出到端子ry//by。在端子ry//by的电压处于“l”状态的时间段(忙碌时间段)中，对存储管芯md的访问基本上被禁止。在端子ry//by的电压处于“h”状态的时间段(就绪时间段)中，对存储管芯md的访问被允许。端子ry//by通过例如参考图2和图3所描述的衬垫电极p来实现。
[0104]
[输入/输出控制电路i/o的电路配置]
[0105]
输入/输出控制电路i/o包括数据信号输入/输出端子dq0至dq7、翻转信号输入/输出端子dqs、/dqs、多个输入电路、多个输出电路、移位寄存器和缓冲电路。多个输入电路、多个输出电路、移位寄存器和缓冲电路每一个被连接到被施加了电源电压v
ccq
和接地电压v
ss
的端子。
[0106]
数据信号输入/输出端子dq0至dq7、翻转信号输入/输出端子dqs、/dqs以及被施加了电源电压v
ccq
的端子通过例如参考图2和图3所描述的衬垫电极p来实现。响应于来自逻辑电路ctr的内部控制信号，经由数据信号输入/输出端子dq0至dq7输入的数据从缓冲电路被输出到高速缓存存储器cm、地址寄存器adr或命令寄存器cmr。响应于来自逻辑电路ctr的内部控制信号，经由数据信号输入/输出端子dq0至dq7输出的数据从高速缓存存储器cm或状态寄存器str被输入到缓冲电路。
[0107]
多个输入电路包括例如被连接到数据信号输入/输出端子dq0至dq7中的任何一个或者翻转信号输入/输出端子dqs、/dqs两者的比较器。多个输出电路包括例如被连接到数据信号输入/输出端子dq0至dq7中的任何一个或者翻转信号输入/输出端子dqs、/dqs中的任何一个的片外驱动器(ocd)电路。
[0108]
[逻辑电路ctr的电路配置]
[0109]
逻辑电路ctr(图4)经由外部控制端子/cen、cle、ale、/we、re、/re从控制管芯cd接收外部控制信号，并且响应于外部控制信号，将内部控制信号输出到输入/输出控制电路i/o。外部控制端子/cen、cle、ale、/we、re、/re通过例如参考图2和图3所描述的衬垫电极p来实现。
[0110]
[存储管芯md的结构]
[0111]
图12是存储管芯md的示意性平面图。图13是存储管芯md的示意性透视图。图13是用于描述存储管芯md的示意性配置的图，并且不指示组件的具体数量、形状、布置等。图14是由图12中的a指示的部分的示意性放大图。图15是由图13中的a指示的部分的示意性放大图。在图14中的区域的一部分中，省略了位线bl。在图14中的区域的一部分中，省略了漏极侧选择栅极线sgd。
[0112]
例如，如图12所示，存储管芯md包括半导体衬底100。在所示的示例中，半导体衬底100包括在x方向和y方向上布置的四个存储单元阵列区域r
mca
。
[0113]
例如，如图13所示，存储管芯md包括半导体衬底100、被设置在半导体衬底100之上的晶体管层l
tr
、被设置在晶体管层l
tr
之上的存储单元阵列层l
mca
、以及被设置在存储单元阵列层l
mca
之上的布线层(未示出)。
[0114]
[半导体衬底100的结构]
[0115]
例如，半导体衬底100由包含p型杂质(诸如硼(b))的p型硅(si)形成。在半导体衬底100的表面上，设置包含n型杂质(诸如磷(p))的n型阱区、包含p型杂质(诸如硼(b))的p型阱区、在其中未设置n型阱区或p型阱区的半导体衬底区域、以及绝缘区100i。
[0116]
[晶体管层l
tr
的结构]
[0117]
例如，如图13所示，布线层gc经由绝缘层被设置在半导体衬底100的上表面之上。布线层gc包括与半导体衬底100的表面相对的多个电极gc。这些多个电极gc相应地用作构成外围电路pc的多个晶体管tr的栅电极、多个电容器的电极等。这些多个电极gc被连接到
相应的触点cs。触点cs可包括例如阻挡导电膜(诸如氮化钛(tin))和金属膜(诸如钨(w))的堆叠膜。这些多个触点cs被连接到在布线层d0、d1和d2中包括的多个布线。这些多个布线中的每一个可包括例如阻挡导电膜(诸如氮化钛(tin))和金属膜(诸如钨(w))的堆叠膜。
[0118]
[存储单元阵列层l
mca
的结构]
[0119]
例如，如图12所示，存储单元阵列层l
mca
包括在y方向上布置的多个存储块blk。如图14所示，存储块blk包括例如在y方向上布置的多个串单元su。在y方向上相互相邻的两个存储块blk之间，设置了二氧化硅(sio2)等的块间绝缘层st。例如，如图14所示，在y方向上相互相邻的两个串单元su之间，设置了二氧化硅(sio2)等的串单元间绝缘层she。
[0120]
例如，如图13所示，存储块blk包括在z方向上布置的多个导电层110、在z方向上延伸的多个半导体层120、以及被设置在多个导电层110与相应的多个半导体层120之间的多个栅极绝缘膜130。
[0121]
导电层110是在x方向上延伸的近似板状导电层。导电层110可包括阻挡导电膜(诸如氮化钛(tin))和金属膜(诸如钨(w))等的堆叠膜。例如，导电层110可包含多晶硅，该多晶硅包含杂质，诸如磷(p)或硼(b)等。在z方向上布置的相应的相邻导电层110之间，设置了二氧化硅(sio2)等的绝缘层101(图15)。在z方向上延伸的接触电极cc被设置在导电层110的x方向上的一个端部中。
[0122]
例如，如图13所示，导电层111被设置在导电层110下面。例如，导电层111可包含多晶硅，该多晶硅包含杂质，诸如磷(p)或硼(b)。在导电层111与导电层110之间，设置了绝缘层101。
[0123]
导电层112被设置在导电层111下面。导电层112可包含例如多晶硅，该多晶硅包含杂质，诸如磷(p)或硼(b)。导电层112可包括例如金属(诸如钨(w)、硅化钨等)的导电层、或者另一个导电层。在导电层112与导电层111之间，设置了绝缘层101。
[0124]
导电层112用作源极线sl(图5)。导电层112例如被共同设置在被包括在存储单元阵列区域r
mca
(图12)中的所有存储块blk之间。
[0125]
导电层111用作源极侧选择栅极线sgsb(图5)和与其连接的多个源极侧选择晶体管stsb的栅电极。导电层111对于每个存储块blk是电独立的。
[0126]
在多个导电层110之中，位于最下层的一个或多个导电层110用作源极侧选择栅极线sgs(图5)和与其连接的多个源极侧选择晶体管sts的栅电极。这些多个导电层110对于每个存储块blk是电独立的。
[0127]
位于这些导电层110之上的多个导电层110用作字线wl(图5)和与其连接的多个存储单元mc(图5)的栅电极。这些多个导电层110对于每个存储块blk是电独立的。
[0128]
位于这些导电层110之上的一个或多个导电层110用作漏极侧选择栅极线sgd和与其连接的多个漏极侧选择晶体管std(图5)的栅电极。这些多个导电层110在y方向上的宽度y
sgd
小于其他导电层110在y方向上的宽度y
wl
，例如，如图14所示。在y方向上相邻的两个导电层110之间，设置了上文所描述的串单元间绝缘层she，例如，如图14所示。这些多个导电层110对于每个串单元su是电独立的。
[0129]
例如，如图14所示，半导体层120以预定图案被布置在x方向和y方向上。半导体层120用作在一个存储串ms(图5)中包括的多个存储单元mc和选择晶体管(std，sts，stsb)的沟道区域。半导体层120是例如多晶硅(si)的半导体层等。例如，如图13所示，半导体层120
具有近似圆柱形，并且在其中心部分包括二氧化硅等的绝缘层125。
[0130]
半导体层120使其外周表面每一个被多个导电层110以及导电层111包围，并与这些多个导电层110以及导电层111相对。半导体层120具有被连接到导电层112的下端。半导体层120具有经由触点ch、vy被连接到位线bl的上端。位线bl在y方向上延伸，并被布置在x方向上。
[0131]
栅极绝缘膜130具有覆盖半导体层120的外周表面的近似圆柱形。例如，如图15所示，栅极绝缘膜130包括被堆叠在半导体层120与导电层110之间的隧道绝缘膜131、电荷积累膜132和块绝缘膜133。隧道绝缘膜131和块绝缘膜133是例如二氧化硅(sio2)等的绝缘膜。电荷积累膜132是例如可积累电荷的氮化硅(si3n4)等的膜。具有近似圆柱形的隧道绝缘膜131、电荷积累膜132和块绝缘膜133沿着半导体层120的外周表面在z方向上延伸，不包括半导体层120和导电层112的接触部。
[0132]
图15示出了栅极绝缘膜130包括氮化硅等的电荷积累膜132的示例。然而，栅极绝缘膜130可包括例如包含n型或p型杂质等的多晶硅的浮动栅极。
[0133]
[存储单元mc的阈值电压]
[0134]
接下来，将参考图16a、图16b和图16c描述存储单元mc的阈值电压。
[0135]
图16a是用于描述存储3位数据的存储单元mc的阈值电压的示意性直方图。水平轴指示字线wl的电压，垂直轴指示存储单元mc的数量。图16b是示出存储3位数据的存储单元mc的阈值电压与所存储的数据之间的示例性关系的表。图16c是示出存储3位数据的存储单元mc的阈值电压与所存储的数据之间的另一示例性关系的表。
[0136]
在图16a的示例中，存储单元mc的阈值电压被控制在八个模式的状态中。被控制在状态er中的存储单元mc的阈值电压小于擦除验证电压v
vfyer
。例如，被控制在状态a中的存储单元mc的阈值电压大于验证电压v
vfya
并小于验证电压v
vfyb
。此外，例如，被控制在状态b中的存储单元mc的阈值电压大于验证电压v
vfyb
并小于验证电压v
vfyc
。在下文中，类似地，被控制在状态c到状态f中的存储单元mc的阈值电压分别大于验证电压v
vfyc
到验证电压v
vfyf
并小于验证电压v
vfyd
到验证电压v
vfyg
。例如，被控制在状态g中的存储单元mc的阈值电压大于验证电压v
vfyg
并小于读取通过电压v
read
。
[0137]
在图16a的示例中，读取电压v
cgar
被设置在对应于状态er的阈值分布与对应于状态a的阈值分布之间。读取电压v
cgbr
被设置在对应于状态a的阈值分布与对应于状态b的阈值分布之间。对于后面同样适用，并且读取电压v
cgcr
到读取电压v
cggr
被分别设置在对应于状态b的阈值分布与对应于状态c的阈值分布之间到在对应于状态f的阈值分布与对应于状态g的阈值分布之间。
[0138]
例如，状态er对应于最低阈值电压。状态er的存储单元mc是例如处于擦除状态的存储单元mc。例如，数据“111”被分配给状态er的存储单元mc。
[0139]
状态a所对应的阈值电压高于与状态er对应的阈值电压。例如，数据“101”被分配给状态a的存储单元mc。
[0140]
状态b所对应的阈值电压高于与状态a对应的阈值电压。例如，数据“001”被分配给状态b的存储单元mc。
[0141]
在下文中，类似地，图中的状态c至状态g所对应的阈值电压高于与状态b至状态f对应的阈值电压。例如，数据“011”、“010”、“110”、“100”和“000”被分配给这些状态的存储
状态变成“h”状态，并允许对存储管芯md的访问。
[0158]
图18是用于描述读取操作的示意性剖视图。图19是用于描述读取操作的时序图。
[0159]
在以下描述中，字线wl是操作的目标，并可被称为“所选择的字线wl
s”，并且除了操作的目标之外的字线wl可以被称为“未选择的字线wl
u”。在以下描述中，将描述对在串单元su中包括的多个存储单元mc之中的被连接到作为操作目标的所选择的字线wls的存储单元mc(在下文中有时称为“所选择的存储单元mc”)执行读取操作的示例。在以下描述中，包括这样的多个所选择的存储单元mc的配置可以被称为所选择的页面pg。
[0160]
在以下描述中，数据以参考图16c所描述的方式被分配给每个存储单元mc，并且将描述读出中阶位的数据的示例。
[0161]
例如，如图19所示，在读取操作中，在定时t121处，所选择的字线wls被施加了读取通过电压v
read
，在z方向上与所选择的字线wls相邻的两个未选择的字线wlu被施加了读取通过电压v
readk
，并且其他未选择的字线wlu被施加了读取通过电压v
read
。读取通过电压v
readk
大于读取通过电压v
read
。因此，所有存储单元mc变成开启状态。选择栅极线(sgd，sgs，sgsb)被施加了电压v
sg
。电压v
sg
具有足以在选择晶体管(std，sts，stsb)的沟道区域中形成电子沟道的幅度，从而使得选择晶体管(std，sts，stsb)处于开启状态。
[0162]
例如，在读取操作中，在定时t122处，所选择的字线wls被施加了读取电压v
cgbr
(图16a)。因此，例如，如图18所示，所选择的存储单元mc的一部分变成开启状态，并且其他所选择的存储单元mc变成关闭状态。
[0163]
在定时t122处，例如，位线bl被充电。例如，使得图11中的锁存电路sdl锁存“h”以将信号线stb、xxl、blc、bls、hll、blx的状态设置为“l，l，h，h，h，h”。因此，电压v
dd
被施加到位线bl和感测节点sen，并且它们的充电开始。例如，电压v
src
被施加到源极线sl(图5)。电压v
src
例如具有与接地电压v
ss
的幅度大约相同的幅度。电压v
src
可以是例如稍微大于接地电压v
ss
并且充分小于电压v
dd
的电压。
[0164]
在读取操作中从定时t123到定时t124，例如，如图19所示，由感测放大器模块sam(图11)检测存储单元mc的开启状态/关闭状态，并且获得指示该存储单元mc的状态的数据。例如，在预定位线电压被施加到位线bl(图5)的状态下，感测放大器sa(图11)的感测节点与位线bl电导通某一时间段。在执行感测操作之后，感测晶体管与布线lbus(图11)电导通，并且布线lbus的电荷被放电或维持。感测放大器单元sau中的任何锁存电路与布线lbus电导通，并且布线lbus的数据由该锁存电路锁存。
[0165]
在读取操作中，在定时t125处，例如，所选择的字线wls被施加了读取电压v
cgfr
(图16a)。因此，所选择的存储单元mc的一部分变成开启状态，并且其他所选择的存储单元mc变成关闭状态。
[0166]
在读取操作中从定时t126到定时t127，例如，如图19所示，由感测放大器模块sam(图11)检测存储单元mc的开启状态/关闭状态，并且获得指示该存储单元mc的状态的数据。
[0167]
在读取操作中，在定时t127处，读取通过电压v
read
被施加到所选择的字线wls，并且所有存储单元mc变成开启状态。
[0168]
在读取操作中，在定时t128处，接地电压v
ss
被施加到所选择的字线wls、未选择的字线wlu和选择栅极线(sgd，sgs，sgsb)。
[0169]
在读取操作中，对指示存储单元mc的状态的数据执行算术运算，诸如“与”和“或”，
从而计算被存储在存储单元mc中的数据。该数据经由布线lbus(图11)、开关晶体管dsw和布线dbus被传送到高速缓存存储器cm(图4)。
[0170]
[读取操作期间的工作电流]
[0171]
如参考图19所描述的，在读取操作中从定时t121到定时t122，在所选择的存储块blk中包括的所有字线wl被充电到读取通过电压v
read
。在此，与半导体存储设备的高集成度相关，在z方向上堆叠的导电层110(图13)的数量一直增加。与此相关，对字线wl充电所需的电荷量已增加，并且在被施加了电源电压v
cc
的衬垫电极p中流动的工作电流一直增加。与此相关，在一些情况下，功耗和发热量增加。为了减小这种工作电流，例如，可以延长从定时t121到定时t122的时间段，以减少在单位时间内移动的电荷量。然而，在这种情况下，在一些情况下延长读取操作所需的时间段。
[0172]
[读取待机模式]
[0173]
接下来将参考图20和图21描述根据实施例的读取待机模式。图20和图21是用于描述根据实施例的读取待机模式的示意性时序图。
[0174]
在图20和图21中，字线wlk到字线wl
k+4
被示为在z方向上布置的五个字线wl。在图20和图21的示例中，对与字线wl
k+2
对应的所选择的页面pg执行读取操作，并且随后，对与字线wl
k+3
对应的所选择的页面pg执行读取操作。
[0175]
图20中从定时t121到定时t128的操作与图19中从定时t121到定时t128的操作近似类似地执行。
[0176]
然而，在图20的示例中，在定时t108处，控制管芯cd向存储管芯md输入稍后描述的命令集cs1(图24)，而不是上文所描述的命令集cs0。在图20的示例中，在定时t128处，取代接地电压v
ss
，待机电压v
read_wait
被施加到字线wl。例如，待机电压v
read_wait
小于读取通过电压v
read
并且大于接地电压v
ss
和上文所描述的电压v
src
。例如，待机电压v
read_wait
可大于在读取电压v
cggr
到读取电压v
cggr
中最大的读取电压v
cggr
。在定时t129处，根据本实施例的半导体存储设备被设置为读取待机模式。
[0177]
尽管在图19中省略了图示，但是在定时t108处，内部信号/cash busy的电压从“h”状态下降到“l”状态。在定时t129处，内部信号/cash busy的电压从“l”状态上升到“h”状态。内部信号/cash busy可以通过状态读取等读出。
[0178]
在根据实施例的读取待机模式中，待机电压v
read_wait
被施加到作为读取操作的目标的存储块blk中的字线wl。因此，在根据实施例的读取待机模式中，接通被设置在字线wl与电压产生单元vg2(图6)之间的电流路径中的多个晶体管。例如，在根据实施例的读取待机模式中，即使在读取操作结束时，信号线blksel的电压也被维持在“h”状态。在根据实施例的读取待机模式中，即使在读取操作结束时，端子ry//by的电压也被维持在“l”状态。内部信号/cash busy的电压被维持在“h”状态。
[0179]
在图20中从定时t131到定时t139的操作与从定时t121到定时t129的操作近似类似地执行。
[0180]
然而，在图20的示例中，从定时t131到定时t132，字线wl的电压从待机电压v
read_wait
被充电到读取通过电压v
read
，而不是从接地电压v
ss
充电到读取通过电压v
read
。
[0181]
在图20的示例中，在定时t138处，字线wl被施加了接地电压v
ss
而不是待机电压v
read_wait
。在图20的示例中，在从定时t131到定时t139执行了读取操作之后，半导体存储设
备未被设置为读取待机模式。
[0182]
图21所示的操作基本上与参考图20所描述的操作类似地执行。
[0183]
然而，在图21的示例中，在定时t129与定时t131之间的定时处，控制管芯cd将稍后描述的命令集cs1(图24)而不是上文所描述的命令集cs0输入到存储管芯md。在图21的示例中，在定时t138处，代替接地电压v
ss
，待机电压v
read_wait
被施加到字线wl。在定时t139处，半导体存储设备被设置为读取待机模式。
[0184]
在此，在图19的示例中，在读取操作中从定时t121到定时t122，字线wl的电压从接地电压v
ss
被充电到读取通过电压v
read
、v
readk
。在读取操作中的定时t127处，接地电压v
ss
被施加到字线wl。同时，在图20和图21的示例中，在读取操作中的定时t127处，字线wl被施加的不是接地电压v
ss
而是高于接地电压v
ss
的待机电压v
read_wait
，并且即使在读取操作结束之后也维持该状态。当下一个读取操作开始时，从定时t131到定时t132，字线wl的电压从待机电压v
read_wait
被充电到读取通过电压v
read
或读取通过电压v
readk
。
[0185]
采用该方法，当对同一个存储块blk多次执行读取操作时，可以减少对字线wl充电所需的电荷量。因此，可以减少读取操作所需的工作电流和时间中的至少一个。
[0186]
例如，当用参考图19所描述的方法执行读取操作两次时，如图22所示，在第二次读取操作中的工作电流的最大值和平均值的幅度与在第一次读取操作中的工作电流的最大值和平均值的幅度相似。
[0187]
同时，当用参考图20或图21所描述的方法执行读取操作两次时，如图23所示，在第二次读取操作中的工作电流的最大值和平均值可以被降低到小于在第一次读取操作中的工作电流的最大值和平均值。
[0188]
同时，当用参考图20或图21所描述的方法执行读取操作两次时，如图24所示，在第二次读取操作中的工作电流的最大值和平均值的幅度被维持在与在第一次读取操作中的工作电流的最大值和平均值的幅度相似的情况下，可以减少对字线wl充电所需的时间，从而允许减少读取操作所需的时间。
[0189]
[读取待机模式的设置]
[0190]
作为用于将半导体存储设备设置为读取待机模式的方法，考虑各种方法。
[0191]
作为用于将半导体存储设备设置为读取待机模式的方法，例如，考虑使用命令数据d
cmd
(图4)的方法。
[0192]
作为使用命令数据d
cmd
的方法，例如，考虑调整在读取操作中使用的命令集。例如，如参考图19所描述的，当在执行读取操作之后半导体存储设备未被设置为读取待机模式时，可以使用如参考图17所描述的命令集cs0。同时，作为参考图20所描述的第一读取操作，当在执行读取操作之后半导体存储设备被设置为读取待机模式时，可以使用如参考图25所描述的命令集cs1。图25所示的命令集cs1基本上类似于图17所示的命令集cs0。然而，图25所示的命令集cs1包括数据c201。在使用该命令集cs1时，控制管芯cd将数据c201作为命令数据d
cmd
输入到存储管芯md。在数据c101之前输入数据c201。
[0193]
作为使用命令数据d
cmd
的方法，例如，考虑将被输入了预定命令数据d
cmd
的存储管芯md设置为读取待机模式。例如，在图26的示例中，在定时t208处，控制管芯cd将数据c202作为命令数据d
cmd
输入到存储管芯md。与此相关地，存储管芯md被设置为读取待机模式。
[0194]
作为用于将半导体存储设备设置为读取待机模式的方法，例如，考虑使用参数的
方法。例如，当预定参数变成活动状态时，在执行读取操作之后存储管芯md可以被自动设置为读取待机模式。
[0195]
作为用于将半导体存储设备设置为读取待机模式的方法，例如，考虑使用衬垫电极p的方法。例如，当在“h”被输入到预定衬垫电极p的状态下输入指示读取操作的命令集cs0时，在执行读取操作之后存储管芯md可以被设置为读取待机模式。当在“l”被输入到该衬垫电极p的状态下输入指示读取操作的命令集cs0时，在执行读取操作之后存储管芯md不需要被设置为读取待机模式。
[0196]
[读取待机模式的释放]
[0197]
作为用于释放半导体存储设备的读取待机模式的方法，考虑各种方法。
[0198]
作为用于释放半导体存储设备的读取待机模式的方法，例如，考虑用于响应于读取操作、写入操作或擦除操作的执行而释放的方法。
[0199]
例如，如上文所描述的，当通过调整在读取操作中使用的命令集来将半导体存储设备设置为读取待机模式时，可以响应于如参考图17所描述的与命令集cs0(图25的没有数据c201的命令集)对应的读取操作的执行而释放读取待机模式。
[0200]
例如，还考虑响应于指示写入操作或擦除操作的执行的命令集或者指示对其他存储块blk执行读取操作的命令集cs0、cs1的输入，释放读取待机模式。
[0201]
作为用于释放半导体存储设备的读取待机模式的方法，考虑使用命令数据d
cmd
的方法。例如，考虑释放被输入了预定命令数据d
cmd
的存储管芯md的读取待机模式。例如，在图26的示例中，在定时t130处，控制管芯cd将数据c203作为命令数据d
cmd
输入到存储管芯md。与此相关地，存储管芯md的读取待机模式被释放。
[0202]
作为用于释放半导体存储设备的读取待机模式的方法，考虑使用定时器的方法。例如，考虑当在将存储管芯md设置为读取待机模式之后已经过了预定时间时，计时器检测到该情况，并且存储管芯md的读取待机模式据此被释放。
[0203]
[第二实施例]
[0204]
接下来将参考图27描述根据第二实施例的读取待机模式。图27是用于描述根据第二实施例的读取待机模式的示意性时序图。
[0205]
根据第二实施例的读取待机模式基本上类似于根据第一实施例的读取待机模式。
[0206]
然而，在根据第一实施例的读取待机模式中，信号线blksel被维持在“h”状态。同时，在根据第二实施例的读取待机模式中，信号线blksel被维持在“l”状态。此外，在第二实施例中，在半导体存储设备选择一个存储块blk并转换到读取待机模式的情况下，即使在对其他存储块blk执行读取操作、写入操作和擦除操作时，在执行期间仍维持读取待机模式。
[0207]
例如，图27示出了信号线blksela、blkselb作为与两个存储块blk对应的两个信号线blksel(图6)。字线wl
blka
、wl
blkb
被示为在两个存储块blk中包括的多个字线wl。示出了被电连接到字线wl
blka
、wl
blkb
的布线cg(图6)。
[0208]
从定时t221到定时t229，对与信号线blksela对应的存储块blk执行读取操作。从定时t221到定时t229的操作与图20中从定时t121到定时t129的操作近似类似地执行。
[0209]
然而，在图27的示例中，在定时t229(读取操作结束的定时)处，信号线blkselb的电压从“h”状态下降到“l”状态。
[0210]
从定时t229到定时t201，布线cg的电压从待机电压v
read_wait
下降到接地电压v
ss
。在
此，从定时t229到定时t201，信号线blksela的电压是“l”。因此，字线wlblka与布线cg电分离。因此，字线wl
blka
的电压被维持为待机电压v
read_wait
。在根据实施例的半导体存储设备中，与信号线blksela对应的存储块blk在定时t201处被设置为读取待机模式。
[0211]
在根据实施例的读取待机模式中，作为读取操作的目标的在存储块blk中的字线wl在被充电至待机电压v
read_wait
的状态下与布线cg电分离。因此，在根据实施例的读取待机模式中，信号线blksel(例如，信号线blksela)的电压被维持在“l”状态。在根据实施例的读取待机模式中，端子ry//by的电压被维持在“h”状态，并且内部信号/cash busy(未示出)的电压被维持在“l”状态。
[0212]
在定时t202处，端子ry//by的电压从“h”状态下降到“l”状态。信号线blkselb的电压从“l”状态上升到“h”状态。
[0213]
从定时t231到定时t239，对与信号线blkselb对应的存储块blk执行读取操作。从定时t231到定时t239的操作与图19中从定时t121到定时t129的操作类似地执行。
[0214]
在定时t239(读取操作结束的定时)处，信号线blkselb的电压从“h”状态下降到“l”状态。
[0215]
在定时t203处，端子ry//by的电压从“l”状态上升到“h”状态。
[0216]
在定时t204处，端子ry//by的电压从“h”状态下降到“l”状态。信号线blksela的电压从“l”状态上升到“h”状态。与此相关地，布线cg被字线wl
blka
的电荷充电，并且布线cg的电压近似增加到待机电压v
read_wait
。
[0217]
从定时t241到定时t248，再次对与信号线blksela对应的存储块blk执行读取操作。从定时t241到定时t248的操作与图20中从定时t121到定时t128的操作近似类似地执行。
[0218]
被例示为根据第一实施例的读取待机模式的设置方法和释放方法的上文所描述的方法基本上可用作根据第二实施例的读取待机模式的设置方法和释放方法。然而，根据第二实施例的读取待机模式不需要例如取决于指示对其他存储块blk执行读取操作、写入操作或擦除操作的命令集的输入而被释放。
[0219]
[第三实施例]
[0220]
接下来将参考图28描述根据第三实施例的读取待机模式。图28是用于描述根据第三实施例的读取待机模式的示意性时序图。
[0221]
参考图12所描述的存储管芯md包括与四个存储单元阵列区域r
mca
对应的四个存储单元阵列mca。根据第三实施例的半导体存储设备可以对在相互不同的存储单元阵列区域r
mca
中包括的多个所选择的页面pg同时执行读取操作，并且可以在独立的定时处并发地执行读取操作。
[0222]
图28示出这四个存储单元阵列mca，作为存储单元阵列mca0、mca1、mca2和mca3。
[0223]
根据第三实施例的半导体存储设备可以独立地控制对四个存储单元阵列mca的读取待机模式的设置和释放。在第三实施例中，可以使用根据第一实施例的读取待机模式，并且可以使用根据第二实施例的读取待机模式。
[0224]
例如，在图28的示例中，存储单元阵列mca0、mca1和mca2被设置为读取待机模式，并且从与存储单元阵列mca0、mca1和mca2对应的三个存储块blk顺序地读出数据。同时，存储单元阵列mca3未被设置为读取待机模式，并且执行如参考图19所描述的读取操作。
[0225]
[其他实施例]
[0226]
上文已经描述了根据第一实施例至第三实施例的半导体存储设备。然而，上文所描述的半导体存储设备仅是示例，并且操作、配置等可根据需要进行调整。
[0227]
例如，在根据第一实施例至第三实施例的半导体存储设备中，如参考图16a、图16b和图16c所描述的，存储单元mc每个存储3位数据。然而，被存储在存储单元mc中的数据可以是1位、2位和4位或更多。
[0228]
在此，如参考图16a、图16b、图16c等所描述的，当3位数据被存储在存储单元mc中时，需要在读取操作中向字线wl供应一至四个读取电压。同时，例如，当1位数据被存储在存储单元mc中时，在读取操作中仅向字线wl施加一个读取电压。在这方面，可以以高速读出数据。然而，当在每次读取操作中重复字线wl的充电和放电时，每单位时间的电荷移动量增加，因此可能增加工作电流。在这种情况下，当应用根据第一实施例或第二实施例的读取待机模式时，可以更有效地降低工作电流。
[0229]
[其他]
[0230]
虽然已经描述了某些实施例，但是这些实施例仅以示例的方式呈现，并且不旨在限制本发明的范围。实际上，可以以各种其他形式实现本文所描述的新颖方法和系统；此外，可以做出本文所描述的方法和系统的形式的各种省略、替代和改变而不脱离本发明的精神。所附的权利要求及其等同物旨在覆盖如落在本发明的范围和精神内的这种形式或修改。

技术特征：

1.一种半导体存储设备，包括：存储串，其包括串联连接的多个存储晶体管；多个第一布线，其被连接到所述多个存储晶体管的栅电极；多个第二布线，其被电连接到所述多个第一布线；多个晶体管，其被电连接在所述多个第一布线与所述多个第二布线之间；以及第三布线，其共同连接到所述多个晶体管的栅电极，其中，响应于第一命令集的输入，执行第一读取操作，响应于第二命令集的输入，执行第二读取操作，以及从所述第一读取操作的结束到所述第二读取操作的开始，使所述多个晶体管接通的第一电压被施加到所述第三布线。2.根据权利要求1所述的半导体存储设备，其中，在所述第二读取操作结束之后，使所述多个晶体管关断的第二电压被施加到所述第三布线。3.根据权利要求2所述的半导体存储设备，其中，从所述第一读取操作的结束到所述第二读取操作的开始，第三电压被施加到所述多个第二布线，在所述第二读取操作结束之后，第四电压被施加到所述多个第二布线，以及所述第三电压大于所述第四电压。4.根据权利要求3所述的半导体存储设备，其中，在所述第一读取操作中，多个不同的读取电压被施加到所述多个第二布线中的至少一个，以及所述第三电压大于所述多个读取电压中最大的读取电压。5.根据权利要求3所述的半导体存储设备，其中，在执行所述第一读取操作和所述第二读取操作期间，第五电压被施加到所述多个第二布线中的至少一个，以及所述第五电压大于所述第三电压。6.根据权利要求1所述的半导体存储设备，其中，所述第一命令集包括第一地址数据，所述第二命令集包括第二地址数据，所述第一命令集的不包括所述第一地址数据的部分包括第一数据，以及所述第二命令集的不包括所述第二地址数据的部分不包括所述第一数据。7.根据权利要求1所述的半导体存储设备，其中，所述第一命令集包括第一地址数据，所述第二命令集包括第二地址数据，以及所述第一命令集的不包括所述第一地址数据的部分与所述第二命令集的不包括所述第二地址数据的部分匹配。8.根据权利要求1所述的半导体存储设备，还包括：衬底；以及多个所述存储串，其中，
所述多个存储晶体管和所述多个第一布线被布置在与所述衬底的表面相交的第一方向上，以及所述多个存储串被布置在与所述第一方向相交的第二方向上。9.一种半导体存储设备，包括：存储串，其包括串联连接的多个存储晶体管；多个第一布线，其被连接到所述多个存储晶体管的栅电极；以及多个第二布线，其被电连接到所述多个第一布线，其中，响应于第一命令集的输入，执行第一读取操作，响应于第二命令集的输入，执行第二读取操作，在所述第一读取操作结束的第一定时，第一电压被施加到所述多个第二布线，在所述第二读取操作结束的第二定时，第二电压被施加到所述多个第二布线，以及所述第一电压大于所述第二电压。10.根据权利要求9所述的半导体存储设备，其中，在所述第一读取操作中，多个不同的读取电压被施加到所述多个第二布线中的至少一个，以及所述第一电压大于所述多个读取电压中最大的读取电压。11.根据权利要求9所述的半导体存储设备，还包括：多个晶体管，其被电连接在所述多个第一布线与所述多个第二布线之间；以及第三布线，其共同连接到所述多个晶体管的栅电极，其中，在所述第二定时，被施加到所述第三布线的电压从使所述多个晶体管接通的第三电压切换到使所述多个晶体管关断的第四电压。12.根据权利要求11所述的半导体存储设备，其中，在所述第一定时，被施加到所述第三布线的电压被维持为所述第三电压。13.根据权利要求11所述的半导体存储设备，其中，在所述第一定时，被施加到所述第三布线的电压从所述第三电压切换到所述第四电压。14.根据权利要求9所述的半导体存储设备，其中，在执行所述第一读取操作和所述第二读取操作期间，第五电压被施加到所述多个第二布线中的至少一个，以及所述第五电压大于所述第一电压。15.根据权利要求9所述的半导体存储设备，其中，所述第一命令集包括第一地址数据，所述第二命令集包括第二地址数据，所述第一命令集的不包括所述第一地址数据的部分包括第一数据，以及所述第二命令集的不包括所述第二地址数据的部分不包括所述第一数据。16.根据权利要求9所述的半导体存储设备，其中，所述第一命令集包括第一地址数据，所述第二命令集包括第二地址数据，以及所述第一命令集的不包括所述第一地址数据的部分与所述第二命令集的不包括所述
第二地址数据的部分匹配。17.根据权利要求9所述的半导体存储设备，还包括：衬底；以及多个所述存储串，其中，所述多个存储晶体管和所述多个第一布线被布置在与所述衬底的表面相交的第一方向上，以及所述多个存储串被布置在与所述第一方向相交的第二方向上。18.一种半导体存储设备，包括：被施加第一电压的第一接合衬垫电极，其中，响应于第一命令集的输入，执行第一读取操作，响应于第二命令集的输入，执行第二读取操作，当在执行所述第一读取操作之后执行所述第二读取操作的情况下所述第二读取操作的执行周期被假定为第一周期并且在执行所述第二读取操作期间流向所述第一接合衬垫电极的电流的平均值被假定为第一电流时，以及当在执行所述第二读取操作之后执行所述第二读取操作的情况下后一个所述第二读取操作的执行周期被假定为第二周期并且在执行后一个所述第二读取操作期间流向所述第一接合衬垫电极的电流的平均值被假定为第二电流时，所述第一周期小于所述第二周期，或者所述第一电流小于所述第二电流。19.根据权利要求18所述的半导体存储设备，还包括：存储串，其包括串联连接的多个存储晶体管；多个第一布线，其被连接到所述多个存储晶体管的栅电极；以及多个第二布线，其被电连接到所述多个第一布线，其中，在所述第一读取操作结束的第一定时，第二电压被施加到所述多个第二布线，在所述第二读取操作结束的第二定时，第三电压被施加到所述多个第二布线，以及所述第二电压大于所述第三电压。20.根据权利要求19所述的半导体存储设备，还包括：衬底；以及多个所述存储串，其中，所述多个存储晶体管和所述多个第一布线被布置在与所述衬底的表面相交的第一方向上，以及所述多个存储串被布置在与所述第一方向相交的第二方向上。

技术总结

一种半导体存储设备包括：存储串，被电连接到存储串的第一布线，被电连接到第一布线的第二布线，被电连接在第一布线与第二布线之间的晶体管，以及共同连接到晶体管的栅电极的第三布线。存储串包括串联连接的存储晶体管。存储晶体管的栅电极被连接到第一布线。半导体存储设备响应于第一命令集的输入来执行第一读取操作，并且响应于第二命令集的输入来执行第二读取操作。从第一读取操作的结束到第二读取操作的开始，使晶体管接通的第一电压被施加到第三布线。第三布线。第三布线。