数字逻辑综合⼯具-DC-06无人机北京天宇创通
——综合优化过程
编译的策略：Top-down
（做设计有两种策略：top-down 和 bottom-up）
设计⼀定是⼀种层次化的结构，⼀层⼀层地去例化
Top-down只有⼀层的约束，针对某些模块，可能会有⼀些特殊的约束 在⼀个soc系统⾥⾯，会有⼀些真正的⼯作模块，和⼀些管理模块，这些⼯作模块跟clk、rst不会放到⼀起去做综合，clk、reset这些模块⼀般会做⼀些特殊的约束，⽐如clock gating，会放在额外的脚本⾥⾯做
突起路标如果采⽤bottom-up的综合顺序，当出现了glue logic（胶合逻辑），即如果在顶层模块⾥，并不是只有模块与模块的连接，⽽是由⼀个与门连接⽽成。如果采⽤bottom-up的顺序，下层模块保持don’t touch，那么还需要针对top层写⼀个额外的约束（要把glue logic也放进去编译）。
如果这样做的话，⼀个Soc项⽬⾥的顶层会有四五⼗个模块，针对每⼀个模块都写⼀个约束，这个⼯作量会⾮常⼤，⽽且效果不⼀定好，所以⼀般采⽤top-down的⽅式。快递系统
【compile_ultra】
这个命令在compile命令上做了更强的⼀些优化功能，会把整个模块给打散。
全部打散会有些问题，对于后仿⽽⾔，最后只能看到⼀个顶层，如果后仿有问题，没法确定是哪个模块产⽣的！
针对⼀些关键路径会优化，尝试做多次，直到所有的⽅法都没法满⾜约束。
这个命令做的⼀些优化：
1、 结构级优化：⽐如做了⼀个加法器（⾏波进位加法器、超前加法器等等）（⽐较⼤的优化）
2、 逻辑级优化
3、 门级优化：局部上的⼀些优化
DC会尝试着在满⾜时序约束的同时，将⾯积达到最⼩。
如果不满⾜要求，DC会出critiical path，对其进⾏resynthesis
【DesignWare Library】
这是⼀个soft IP库：加减乘⼤于等于⼩于
FIFO、shiftreg、div_seq、ram……
（⾃⼰写的没有⼈家写的可靠）
在设计都进来的时候，link check保存为unmapped .ddc，这个格式⾥⾯主要是⼀些DW开头的器件。
【⼀些常见的算术优化⽅法：】
１、 折叠
２、 公共表达式——资源分享
３、 少⽤乘法
４、 乘以某个常数——把这个常数拆成２的多少次放，做移位相加，替代乘法器
【逻辑复制】
三足式离心机单元的延迟跟两个因素有关：输⼊的转换时间和扇出负载。
上图有⼀个关键路径，它的组合逻辑延时⽐较长，为了减⼩这个时间，把输⼊门的负载减⼩：将逻辑
⼀分为⼆，对于关键路径，不让它驱动过多的单元，对于约束⽐较松的路径，可以安排large fanout（以⾯积换速度）。
【库分析】NFJ防静电不发火地面
等效表达式：DC会针对同⼀个表达式做不同的表达⽅式。预先建⽴好逻辑。
说实话不是很懂。
【边界优化】
有的时候会借助⼀些常数，可以被优化掉，⽐如⽤DFF的QB端，优化过后的信号会出现_BAR的后缀。
问题：做形式验证（把⽹表跟rtl代码作数学表达式上的等价校验）的时候，需要把DC产⽣的default.svf⽂件（⼀般在⼯作⽬录下）交给formality⼯具，告诉formality这些结构发⽣了⼀些改变。否则Formality会不认识这些优化的地⽅。
断纸机【Auto-ungrouping】
这是compile ultra默认的，如果不希望打散，加上命令set_ungroup <references_or_cells> false 命令
例⼦：
【扫描链-scan】（DFT）哪些地⽅短路了，哪些地⽅开路了给扫描出来。⼀般⽤这种带选择的触发器来代替⼀般的触发器，作为扫描链。扫描链的插⼊必然会带来更⼤的⾯积和更长的组合路径。
在综合的时候⼀般要加⼊-scan选项，让DC把⾥⾯普通的触发器替代成这种带MUX的触发器，看看能不能完成。
在没有做DFT的时候，-scan选项只是插⼊⼀个MUX，并没有形成⼀个链！
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