NorFlash存储器电路和NorFlash的制作方法

nor flash存储器电路和nor flash
技术领域
1.本实用新型涉及电路技术领域，尤其涉及的是一种nor flash存储器电路和nor flash。

背景技术：

2.如图1所示，ls为level shift电路，其功能为电平转换；vssp_gen为正电压vssp产生模块，当ssp_en为高电平时，电路工作，为低电平时，电路不工作；vee_gen为负电压vee产生模块，当vee_en为高电平时，电路工作，为低电平时，电路不工作。
3.当nor flash芯片接收到擦除指令时，按照擦除算法（nor flash分为array erase（阵列擦除，当整个nor flash只有一个array时，array erase又叫chip erase(芯片擦除）、block erase（块擦除）和sector erase（扇区擦除）；一个array=16个block=256个sector），以上电路由standby（待机）模式切换到擦除算法模式，擦除算法前两个阶段依次为soft_soft_pgm（过擦除修复）和check erase（擦除前检查，是指对芯片内需要擦除的储存单元地址进行检查，判断存储单元是否需要执行擦除操作），因此上述电路会在三个phase（阶段）之间切换，phase1为standby mode，phase2为soft_soft_pgm，phase3为check erase（擦除前检查），电路处于standby mode（待机模式）时，ssp_en和vee_en均为低电平，开关s1断开，s2闭合，vssp_gen和vee_gen两个模块均不工作，vssp和vee均为0，memory cell的wl（word line，字线）上电压vwl=vee=0；当电路从standby mode切换到soft_soft_pgm（过擦除修复）后，ssp_en从低电平变成高电平，vssp模块开始工作，开关s1闭合，s2断开，vwl=vssp为一个正电压（此时vssp_gen为需要执行擦除操作的储存单元所在的array的字线提供正电压，对整个array的存储单元执行过擦除修复），soft_soft_pgm（过擦除修复）完成以后，进入check erase（擦除前检查，此时vee_gen为需要执行擦除操作的储存单元的字线提供负电压或者0电压（有可能是一个sector的储存单元，有可能是一个block的储存单元，有可能是1个array的储存单元）），ssp_en又从高电平变为低电平，vssp_gen模块停止工作，但由于选择开关s1、s2的切换和vssp_gen的使能信号ssp_en的变化几乎是同时的，因此wl上电压没有及时泄放到0（gnd，接地），而此时，选择开关s2已经将vwl与vee连通，尽管vee_en此时为0，vee_enb为高电平，但由于限流电路r_limit（10k欧姆）的存在，以及memory cell 的wl上的等效电容cwl比较大（一般可达1nf以上），即使忽略开关s2和泄放管m2的导通电阻，由r_limit和cwl构成的rc时间常数也比较大，通常可达100us以上，而算法设计时，为保证擦除时间足够短，进入check erase时预留的建立时间通常在10us左右，这意味着现有技术中check erase时，未选中的存储单元的字线上的电压不为0（gnd），而为一个正电压（因为在过擦除修复时是对整个array提供正电压，而在擦除前检查时，只是对需要执行擦除操作的储存单元提供负电压或者0电压（在同一个array中的其他不需要执行擦除单元的存储单元的字线没有施加负电压或者0电压，该部分存储单元的字线上的正电压还没有降低为0）），进而会导致一些未选中的待擦除存储单元读出漏电流从而影响选中的存储单元的读出数据的判定。图2为现有技术中各节点的波形图，v1即为check erase时的vwl未及时放电而存
在的一个正电压。
4.因此，现有技术还有待改进。

技术实现要素：

5.本实用新型的目的在于提供一种nor flash存储器电路和nor flash，旨在解决现有技术中存在的一个或多个问题。
6.本实用新型的技术方案如下：本技术方案提供一种nor flash存储器电路，包括：
7.电平转换模块，使nor flash存储器电路从待机模式切换到工作模式；
8.正电压产生模块，在过擦除修复使能从低电平变成高电平时为被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线提供一个正电压；所述正电压产生模块与所述存储单元之间通过第一选择开关连接；
9.负电压产生模块，在擦除前检查使能从低电平变成高电平时为被选中执行擦除操作的存储单元的字线提供一个非正电压；所述负电压产生模块与存储单元之间通过第二选择开关连接；所述负电压产生模块与第二泄压管连接，所述第二泄压管与所述限流电路连接；
10.逻辑控制单元，在擦除使能从高电平转换为低电平时，使所述限流电路被短接；
11.所述第二泄压管通过擦除前检查使能控制启闭；所述第一选择开关和第二选择开关通过过擦除修复使能控制启闭；
12.在所述擦除使能从高电平转换为低电平时，所述限流电路被短接，然后在过擦除修复使能从高电平变成低电平时，第一选择开关关闭，第二选择开关打开，所述第二选择开关、所述第二泄压管和所述逻辑控制单元构成放电通路，使被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线电压被快速泄放。
13.进一步地，所述电平转换模块的一端连接过擦除修复使能，电平转换模块的另一端与第一非门输入端连接，第一非门输出端与第二选择开关连接；所述正电压产生模块的一端连接过擦除修复使能，所述正电压产生模块的另一端与第一选择开关连接，所述第一选择开关与被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线连接，所述第一选择开关还与电平转换模块的另一端连接；第二非门的输入端连接过擦除修复使能，所述第二非门的输出端与所述第一泄压管连接，所述第一泄压管接地，所述第一泄压管还与所述正电压产生模块的另一端连接。
14.进一步地，所述负电压产生模块的一端连接擦除前检查使能，所述负电压产生模块的另一端与所述第二选择开关连接，所述第二选择开关与被选中执行擦除操作的存储单元的字线连接；第三非门的输入端连接擦除前检查使能，所述第三非门的输出端与第二泄压管连接，所述第二泄压管与所述限流电路一端连接，所述限流电路另一端接地，所述第二泄压管与所述负电压产生模块的另一端连接；所述限流电路与所述逻辑控制单元连接。
15.进一步地，所述逻辑控制单元包括第四非门和第三泄压管，所述第四非门的输入端连接擦除使能，所述第四非门的输出端与所述第三泄压管连接，所述第三泄压管与所述限流电路两端连接。
16.进一步地，所述限流电路采用限流电阻实现。
17.进一步地，述nor flash内的存储单元的字线与等效电容的一端连接，所述等效电
容另一端接地。
18.本技术方案还提供一种nor flash，包括如上述任一所述的nor flash存储器电路。
19.通过上述可知，本技术方案增加了对限流电路的逻辑控制，在擦除使能为1时，第三泄压管断开，限流电路接入到电路中，在此期间，限流电路的作用是限制vee点放电时的放电电流；在擦除使能为0时，第三泄压管闭合，因其导通电阻较小，限流电路相当于被短接；在过擦除修复状态和擦除前检查状态阶段，擦除使能均为0，因此当过擦除修复使能从高变低时，尽管切换的瞬间被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线电压几乎等于vssp点的电压，但此时第二选择开关接通，第二选择开关、第二泄压管、第三泄压管构成了一个低阻快速放电通路，被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线电压可以在较短的时间泄放到0，可有效减小阵列中未选中的存储单元读出漏电从而导致选中的存储单元的读出数据的判定错误的风险。
附图说明
20.图1是现有技术中nor flash存储器电路的示意图。
21.图2是现有技术中nor flash存储器电路的各节点波形图。
22.图3是本实用新型中nor flash存储器电路的示意图。
23.图4是本实用新型中nor flash存储器电路的各节点波形图。
具体实施方式
24.下面详细描述本实用新型的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本实用新型，而不能理解为对本实用新型的限制。
25.在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
26.在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。
27.在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
28.下文的公开提供了许多不同的实施方式或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
29.如图3所示，一种nor flash存储器电路，包括：
30.电平转换模块ls，使nor flash存储器电路从待机模式切换到工作模式；
31.正电压产生模块vssp_gen，在过擦除修复使能ssp_en从低电平变成高电平时（即nor flash处于过擦除修复状态）为被选中执行擦除操作的存储单元所在的阵列（array）的全部存储单元的字线提供一个正电压；所述正电压产生模块vssp_gen与所述存储单元之间通过第一选择开关s1连接；
32.负电压产生模块vee_gen，在擦除前检查使能vee_en从低电平变成高电平时（即nor flash处于擦除前检查状态）为被选中执行擦除操作的存储单元的字线提供一个非正电压；所述负电压产生模块vee_gen与存储单元之间通过第二选择开关s2连接；所述负电压产生模块vee_gen与第二泄压管m2连接，所述第二泄压管m2与所述限流电路r_limit连接；
33.逻辑控制单元，在擦除使能erase_en（所述擦除使能erase_en可以使能nor flash进入擦除阶段，即经过过擦除修复状态-擦除前检查状态后使被选中执行擦除操作的存储单元中需要执行擦除操作的储存单元执行擦除操作）从高电平转换为低电平时，使所述限流电路r_limit被短接；
34.所述第二泄压管m2通过擦除前检查使能vee_en控制启闭；所述第一选择开关s1和第二选择开关s2通过过擦除修复使能ssp_en控制启闭；
35.在所述擦除使能erase_en从高电平转换为低电平时，所述限流电路r_limit被短接，然后在过擦除修复使能ssp_en从高电平变成低电平时，第一选择开关s1关闭，第二选择开关s2打开，所述第二选择开关s2、所述第二泄压管m2和所述逻辑控制单元构成放电通路，使被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线电压被快速泄放。
36.在某些具体实施例中，所述电平转换模块ls的一端连接过擦除修复使能ssp_en，电平转换模块ls的另一端与第一非门not1输入端连接，第一非门not1输出端与第二选择开关s2连接；所述正电压产生模块vssp_gen的一端连接过擦除修复使能ssp_en，所述正电压产生模块vssp_gen的另一端与第一选择开关s1连接，所述第一选择开关s1与被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线连接，所述第一选择开关s1还与电平转换模块ls的另一端连接；第二非门not2的输入端连接过擦除修复使能ssp_en，所述第二非门not2的输出端与所述第一泄压管m1连接，所述第一泄压管m1接地，所述第一泄压管m1还与所述正电压产生模块vssp_gen的另一端连接。
37.在某些具体实施例中，所述负电压产生模块vee_gen的一端连接擦除前检查使能vee_en，所述负电压产生模块vee_gen的另一端与所述第二选择开关s2连接，所述第二选择开关s2与被选中执行擦除操作的存储单元的字线连接；第三非门not3的输入端连接擦除前检查使能vee_en，所述第三非门not3的输出端与第二泄压管m2连接，所述第二泄压管m2与所述限流电路r_limit一端连接，所述限流电路r_limit另一端接地，所述第二泄压管m2与所述负电压产生模块vee_gen的另一端连接；所述限流电路r_limit与所述逻辑控制单元连接。
38.在某些具体实施例中，所述第一选择开关s1和第二选择开关s2采用开关三极管。所述第一选择开关s1在第二擦除修复使能ssp_en_ls从低电平变成高电平时打开，所述第一选择开关s1在第二擦除修复使能ssp_en_ls从高电平变成低电平时关闭；所述第二选择开关s2在第二擦除修复使能ssp_en_ls从高电平变成低电平时打开，所述第二选择开关s2在第二擦除修复使能ssp_en_ls从低电平变成高电平时关闭。
39.在某些具体实施例中，所述第一泄压管m1和第二泄压管m2采用三极管。所述第一泄压管m1在过擦除修复使能ssp_en从低电平变成高电平时关闭，所述第一泄压管m1在过擦除修复使能ssp_en从高电平变成低电平时打开。所述第二泄压管m2在擦除前检查使能vee_en从低电平变成高电平时关闭，所述第二泄压管m2在擦除前检查使能vee_en从高电平变成低电平时打开。
40.在某些具体实施例中，所述逻辑控制单元可以根据实际需要使用多种方法实现，如图3所示，所述逻辑控制单元包括第四非门not4和第三泄压管m3，所述第四非门not4的输入端连接擦除使能erase_en，所述第四非门not4的输出端与所述第三泄压管m3连接，所述第三泄压管m3与所述限流电路r_limit两端连接。
41.其中，所述限流电路r_limit可以根据需要采用不同的形式实现，如采用限流电阻实现。
42.在某些具体实施例中，所述第三泄压管m3采用三极管。所述第三泄压管m3在擦除使能erase_en从低电平变成高电平时关闭，所述第三泄压管m3在擦除使能erase_en从高电平变成低电平时打开。
43.在某些具体实施例中，所述nor flash内的存储单元的字线与等效电容cwl的一端连接，所述等效电容cwl另一端接地。
44.本技术方案中，增加了对限流电路r_limit的逻辑控制，在擦除使能erase_en为1时，第三泄压管m3断开，限流电路r_limit接入到电路中，在此期间，限流电路r_limit的作用是限制vee点放电时的放电电流；在擦除使能erase_en为0时，第三泄压管m3闭合，因其导通电阻较小，限流电路r_limit相当于被短接。在过擦除修复状态和擦除前检查状态阶段，擦除使能erase_en均为0，因此当过擦除修复使能ssp_en从高变低时（第一选择开关s1关闭，第二选择开关s2打开），尽管切换的瞬间被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线电压几乎等于vssp点的电压，但此时第二选择开关s2接通，第二选择开关s2、第二泄压管m2、第三泄压管m3构成了一个低阻快速放电通路，被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线电压可以在较短的时间泄放到0（gnd），可有效减小阵列（array）中未选中的存储单元读出漏电从而导致选中的存储单元的读出数据的判定错误的风险。图4是本发明中各节点的波形图。
45.本技术方案还保护一种nor flash，包括如上述所述的nor flash存储器电路。
46.在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
47.应当理解的是，本实用新型的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。

技术特征：

1.一种nor flash存储器电路，其特征在于，包括：电平转换模块，使nor flash存储器电路从待机模式切换到工作模式；正电压产生模块，在过擦除修复使能从低电平变成高电平时为被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线提供一个正电压；所述正电压产生模块与所述存储单元之间通过第一选择开关连接；负电压产生模块，在擦除前检查使能从低电平变成高电平时为被选中执行擦除操作的存储单元的字线提供一个非正电压；所述负电压产生模块与存储单元之间通过第二选择开关连接；所述负电压产生模块与第二泄压管连接，所述第二泄压管与限流电路连接；逻辑控制单元，在擦除使能从高电平转换为低电平时，使所述限流电路被短接；所述第二泄压管通过擦除前检查使能控制启闭；所述第一选择开关和第二选择开关通过过擦除修复使能控制启闭；在所述擦除使能从高电平转换为低电平时，所述限流电路被短接，然后在过擦除修复使能从高电平变成低电平时，第一选择开关关闭，第二选择开关打开，所述第二选择开关、所述第二泄压管和所述逻辑控制单元构成放电通路，使被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线电压被快速泄放。2.根据权利要求1所述的nor flash存储器电路，其特征在于，所述电平转换模块的一端连接过擦除修复使能，电平转换模块的另一端与第一非门输入端连接，第一非门输出端与第二选择开关连接；所述正电压产生模块的一端连接过擦除修复使能，所述正电压产生模块的另一端与第一选择开关连接，所述第一选择开关与被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线连接，所述第一选择开关还与电平转换模块的另一端连接；第二非门的输入端连接过擦除修复使能，所述第二非门的输出端与第一泄压管连接，所述第一泄压管接地，所述第一泄压管还与所述正电压产生模块的另一端连接。3.根据权利要求2所述的nor flash存储器电路，其特征在于，所述负电压产生模块的一端连接擦除前检查使能，所述负电压产生模块的另一端与所述第二选择开关连接，所述第二选择开关与被选中执行擦除操作的存储单元的字线连接；第三非门的输入端连接擦除前检查使能，所述第三非门的输出端与第二泄压管连接，所述第二泄压管与所述限流电路一端连接，所述限流电路另一端接地，所述第二泄压管与所述负电压产生模块的另一端连接；所述限流电路与所述逻辑控制单元连接。4.根据权利要求1所述的nor flash存储器电路，其特征在于，所述逻辑控制单元包括第四非门和第三泄压管，所述第四非门的输入端连接擦除使能，所述第四非门的输出端与所述第三泄压管连接，所述第三泄压管与所述限流电路两端连接。5.根据权利要求1所述的nor flash存储器电路，其特征在于，所述限流电路采用限流电阻实现。6.根据权利要求1所述的nor flash存储器电路，其特征在于，所述nor flash内的存储单元的字线与等效电容的一端连接，所述等效电容另一端接地。7.一种nor flash，其特征在于，包括如权利要求1至6任一所述的nor flash存储器电路。

技术总结

本实用新型提供一种Nor Flash存储器电路和Nor Flash，增加对限流电路的逻辑控制，在擦除使能为0时，第三泄压管闭合，因其导通电阻较小，限流电路相当于被短接；在过擦除修复状态和擦除前检查状态阶段，擦除使能均为0，当过擦除修复使能从高变低时，尽管切换瞬间被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线电压几乎等于Vssp点的电压，但此时第二选择开关接通，第二选择开关、第二泄压管、第三泄压管构成了低阻快速放电通路，被选中执行擦除操作的存储单元所在的阵列的全部存储单元的字线电压可以快速泄放，可有效减小阵列中未选中的存储单元读出漏电从而导致选中的存储单元的读出数据的判定错误的风险。存储单元的读出数据的判定错误的风险。存储单元的读出数据的判定错误的风险。