一种处理判决反馈均衡器的非连续数据传输的装置和方法与流程

1.本发明总体上涉及使用判决反馈均衡器的存储器子系统，具体涉及一种用于处理存储器子系统中的判决反馈均衡器的非连续数据传输的装置和方法。

背景技术：

2.在高速物理接口中，通常会在接收器中加入判决反馈均衡器(dfe)，以消除符号间干扰(isi)的影响，从而提高输入数据的信号完整性。
3.许多努力已被作出以改进判决反馈均衡器而用于可靠的数据传输。以下参考文献讨论了其中的一些例子。
4.us2018114564a1公开了一种包括接收器电路和数据缓冲器电路的装置。该接收器电路可以包括判决反馈均衡器(dfe)。该数据缓冲器电路可配置成在接收到与对存储器系统的定向访问相关联的命令序列之前，响应于控制信号来初始化该接收器电路的状态。该控制信号通常指示与命令序列的开始相关联的非连续时钟的检测。该数据缓冲器电路可以生成用于确定多个时钟周期的一个或多个抽头使能信号(tap enable signal)，在该多个时钟周期期间，判决反馈均衡器(dfe)的一个或多个抽头的贡献被延迟。
5.us2015010047a1教导了一种方法，该方法包括在接收器的输入端接收输入信号并从输入信号中检索数据采样信号和误差采样信号。该方法还包括应用自适应过程，以使用数据采样信号和误差采样信号来生成反馈码而用于反馈给判决反馈均衡器模块。此外，该方法还包括将反馈码转换为对应的电压值，并将对应的电压值分配为判决反馈均衡器模块的抽头权重(tap weight)。该方法最后包括通过使用判决反馈均衡器模块将判决反馈均衡器应用于输入信号来生成边缘采样信号，其中判决反馈均衡器是基于抽头权重的。
6.前述参考文献和其他解决方案可致力于提供改进的判决反馈均衡器。然而，它们仍然有许多局限性和缺点，例如，它们没有提供解决方案来处理由判决反馈均衡器的非连续数据传输引起的错位问题。
7.图1示出了现有的四抽头判决反馈均衡器。该判决反馈均衡器可以通过将当前输入值与数据的前四个单位间隔(ui)的加权值相加来确定当前样本的值。例如，当前触发器d0值等于w0加权的前一个触发器d3值、w1加权的前一个触发器d2值、w2加权的前一个触发器d1值、w3加权的前一个触发器d0值和当前输入值相加的总和。判决反馈均衡器适用于连续数据传输。然而，当存在非连续数据传输时，可能会出现错位问题。
8.图2为非连续数据传输情形下的波形图，其中两组数据传输被两个空闲数据ui隔开。从“j”ui的判决反馈均衡器得出的实际获取值应该来自空闲数据的两个ui以及“g”和“h”ui的加权总和。然而，在空闲时间，数据选通没有触发，导致空闲数据并没有被采样，因此，现有的判决反馈均衡器会不当地取前四个数据ui的值，即“h”、“g”、“f”和“e”。因此，触发器d0-d3与i/o焊盘的实际状态之间存在错位。
9.因此，仍然需要提供一种用于处理存储器子系统中的判定反馈均衡器的非连续数据传输的装置和方法。

技术实现要素：

10.如下的本发明内容简述提供了对本发明的某些方面的基本理解。该内容简述不是本发明的广泛概述，其唯一的目的是以简化的形式呈现本发明的一些概念，作为后文中更详细描述的序言。
11.本发明的目的在于提供一种可以用于处理存储器子系统中的判决反馈均衡器的非连续数据传输的装置。
12.本发明的另一目的在于提供一种能够检测一组数据传输结束的装置。
13.本发明的又一目的在于提供一种装置，该装置可以确定在一组数据传输与随后的一组数据传输之间存在多少个空闲数据单位间隔。
14.本发明的又一目的在于提供一种能够在空闲时间期间为判决反馈均衡器的内部触发器提供旁路交错排布的装置。
15.本发明的又一目的在于提供一种用于处理存储器子系统中的判决反馈均衡器的非连续数据传输的方法。
16.因此，可以遵循本发明的教导来实现这些目的。本发明涉及一种用于处理存储器子系统中的判决反馈均衡器的非连续数据传输的装置。所述装置包括：多个传输结束检测触发器，其配置成对读取数据使能信号进行采样；标志触发器；第一逻辑电路，其配置成响应于所述传输结束检测触发器和所述标志触发器而产生加载使能信号；第二逻辑电路，其配置成响应于所述传输结束检测触发器、所述标志触发器和所述读取数据使能信号而产生加载数据；多个先进先出缓冲器，其配置成接收所述加载使能信号和所述加载数据，并根据数据选通卸载所述加载数据作为传输结束指示符；和多个旁路触发器，其配置成响应于所述传输结束指示符而产生旁路信号。此外，所述旁路信号和所述传输结束指示符判决空闲数据或触发器数据作为输出数据。此外，所述输出数据与所述判决反馈均衡器中的系数相乘。
17.本发明还涉及一种用于处理存储子系统中的判决反馈均衡器的非连续数据传输的方法。所述方法包括以下步骤：通过多个传输结束检测触发器对读取数据使能信号进行采样；由第一逻辑电路响应于所述传输结束检测触发器和标志触发器而产生加载使能信号；由第二逻辑电路响应于所述传输结束检测触发器、所述标志触发器和所述读取数据使能信号而产生加载数据；由多个先进先出缓冲器接收所述加载使能信号和所述加载数据，并根据数据选通卸载所述加载数据作为传输结束指示符；以及由多个旁路触发器响应于所述传输结束指示符而产生旁路信号。此外，所述旁路信号和所述传输结束指示符判决空闲数据或触发器数据作为输出数据。此外，所述输出数据与所述判决反馈均衡器中的系数相乘。
18.结合本文下面提供的具体实施方式并适当参照附图，本发明的前述和其他目的、特征、方面和优点将变得更容易理解。
附图说明
19.为了可以详细理解本发明的上述特征，可以通过实施例来具体描述以上简要概述的本发明，其中一些实施例在附图中示出。然而，应当注意，附图仅示出了本发明的典型实施例，因此不应视为对本发明范围的限制，本发明可允许其他的等效实施例。
20.通过参照以下附图，本发明的这些和其他特征、益处和优点将变得显而易见，相同的附图标记指代整个视图中的相同结构，其中：
21.图1示出了现有技术中的四抽头判决反馈均衡器。
22.图2为非连续数据传输情况下的波形图，其中两组数据传输被两个空闲数据ui隔开。
23.图3为根据本发明实施例在触发器d3上发生的一组数据传输结束时的波形图。
24.图4为根据本发明实施例在触发器d1上发生的一组数据传输结束时的波形图。
25.图5示出了通过存储器控制器使读取数据使能信号生效至ddr4/5物理接口达4个周期的波形图。
26.图6为图5中dfi时钟为半速率时的波形图。
27.图7示出了根据本发明实施例的两个传输结束检测触发器和标志触发器之间的逻辑。
28.图8示出了根据本发明实施例的第一逻辑电路。
29.图9示出了根据本发明实施例的第二逻辑电路。
30.图10示出了根据本发明实施例的第二先进先出缓冲器。
31.图11示出了根据本发明实施例的第一先进先出缓冲器。
32.图12示出了其中传输结束_w0[1:0]＝＝2'b11的例子的波形图。
[0033]
图13示出了其中传输结束_w1[1:0]＝＝2'b01的例子的波形图。
[0034]
图14示出了根据本发明实施例用于第二fifo缓冲器的旁路触发器电路。
[0035]
图15示出了根据本发明实施例用于第二fifo缓冲器的旁路触发器电路的波形图。
[0036]
图16示出了根据本发明实施例用于第一fifo缓冲器的旁路触发器电路。
[0037]
图17示出了根据本发明实施例用于第一fifo缓冲器的旁路触发器电路的波形图。
[0038]
图18示出了根据本发明实施例用于生成旁路信号的多个按位或运算符。
[0039]
图19示出了根据本发明实施例的判决反馈均衡器。
[0040]
图20示出了两组数据传输之间存在四个空闲数据ui的例子的波形图。
[0041]
图21示出了两组数据传输之间存在两个空闲数据ui的例子的波形图。
具体实施方式
[0042]
根据需要，在此公开了本发明的详细实施例。然而，应当理解，所公开的实施例仅仅是本发明的示例，其可以以各种形式实施。因此，本文公开的具体结构和功能细节不应解释为限制性的，而仅作为权利要求的基础。应当理解的是，附图及其详细描述并非旨在将本发明限制为所公开的特定形式，相反地，本发明将覆盖落入权利要求书所定义的本发明范围内的所有修改、等同形式和替代形式。在本技术中通篇所使用的术语中，词语“可以(may)”表示允许的意义(即意味着有可能)，而不是强制性的意义(即必须)。类似地，词语“包括(include、including、includes)”表示包括但不限于。此外，除非另有说明，否则词语“一(a、an)”表示“至少一个”，词语“复数(plurality)”表示一个或多个。在使用缩写词或技术术语的情况下，它们表示在该技术领域公认的通用含义。
[0043]
在下文中，通过各种实施方式参照附图来描述本发明，其中在附图中使用的附图标记在整个说明书中对应于相似的元件。然而，本发明可以许多不同的形式实施，并且不应
被解释为限于本文阐述的实施例。相反地，提供的实施例使得本公开变得充分且完整，并将向本领域技术人员充分传达本发明的范围。在以下的详细描述中，为所描述的实施方式的各个方面提供了数值和范围。这些数值和范围仅应被视为示例，而无意于限制权利要求的范围。另外，许多材料被认定为适合于实施的各个方面。这些材料将被视为示例性的，并且不意图限制本发明的范围。
[0044]
本发明涉及一种用于处理存储器子系统中的判决反馈均衡器的非连续数据传输的装置，包括多个传输结束检测触发器(2)、标志触发器(4)、第一逻辑电路(6)、第二逻辑电路(8)、多个先进先出缓冲器(10a和10b)以及多个旁路触发器。多个传输结束检测触发器(2)配置成对读取数据使能信号进行采样。第一逻辑电路(6)配置成响应于传输结束检测触发器(2)和标志触发器(4)而产生加载使能信号。第二逻辑电路(8)配置成响应于传输结束检测触发器(2)、标志触发器(4)和读取数据使能信号而产生加载数据。多个先进先出缓冲器(10a和10b)配置成接收加载使能信号和加载数据，并根据数据选通卸载加载数据作为传输结束指示符。多个旁路触发器配置成响应于传输结束指示符而产生旁路信号。此外，旁路信号和传输结束指示符判决空闲数据或触发器数据作为输出数据。此外，输出数据与判决反馈均衡器中的系数相乘。
[0045]
根据本发明的实施例，该装置可以应用于lpddr4/5和ddr4/5存储器子系统。
[0046]
参照附图，将对本发明进行详细的描述。
[0047]
图3为根据本发明实施例在触发器d3上发生的一组数据传输结束时的波形图。图4为根据本发明实施例在触发器d1上发生的一组数据传输结束时的波形图。如果数据选通的数量为奇数，则一组数据传输的结束可能在触发器d1上发生；如果选通的数量为偶数，则一组数据传输的结束可能在触发器d2上发生。为了检测一组数据传输的结束发生在哪个触发器上，提供了两个先进先出(fifo)缓冲器(10a和10b)。参考图10和11，命名为fifo_w1的第一fifo缓冲器(10a)用于检测在触发器d3上发生的一组数据传输的结束，而命名为fifo_w0的第二fifo缓冲器(10b)用于检测在触发器d1上发生的一组数据传输的结束。两个fifo缓冲器(10a和10b)均具有n个条目，其中n为2的幂。例如，两个fifo缓冲器(10a和10b)可以有4个条目、8个条目或16个条目。两个fifo缓冲器(10a和10b)的每个条目都有两位。
[0048]
根据本发明的实施例，ddr4/5物理接口经由ddr phy接口协议(dfi协议)连接至存储控制器。存储控制器使读取数据使能(rddata_en)信号生效至ddr4/5物理接口，以指示它想要从存储器设备接收数据。有效的rddata_en信号的周期数决定了将被触发的数据选通的周期数。图5示出了通过存储器控制器使读取数据使能信号生效至ddr4/5物理接口达4个周期的波形图，因此从存储器设备发送的数据选通有4个脉冲。本实施例中的数据选通数量是四个，为偶数。当存在crc数据或前编码/后编码时，数据选通的数量可能为奇数。图6为图5中dfi时钟为半速率时的波形图，所以用rddata_en_p0和rddata_en_p1表示rddata_en。在下文的实施例中，假设dfi时钟是dram设备时钟频率的二分之一。在其它实施例中，dfi时钟可能与dram设备时钟具有相同的频率或者dfi时钟是dram设备时钟的频率的四分之一。
[0049]
根据本发明的实施例，提供了命名为e_d0和e_d1的两个传输结束检测触发器(2)，用于从dfi接口对2位(2-bit)rddata_en信号(rddata_en_p0和rddata_en_p1)进行采样。还提供了命名为“滚动(rolling)”的标志触发器(4)，其充当1位(1-bit)标志。图7示出了两个传输结束检测触发器(2)与标志触发器(4)之间的逻辑。对于每个周期，下一次滚动的值等
于当前滚动的值加上e_d0和e_d1的值。
[0050]
根据本发明的实施例，如图8所示，提供了第一逻辑电路(6)，以响应于传输结束检测触发器(2)和标志触发器(4)而产生加载使能信号。第一逻辑电路(6)包括多个按位与运算符和多个按位或运算符。如图9所示，还提供了第二逻辑电路(8)，以响应于传输结束检测触发器(2)、标志触发器(4)和读取数据使能信号而产生加载数据。第二逻辑电路(8)也包括多个按位与运算符和多个按位或运算符。接下来，将解释第一逻辑电路(6)和第二逻辑电路(8)的运算。
[0051]
下一次“滚动”的值＝当前“滚动”的值+e_d0的值+e_d1的值。
[0052]
在第一个周期，“滚动”的值初始化为0。
[0053]
对于每个周期，如果“滚动”＝＝0，可能发生以下几种情况：
[0054]
如果e_d0＝＝1且e_d1＝＝0，或e_d0＝＝0且e_d1＝＝1，则加载使能信号对fifo_w0有效。
[0055]
如果e_d0＝＝1且e_d1＝＝1，则加载使能信号对fifo_w0和fifo_w1有效。
[0056]
如果e_d0＝＝1且e_d1＝＝0且rddata_en_p0＝＝0，则2'b01的加载数据加载到fifo_w0中。
[0057]
如果e_d0＝＝1且e_d1＝＝0且rddata_en_p0＝＝1，则2'b11的加载数据加载到fifo_w0中。
[0058]
如果e_d0＝＝1且e_d1＝＝1且rddata_en_p0＝＝0且rddata_en_p1＝＝0，则2'b01的加载数据加载到fifo_w1中。
[0059]
如果e_d0＝＝1且e_d1＝＝1且rddata_en_p0＝＝0且rddata_en_p1＝＝1，则2'b11的加载数据加载到fifo_w1中。
[0060]
在其他情况下，2'b00的加载数据被加载到两个fifo缓冲器(10a和10b)，即fifo_w0和fifo_w1中。
[0061]
对于每个周期，如果“滚动”＝＝1，可能发生以下几种情况：
[0062]
如果e_d0＝＝1且e_d1＝＝0，或e_d0＝＝0且e_d1＝＝1，则加载使能信号对fifo_w1有效。
[0063]
如果e_d0＝＝1且e_d1＝＝1，则加载使能信号对fifo_w0和fifo_w1有效。
[0064]
如果e_d0＝＝1且e_d1＝＝0且rddata_en_p0＝＝0，则2'b01的加载数据加载到fifo_w1中。
[0065]
如果e_d0＝＝1且e_d1＝＝0且rddata_en_p0＝＝1，则2'b11的加载数据加载到fifo_w1中。
[0066]
如果e_d0＝＝1且e_d1＝＝1且rddata_en_p0＝＝0且rddata_en_p1＝＝0，则2'b01的加载数据加载到fifo_w0中。
[0067]
如果e_d0＝＝1且e_d1＝＝1且rddata_en_p0＝＝0且rddata_en_p1＝＝1，则2'b11的加载数据加载到fifo_w0中。
[0068]
在其他情况下，2'b00的加载数据被加载到两个fifo缓冲器(10a和10b)，即fifo_w0和fifo_w1中。
[0069]
根据本发明的实施例，fifo缓冲器(10a和10b)指示一组数据传输的结束所发生的位置。例如，如果fifo_w0加载有2'b01或2'b11的加载数据，则一组数据传输的结束发生在
触发器d1上，这是因为命名为fifo_w0的第二fifo缓冲器(10b)用于检测在触发器d1上发生的一组数据传输的结束。如果fifo_w1加载有2'b01或2'b11的加载数据，则一组数据传输的结束发生在触发器d3上，这是因为命名为fifo_w1的第一fifo缓冲器(10a)用于检测在触发器d3上发生的一组数据传输的结束。
[0070]
根据本发明的实施例，fifo缓冲器(10a和10b)根据数据选通卸载加载数据作为传输结束指示符。这里使用的时钟是用于fifo_w0的非反相分频90度选通和用于fifo_w1的反相分频90度选通(相当于分频270度选通)。参照图12，来自fifo_w0的传输结束指示符按照分频90度选通的上升沿卸载。卸载的数据或传输结束指示符称为传输结束_w0(end_of_transfer_w0)，其为2位宽。参照图13，来自fifo_w1的传输结束指示符按照分频90度选通的下降沿卸载。卸载的数据或传输结束指示符称为传输结束_w1(end_of_transfer_w1)，其为2位宽。
[0071]
根据本发明的实施例，传输结束指示符指示一组数据传输的结束与一组相继数据传输的开始之间的空闲时间。该空闲时间包括两个、四个或更多个单位间隔，每次增加两个单位间隔。例如，如果传输结束_w0[1]的值为1，则在触发器d1捕获最后一个有效数据后，可以看到两个空闲数据ui。如果传输结束_w0[1]的值为0，则在触发器d1捕获最后一个有效数据后，可以看到四个或更多的空闲ui。类似地，如果传输结束_w1[1]的值为1，则在触发器d3捕获最后一个有效数据后，可以看到两个空闲ui。如果传输结束_w1[1]的值为0，则在触发器d3捕获最后一个有效数据后，可以看到四个或更多个空闲ui。图12示出了其中传输结束_w0[1:0]＝＝2'b11的例子的波形图，在第一组数据传输后可以看到两个空闲时间ul。图13示出了其中传输结束_w0[1:0]＝＝2'b01的例子的波形图，在第一组数据传输后可以看到四个或更多个空闲时间ui。
[0072]
图14示出了用于第二fifo缓冲器(10b)fifo_w0的旁路触发器电路。该旁路触发器电路包括四个旁路触发器，分别是旁路_w0[2]、旁路_w0[3]、旁路_w0[0]和旁路_w0[1]。传输结束指示符(即传输结束_w0[0])可用于触发四个旁路触发器(旁路_w0[3:0])的逻辑。例如，旁路_w0[2]通过传输结束_w0[0]计时，并且其值设置为1。然后，在分频0度选通(或其等效分频180度选通)的下一个下降沿重置为0。此外，旁路_w0[3]、旁路_w0[0]和旁路_w0[1]在旁路_w0[2]的上升沿设置为1。旁路_w0[3]随后在分频90度选通(或其等效分频270度选通)的下一个下降沿重置为0。旁路_w0[0]随后在分频0度选通的下一个上升沿重置为0，而旁路_w0[1]随后在分频90度选通的下降沿重置为0。
[0073]
图15示出了根据本发明实施例的旁路_w0[3:0]的波形图，它们在传输结束_w0[0]有效时被异步设置，然后，以前述段落讨论的方式将它们重置为0。
[0074]
图16示出了用于第一fifo缓冲器(10a)fifo_w1的旁路触发器电路。该旁路触发器电路包括四个旁路触发器，分别是旁路_w1[2]、旁路_w1[3]、旁路_w1[0]和旁路_w1[1]。传输结束_w1[0]可用于触发四个旁路触发器旁路_w1[3:0]的逻辑。例如，旁路_w1[0]由传输结束_w1[0]计时，并且其值设置为1，然后在下一个分频0度选通的上升沿重置为0。此外，旁路_w1[1]、旁路_w1[2]和旁路_w1[3]在旁路_w1[0]的上升沿被设置为1。旁路_w1[1]随后在分频90度选通的下一个上升沿重置为0。旁路_w0[2]随后在分频0度选通的下一个下降沿(或等效的分频180度选通上升沿)重置为0。旁路_w0[3]随后在90度分频选通的下降沿(或其等效的分频270度分频选通的上升沿)重置为0。
[0075]
图17示出了旁路_w1[3:0]的波形图，它们在传输结束_w1[0]有效时被异步设置，然后，以前述段落讨论的方式将它们重置为0。
[0076]
根据本发明的实施例，如图18所示，旁路_w0[3:0]和旁路_w1[3:0]可以通过按位或运算符进行组合，以生成一组新的旁路信号旁路[3:0]。
[0077]
图19示出了根据本发明实施例的判决反馈均衡器。该判决反馈均衡器包括多个多路复用器。每个多路复用器可以基于旁路[3:0]、传输结束_w0[1]和传输结束_w1[1]的输入，来选择合适的空闲数据或触发器数据作为与各个系数相乘的输出数据。多路复用器的操作的逻辑描述如下。
[0078]
对于触发器d0：
[0079]
a、如果旁路[0]和传输结束_w1[1]都有效，则选择触发器d2数据；如果仅旁路[0]有效，则选择空闲数据，否则选择触发器d0的先前数据。选择的结果乘以系数w3。
[0080]
b、如果旁路[1]和传输结束_w1[1]都有效，则选择触发器d3数据；如果仅旁路[1]有效，则选择空闲数据，否则选择触发器d1数据。选择的结果乘以系数w2。
[0081]
c、如果旁路[2]无效，则选择触发器d2数据；如果旁路[2]有效，则选择空闲数据与系数w1相乘。
[0082]
d、如果旁路[3]无效，则选择触发器d3数据；如果旁路[3]有效，则选择空闲数据与系数w0相乘。
[0083]
对于触发器d1：
[0084]
a、如果旁路[1]和传输结束_w1[1]都有效，则选择触发器d3数据；如果仅旁路[1]有效，则选择空闲数据，否则选择触发器d1数据。选择的结果乘以系数w3。
[0085]
b、如果旁路[2]无效，则选择触发器d2数据；如果旁路[2]有效，则选择空闲数据与系数w2相乘。
[0086]
c、如果旁路[3]无效，则选择触发器d3数据。如果旁路[3]有效，则选择空闲数据与系数w1相乘。
[0087]
d、如果旁路[0]无效，则选择触发器d3数据；如果旁路[0]有效，则选择空闲数据与系数w0相乘。
[0088]
对于触发器d2：
[0089]
a、如果旁路[2]和传输结束_w0[1]都有效，则选择触发器d0数据；如果仅旁路[2]有效，则选择空闲数据，否则选择触发器d2的先前数据。选择的结果乘以系数w3。
[0090]
b、如果旁路[3]和传输结束_w0[1]都有效，则选择触发器d1数据；如果仅旁路[3]有效，则选择空闲数据；否则选择触发器d3数据。选择的结果乘以系数w2。
[0091]
c、如果旁路[0]无效，则选择触发器d0数据；如果旁路[0]有效，则选择空闲数据与系数w1相乘。
[0092]
d、如果旁路[1]无效，则选择触发器d1数据；如果旁路[1]有效，则选择空闲数据与系数w0相乘。
[0093]
对于触发器d3：
[0094]
a、如果旁路[3]和传输结束_w0[1]都有效，则选择触发器d1数据。如果仅旁路[1]有效，则选择空闲数据。否则，选择触发器d3数据。选择的结果乘以系数w3。
[0095]
b、如果旁路[0]无效，则选择触发器d0数据。如果旁路[0]有效，则选择空闲数据与
系数w2相乘。
[0096]
c、如果旁路[1]无效，则选择触发器d1数据。如果旁路[3]有效，则选择空闲数据与系数w1相乘。
[0097]
d、如果旁路[2]无效，则选择触发器d2数据。如果旁路[0]有效，则选择空闲数据与系数w0相乘。
[0098]
本发明还涉及一种用于处理存储子系统中的判决反馈均衡器非连续数据传输的方法，该方法包括如下步骤：通过多个传输结束检测触发器(2)对读取数据使能信号进行采样；由第一逻辑电路(6)响应于传输结束检测触发器(2)和标志触发器(4)而产生加载使能信号；由第二逻辑电路(8)响应于传输结束检测触发器(2)、标志触发器(4)和读取数据使能信号而产生加载数据；由多个先进先出缓冲器(10a和10b)接收加载使能信号和加载数据，并根据数据选通卸载加载数据作为传输结束指示符；以及由多个旁路触发器响应于传输结束指示符产生旁路信号。此外，旁路信号和传输结束指示符判决空闲数据或触发器数据作为输出数据。此外，输出数据与判决反馈均衡器中的系数相乘。
[0099]
下文将通过实例对本发明进行更详细的说明，从这些实例可以更容易理解本发明的优点并将其付诸实践。然而，应当理解的是，以下实例无意以任何方式限制本发明的范围。
[0100]
实例
[0101]
在第一个实例中，两组数据传输之间有四个空闲ui。第一组数据传输的结束发生在d1触发器上。因此，传输结束_w0[1:0]为2'b01。空闲数据值假设为1。参照图20，本实例的操作描述如下：
[0102]
a)在时间点11，在第一次数据传输的ui
‘
k’存在最后一个数据块，在分频90度选通的上升沿将其采样到触发器d1。
[0103]
b)在时间点11，传输结束_w0[0]也有效，而导致旁路_w0[3:0]有效。
[0104]
c)从时间点12到15，有四个空闲数据ui。
[0105]
d)在时间点16，分频0度选通的下降沿将下一个有效数据“l”采样到触发器d2中。触发器d2的判决反馈均衡器评估前面讨论的逻辑，其中：
[0106]
i、仅旁路[2]有效(传输结束_w0[1]无效)，选择空闲数据与系数w3相乘。
[0107]
ii、仅旁路[3]有效(传输结束_w0[1]无效)，选择空闲数据与系数w2相乘。
[0108]
iii、选择空闲数据与系数w1相乘，因为旁路[0]有效。
[0109]
iv、选择空闲数据与系数w0相乘，因为旁路[1]有效。
[0110]
e)在时间点17，旁路[2]无效。分频90度选通的下降沿将有效数据“m”采样到触发器d3中。触发器d3的判决反馈均衡器评估前面讨论的逻辑，其中：
[0111]
i、仅旁路[3]有效(传输结束_w0[1]无效)，选择空闲数据与系数w3相乘。
[0112]
ii、选择空闲数据与系数w2相乘，因为旁路[1]有效。
[0113]
iii、选择空闲数据与系数w1相乘，因为旁路[1]有效。
[0114]
iv、旁路[2]无效，因此选择触发器d2数据与系数w0相乘。
[0115]
f)在时间点18，旁路[3]无效。分频0度选通的上升沿将有效数据“n”采样到触发器d0中。触发器d0的判决反馈均衡器评估前面讨论的逻辑，其中：
[0116]
i、旁路[0]仍然有效，因此选择空闲数据与系数w3相乘。
[0117]
ii、旁路[1]仍然有效，因此选择空闲数据与系数w2相乘。
[0118]
iii、选择触发器d2数据与系数w1相乘，因为旁路[2]不再有效。
[0119]
iv、选择触发器d3数据与系数w0相乘，因为旁路[3]不再有效。
[0120]
g)在时间点19，旁路[0]无效。分频90度选通的上升沿将有效数据“p”采样到触发器d1中。触发器d1的判决反馈均衡器评估前面描述的逻辑，其中：
[0121]
i、旁路[1]仍然有效，因此选择空闲数据与系数w3相乘。
[0122]
ii、选择触发器d2数据与系数w2相乘，因为旁路[2]不再有效。
[0123]
iii、选择触发器d3数据与系数w1相乘，因为旁路[3]不再有效。
[0124]
iv、选择触发器d0数据与系数w0相乘，因为旁路[0]不再有效。
[0125]
在第二个实例中，两组数据传输之间有两个空闲ui。第一次数据传输的结束发生在d3触发器上。因此，传输结束_w1[1:0]为2'b11。空闲数据值假设为1。参照图21，本实例的操作描述如下：
[0126]
a)在时间点9，存在最后一个数据块“h”，在分频90度选通的下降沿将其采样到触发器d3中。
[0127]
b)从时间点10到时间11，有两个空闲ui。
[0128]
c)在时间点12，分频0度选通的上升沿将下一个有效数据“j”采样到触发器d0中。触发器d0的判决反馈均衡器评估前面描述的逻辑，其中：
[0129]
i、旁路[0]和传输结束_w1[1]都有效，然后选择触发器d2数据与系数w3相乘。
[0130]
ii、旁路[1]和传输结束_w1[1]都有效，然后选择触发器d3数据与系数w2相乘。
[0131]
iii、选择空闲数据与系数w1相乘，因为旁路[2]有效。
[0132]
iv、选择空闲数据与系数w0相乘，因为旁路[3]有效。
[0133]
d)在时间点13，旁路[0]无效，分频90度选通的上升沿对触发器d1处的有效数据进行采样。触发器d1的判决反馈均衡器评估前面描述的逻辑，其中：
[0134]
i、旁路[1]和传输结束_w1[1]都有效，然后选择触发器d3数据与系数w3相乘。
[0135]
ii、选择空闲数据与系数w2相乘，因为旁路[2]有效。
[0136]
iii、选择空闲数据与系数w1相乘，因为旁路[3]有效。
[0137]
iv、旁路[0]无效，因此选择触发器d0数据与系数w0相乘。
[0138]
e)在时间点14，旁路[1]无效。分频0度选通的下降沿对触发器d2处的有效数据进行采样。触发器d2的判决反馈均衡器评估前面描述的逻辑，其中：
[0139]
i、旁路[2]仍然有效，因此选择空闲数据与系数w3相乘。
[0140]
ii、旁路[3]仍然有效，因此选择空闲数据与系数w2相乘。
[0141]
iii、选择触发器d0数据与系数w1相乘，因为旁路[0]不再有效。
[0142]
iv、选择触发器d1数据与系数w0相乘，因为旁路[1]不再有效。
[0143]
f)在时间点15，旁路[2]无效。分频90度选通的下降沿对触发器d3处的有效数据进行采样。触发器d3的判决反馈均衡器评估前面描述的逻辑，其中：
[0144]
i、旁路[3]仍然有效，因此选择空闲数据与系数w3相乘。
[0145]
ii、选择触发器d0数据与系数w2相乘，因为旁路[0]不再有效。
[0146]
iii、选择触发器d1数据与系数w1相乘，因为旁路[1]不再有效。
[0147]
iv、选择触发器d2数据与系数w0相乘，因为旁路[2]不再有效。
[0148]
上述装置克服了现有方案的问题和不足。例如，本发明的装置利用fifo缓冲器(10a和10b)来确定前一组传输何时结束以及在后续一组传输开始之前存在多少空闲数据ui。此外，本发明的装置利用旁路逻辑为判决反馈均衡器提供交错空闲数据旁路，以恰当处理非连续数据流。
[0149]
通过说明书和附图，对本领域技术人员而言，对这些实施例的各种修改均是显而易见的。与本文描述的各种实施例相关联的原理可以应用于其他实施例。因此，对发明的描述无意限于与附图一起示出的实施例，而是提供与本文公开或建议的原理以及新颖性和发明性特征相一致的最广泛范围。因此，凡依照本发明作出的替代方案、修改和变化均落入本发明和所附权利要求书的范围内。
[0150]
在本发明的所附权利要求和先前描述中，除非上下文由于表达语言或必要含义的需要，否则词语“包括”(comprise)或“包括”的变体(comprises、comprising)均以包括性含义使用。即，在本发明的各个实施例中，指定所陈述的特征的存在但不排除其他特征的存在或增加。

技术特征：

1.一种用于处理存储器子系统中的判决反馈均衡器的非连续数据传输的装置，其特征在于，所述装置包括：多个传输结束检测触发器(2)，其配置成对读取数据使能信号进行采样；标志触发器(4)；第一逻辑电路(6)，其配置成响应于所述传输结束检测触发器(2)和所述标志触发器(4)而产生加载使能信号；第二逻辑电路(8)，其配置成响应于所述传输结束检测触发器(2)、所述标志触发器(4)和所述读取数据使能信号而产生加载数据；多个先进先出缓冲器(10a，10b)，其配置成接收所述加载使能信号和所述加载数据，并根据数据选通卸载所述加载数据作为传输结束指示符；以及多个旁路触发器，其配置成响应于所述传输结束指示符而产生旁路信号；其中，所述旁路信号和所述传输结束指示符判决空闲数据或触发器数据作为输出数据；其中，所述输出数据与所述判决反馈均衡器中的系数相乘。2.根据权利要求1所述的装置，其特征在于，所述第一逻辑电路(6)包括多个按位与运算符和多个按位或运算符。3.根据权利要求1所述的装置，其特征在于，所述第二逻辑电路(8)包括多个按位与运算符和多个按位或运算符。4.根据权利要求1所述的装置，其特征在于，所述装置还包括多个多路复用器，其配置成基于所述旁路信号和所述传输结束指示符来选择所述空闲数据或所述触发器数据。5.根据权利要求1所述的装置，其特征在于，所述装置还包括多个按位或运算符以产生所述旁路信号。6.一种用于处理存储子系统中的判决反馈均衡器的非连续数据传输的方法，其特征在于，所述方法包括以下步骤：通过多个传输结束检测触发器(2)对读取数据使能信号进行采样；由第一逻辑电路(6)响应于所述传输结束检测触发器(2)和标志触发器(4)而产生加载使能信号；由第二逻辑电路(8)响应于所述传输结束检测触发器(2)、所述标志触发器(4)和所述读取数据使能信号而产生加载数据；由多个先进先出缓冲器(10)接收所述加载使能信号和所述加载数据，并根据数据选通卸载所述加载数据作为传输结束指示符；以及由多个旁路触发器响应于所述传输结束指示符而产生旁路信号；其中，所述旁路信号和所述传输结束指示符判决空闲数据或触发器数据作为输出数据；其中，所述输出数据与所述判决反馈均衡器中的系数相乘。

技术总结

本发明涉及一种用于处理存储器子系统中的判决反馈均衡器的非连续数据传输的装置和方法。该装置包括：多个传输结束检测触发器，配置成对读取数据使能信号进行采样；标志触发器；第一逻辑电路，配置成响应于传输结束检测触发器和标志触发器而产生加载使能信号；第二逻辑电路，配置成响应于传输结束检测触发器、标志触发器和读取数据使能信号而产生加载数据；多个先进先出缓冲器，配置成接收加载使能信号和加载数据并根据数据选通卸载加载数据作为传输结束指示符；以及多个旁路触发器，配置成响应于传输结束指示符而产生旁路信号。此外，旁路信号和传输结束指示符判决空闲数据或触发器数据作为输出数据。此外，输出数据与判决反馈均衡器中的系数相乘。决反馈均衡器中的系数相乘。决反馈均衡器中的系数相乘。