发表时间：2008-12-17T16:15:21.420Z 来源：《中小企业管理与科技》供稿作者：丁嘉[导读] 摘要：文章应用美国Altera公司CPLD芯片，完成一个小型CPLD硬件平台设计，该平台可用于对中小规模自动控制系统的电路逻辑测试，也可以用于产品设计和实验等场合。关键词：逻辑测试 CPLD 抗干扰设计摘要：文章应用美国Altera公司CPLD芯片，完成一个小型CPLD硬件平台设计，该平台可用于对中小规模自动控制系统的电路逻辑测试，也可以用于产品设计和实验等场合。 关键词：逻辑测试 CPLD 抗干扰设计
宏嘉焊锡
0 引言
电子元器件封装钻井泥浆泵数字集成电路已经发展到超大规模集成电路(VLSI, Very Large Scale Integration)和专用集成电路（ASIC， Application Specific Integrated Circuit）阶段。在日常研发活动中，电子工程师们更愿意自己设计专用集成电路芯片以节约研发时间，应用最广泛的芯片当属现场可编程门阵列(FPGA， Field Programmable Gate Array)和复杂可编程逻辑器件(CPLD)。CPLD主要是由可编程逻辑宏单元（LMC，Logic Macro Cell）围绕中心的可编程互连矩阵单元组成，其中LMC逻辑结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成预定功能。在现有产品中，中小系统自动控制电路往往以中小规模集成电路、单片机为主，在对这些电路进行改进和逻辑测试过程中往往需要其
他测试平台配合。本文提出的CPLD硬件平台该平台可用于对中小规模自动控制系统的电路逻辑测试，也
可以用于产品设计和实验等场合。
1 系统方案
CPLD硬件平台是一种通用开发系统，一般包括核心组件和外围附件两大部分，是一种软硬件结合的产品。通过计算机、编译器等设备向硬件系统写入不同的程序可以产生不同的逻辑功能，以适应不同的用途。本次设计的硬件平台主要由CPLD主模块、电源模块、时钟/显示/键盘模块、扩展模块及必要的外围电路组成。系统原理框图如图1所示。该硬件平台在设计中大量采用了当今流行的表面封装(SMT)元件，具有体积小，功耗低，抗干扰性能好的优点。同时，还预留了足够的扩展接口，有利于二次开发。 图1 CPLD硬件平台原理框图
2 电路设计
2.1 单元模块电路设计①CPLD主模块。CPLD主模块主要包括核心芯片、JTAG编程端口等。主芯片选用美国Altera公司MAX7000系列中的EPM7128SLC84-15芯片，该芯片拥有128个LMC单元，集成了2
喷砂工艺500个与非门电路，内部最高工作频率达到147.1MHz，84脚PLCC封装，可以提供64个I/O口。JTAG编程端口采用标准的5×2的排针接口。②电源模块。硬件平台的电源模块包括
3.3V和5V两种基准电压产生，根据EPM7128SLC84-15器件说明书要求，5V电压精度需要控制在±5%以内，输入电压为9V。本设计中采用两片LM317S组成的线性电源实现方案。③时钟模块。硬件平台的时钟模块主要提供全局时钟，故实际的时钟选择范围推荐在32K-50MHz之间，此系统选用24MHz 无源晶振作为全局时钟。时钟与主模块全局时钟输入端相连时需要设置上拉电阻，以保证系统的可靠性。④扩展模块。硬件平台扩展模块包括3个40脚双排连接器，1个20脚双排连接器。以上连接器分别与主模块64个I/O口相连(多余连接器空置)，可以用来外接液晶显示屏(LCD)、RS485接口等多种附加装置。在本次设计中，主要扩展了RS232C接口以及一套8位单片机系统。
2.2 系统抗干扰设计在系统设计中，为了少走弯路和节省时间，在设计过程中应充分考虑并满足抗干扰性要求，避免在设计完成后再进行抗干扰补救措施。抗干扰的基本原则是：抑制干扰源，切断干扰途径，提高敏感器件的抗干扰特性。为增加系统的抗干扰能力，保证系统正常运行，在PCB设计中采取以下措施：①优化时钟模块的抗干扰性能。晶振应尽量靠近CPLD器件；外壳接地；晶体下方避免走线；用地线将时钟圈起；时钟线尽量短等。②减少信号传输中的畸变。CMOS器件往往输入阻抗高，噪声高，故其抗干扰能力较好。在实际设计中，一般使用大面积地来减少信号的畸变；过孔数量也尽量少，控制在2个以下；元件的引脚尽量短。③减少信号线间的交叉干扰。I/O口尽量靠近电路板
多任务手势边沿；对进入电路板的信号加以滤波；闲置不用的I/O口不要悬空；关键线段尽量粗；走线采用135度折角等。④减少来自电源的噪声。电源在向系统提供能源的同时也容易将外界噪声带入到电路系统。在布线中，电源、地线要尽量粗，尽量避免信号在板面上产生电流环路。⑤设计去耦电容。每个集成电路都并接一个0.1uF高频电容和一个47uF电解电容用于去除耦合，提高系统工作的稳定性。
2.3 系统设计图系统3D仿真效果图如图2所示。
图2 系统3D效果图
3 小结
该系统以EPM7128SLC84-15 CPLD芯片为核心，依照高速数字电路设计思想，采用由上到下的层次设计法，相继完成了CPLD主模块、电源模块等多个功能模块设计。经实物测试，可以用于中小逻辑电路测试、数字逻辑电路设计实验等多种工作，具有良好的扩展性能。随着新型CPLD芯片不断推出，这类CPLD硬件平台还将获得更大的发展空间。参考文献:
智能召唤[1]霍华德.约翰逊.高速数字设计[M].电子工业出版社.2004.
[2]康兵主编.Protel DXP 2004应用与实例[M].国防工业出版社.2005.
[3]清源科技.Protel 2004电路原理图及PCB设计[M].机械工业出版社.2005.
[4]黄书伟.印制电路板的可靠性设计[M].国防工业出版社.2004.
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