集成电路装置和制造集成电路装置的方法与流程

1.本揭示内容是关于集成电路装置和其制造方法，特别是在具有堆叠的多个晶体管的集成电路装置中的电源轨和信号排列。

背景技术：

2.集成电路(integrated circuit,ic)通常包括根据一或多个集成电路布局图所制造的多个集成电路装置。集成电路装置有时候包括互补式场效晶体管(complementary field effect transistor，cfet)装置。互补式场效晶体管装置在堆叠的配置中通常具有一较上的场效晶体管其覆盖一较下的场效晶体管。在互补式场效晶体管装置中的此较上的场效晶体管和此较下的场效晶体管都位在高于在背侧导电层中的多个导线，但低于在前侧导电层中的多个导线。

技术实现要素：

3.本示内容的一些实施方式提供了一种集成电路装置，包含：第一类型主动区域半导体结构、第一栅极导体、第二类型主动区域半导体结构、第二栅极导体、前侧导电层、背侧导电层、前侧电源轨、背侧电源轨、前侧信号线、背侧信号线、第一源极导电段、第二源极导电段、以及漏极导电段。第一类型主动区域半导体结构在第一方向延伸。第一栅极导体在垂直于第一方向的第二方向延伸，在第一类型晶体管的通道区域处与第一类型主动区域半导体结构相交。第二类型主动区域半导体结构在第一方向延伸，与第一类型主动区域半导体结构堆叠，并且沿着垂直于第一方向和第二方向二者的第三方向从第一类型主动区域半导体结构偏移。第二栅极导体在第二方向延伸，在第二类型晶体管的通道区域处与第二类型主动区域半导体结构相交。前侧导电层朝向第三方向，位在高于第一类型主动区域半导体结构和第二类型主动区域半导体结构。背侧导电层，朝向第三方向，位在低于第一类型主动区域半导体结构和第二类型主动区域半导体结构。前侧电源轨在前侧导电层中，在第一方向延伸，前侧电源轨配置为保持第一供应电压。背侧电源轨在背侧导电层中，在第一方向延伸，背侧电源轨配置为保持第二供应电压。前侧信号线在前侧导电层中，在第一方向延伸。背侧信号线在背侧导电层中，在第一方向延伸。第一源极导电段在第二方向延伸，在第一类型晶体管的源极区域处与第一类型主动区域半导体结构相交，并且通过第一导孔连接器而导电性地连接到前侧电源轨。第二源极导电段在第二方向延伸，在第二类型晶体管的源极区域处与第二类型主动区域半导体结构相交，并且通过第二导孔连接器而导电性地连接到背侧电源轨。漏极导电段在第二方向延伸，与第一类型主动区域半导体结构和第二类型主动区域半导体结构中的一者或二者相交，并且通过第三导孔连接器而导电性地连接到前侧信号线或背侧信号线。
4.本揭示内容的另一些实施方式提供了一种集成电路装置，包含：第一类型主动区域半导体结构、第二类型主动区域半导体结构、前侧导电层、背侧导电层、多个栅极导体、多个导电段、前侧信号线、背侧信号线、前侧电源轨、以及背侧电源轨。第一类型主动区域半导
体结构在第一方向延伸。第二类型主动区域半导体结构在第一方向延伸，与第一类型主动区域半导体结构堆叠。前侧导电层高于第一类型主动区域半导体结构和第二类型主动区域半导体结构。背侧导电层低于第一类型主动区域半导体结构和第二类型主动区域半导体结构。多个栅极导体在垂直于第一方向的第二方向延伸，这些栅极导体中的各者与第一类型主动区域半导体结构和第二类型主动区域半导体结构中的一者或二者相交，同时形成至少一个晶体管的栅极端子。多个导电段在第二方向延伸，这些导电段中的各者与第一类型主动区域半导体结构和第二类型主动区域半导体结构中的一者或二者相交，同时形成至少一个晶体管的源极端子或漏极端子，并且其中多个导电段包括第一导电段、第二导电段、第三导电段其与第一类型主动区域半导体结构相交，和第四导电段其与第二类型主动区域半导体结构相交。前侧信号线在前侧导电层中，在第一方向延伸，并且前侧信号线配置为将在第一导电段处的第一电压变化传输到一或多个这些栅极导体或传输到一或多个这些导电段。背侧信号线在背侧导电层中，在第一方向延伸，并且背侧信号线配置为将在第二导电段处的第二电压变化传输到一或多个这些栅极导体或传输到一或多个这些导电段。前侧电源轨在前侧导电层中，在第一方向延伸，前侧电源轨配置为保持第一供应电压，并且通过第一导孔连接器而导电性地连接到第三导电段。背侧电源轨在背侧导电层中，在第一方向延伸，背侧电源轨配置为保持第二供应电压，并且通过第二导孔连接器而导电性地连接到第四导电段。
5.本揭示内容的又另一些实施方式提供了一种制造集成电路装置的方法，包含：在基板上制造在第一方向延伸的第一类型主动区域半导体结构；制造第一栅极导体其在第一第一类型晶体管的通道区域处与第一类型主动区域半导体结构相交；制造第一源极导电段其在第一源极区域与第一类型主动区域半导体结构相交；沉积介电材料层其至少覆盖第一类型主动区域半导体结构；在介电材料层顶部上制造在第一方向延伸的第二类型主动区域半导体结构，其中第二类型主动区域半导体结构与第一类型主动区域半导体结构堆叠；制造第二栅极导体其在第一第二类型晶体管的通道区域处与第二类型主动区域半导体结构相交；制造第二源极导电段其在第二源极区域处与第二类型主动区域半导体结构相交；沉积第一绝缘材料其覆盖第二栅极导体和第二源极导电段；在第一绝缘材料上方沉积前侧金属层，并且图案化前侧金属层，以形成在第一方向延伸的前侧电源轨和在第一方向延伸的前侧信号线，其中前侧电源轨通过第一导孔连接器而导电性地连接到第二源极导电段，并且其中前侧信号线通过前侧栅极导孔连接器而导电性地连接到第二栅极导体；以及在基板的背侧上形成背侧金属层，并且图案化背侧金属层，以形成在第一方向延伸的背侧电源轨和在第一方向延伸的背侧信号线，其中背侧电源轨通过第二导孔连接器而导电性地连接到第一源极导电段。
附图说明
6.本揭示内容的多个态样可由以下的详细描述并且与所附附图一起阅读，得到最佳的理解。注意的是，根据产业界的标准惯例，各个特征并未按比例绘制。事实上，为了讨论的清楚性起见，各个特征的尺寸可任意地增加或减小。
7.图1a是根据一些实施方式的反相器电路的图，反相器电路在前侧导电层和背侧导电层中都具有多个电源轨和多个信号线；
8.图1b是根据一些实施方式的在图1a中所描绘的反相器电路的布局图；
9.图1c是根据一些实施方式的图1a的反相器电路的多个截面视图；
10.图1d是根据一些实施方式的图1a的反相器电路的截面视图；
11.图2a是根据一些实施方式的在图1a中的反相器电路的修改；
12.图2b是根据一些实施方式的在图2a中的反相器电路的多个布局图；
13.图2c是根据一些实施方式的在图2a中的反相器电路的多个截面视图；
14.图3a是根据一些实施方式的在图1a中的反相器电路的另一种修改；
15.图3b是根据一些实施方式的在图3a中的反相器电路的多个布局图；
16.图3c是根据一些实施方式的在图3a中的反相器电路的多个截面视图；
17.图4a是根据一些实施方式的在图3a中的反相器电路的修改；
18.图4b是根据一些实施方式的在图4a中的反相器电路的多个布局图；
19.图4c是根据一些实施方式的在图4a中的反相器电路的多个截面视图；
20.图5a是根据一些实施方式的在图4a中的反相器电路的修改；
21.图5b是根据一些实施方式的在图5a中的反相器电路的多个布局图；
22.图5c是根据一些实施方式的在图5a中的反相器电路的多个截面视图；
23.图5d是根据一些实施方式的在图5a中的反相器电路的截面视图；
24.图6a是根据一些实施方式的在图5a中的反相器电路的修改；
25.图6b是根据一些实施方式的在图6a中的反相器电路的多个布局图；
26.图6c是根据一些实施方式在图6a中的反相器电路的截面视图；
27.图7a至图7b是根据一些实施方式的反相器电路和子电路(sub-circuit)的多个电路图；
28.图8a是根据一些实施方式的利用互补式场效晶体管所实施的在图7b中的子电路的图；
29.图8b是根据一些实施方式的在图8a中的子电路的多个布局图；
30.图8c是根据一些实施方式的在图8a中的子电路的截面视图；
31.图9a是根据一些实施方式的aoi(and-or-inventer,与或反相器)逻辑电路的多个布局图；
32.图9b是根据一些实施方式的在图9a中的aoi逻辑电路的电路图；
33.图9c是根据一些实施方式的根据在图9a的布局图中多个晶体管的位置的晶体管列表；
34.图10a是根据一些实施方式的扫描d型正反器(scan d flip-flop，sdf)电路的多个布局图；
35.图10b是根据一些实施方式的由在图10a中的多个布局图所指定的扫描d型正反器电路的电路图；
36.图10c是根据一些实施方式的根据在图10a中的多个布局图中的多个晶体管的位置的晶体管列表；
37.图11a是根据一些实施方式在图10b中的扫描d型正反器电路的等效电路图；
38.图11b是根据一些实施方式的以多个功能块来表示的扫描d型正反器电路的电路图；
39.图12a和图12b是根据一些实施方式对应地是一多单元电路的布局图的较上部分和较下部分；
40.图13是根据一些实施方式的电路单元的多个布局图，电路单元具有多个标记的尺寸；
41.图14是根据一些实施方式的产生集成电路(ic)布局图的方法的流程图；
42.图15是根据一些实施方式的制造具有互补式场效晶体管装置的集成电路(ic)的方法1500的流程图；
43.图16是根据一些实施方式的电子设计自动化(electronic design automation,eda)系统的框图；
44.图17是根据一些实施方式的集成电路(ic)制造系统和与其相关联的集成电路制造流程的框图。
45.【符号说明】
46.100:反相器电路(反相器)
47.110:虚拟栅极条带图案
48.1110:双输入乘法器
49.1111:第一输入
50.1112:第二输入
51.1119:输出
52.1120:主锁存器
53.1122:反相器
54.1124:钟控的反相器
55.1130:传输栅极
56.1140:从锁存器
57.1142:反相器
58.1144:钟控的反相器
59.1150:反相器
60.1170:反相器
61.1180:反相器
62.1190:反相器
63.1200:多单元电路
64.120b:背侧信号线
65.120b(1)、120b(2)、120b(3):背侧信号线
66.120f:前侧信号线
67.120f(1)、120f(2)、120f(3):前侧信号线
68.1251n:第一边缘
69.1251p:第一边缘
70.1259n:第二边缘
71.1259p:第二边缘
72.1290ab:共用单元边界
73.1290bc:共用单元边界
74.132n、132p、134n、134p:导电段
75.136n:导电段
76.138p:导电段
77.1400:方法
78.1402、1404、1406、1408、1410、1412:操作
79.140b:背侧信号线
80.140b(1)、140b(2)、140b(3):背侧信号线
81.140f:前侧信号线
82.140f(1)、140f(2)、140f(3):前侧信号线
83.150:栅极导体
84.1500:方法
85.1510、1512、1514、1520、1530、1532、1534、1540、1550、1555、1560、1570、1575:操作
86.150n:栅极导体
87.150p:栅极导体
88.1600:系统
89.1602:处理器
90.1604:储存介质
91.1606:指令
92.1607:标准单元的库
93.1608:总线
94.1609:布局图
95.1610:输入/输出接口
96.1612:网络接口
97.1614:网络
98.1642:使用者界面
99.160b:背侧信号线
100.160f:前侧信号线
101.1700:系统
102.1720:设计公司
103.1722:设计布局图
104.1730:遮罩公司
105.1732:数据准备
106.1744:遮罩制造
107.1745:遮罩
108.1750:集成电路制造厂
109.1752:制造工具
110.1753:半导体晶圆
111.1760:集成电路装置
112.200:反相器电路
113.300:反相器电路
114.30b:背侧电源轨
115.30b(1)、30b(2)、30b(3):背侧电源轨
116.30f:前侧电源轨
117.30f(1)、30f(2)、30f(3):前侧电源轨
118.32b:背侧电源轨
119.32f:前侧电源轨
120.34b:背侧电源轨
121.34f:前侧电源轨
122.400:反相器电路
123.500:反相器电路
124.50n:n型主动区域半导体结构
125.50n(1)、50n(2)、50n(3):n型主动区域半导体结构
126.50p:p型主动区域半导体结构
127.50p(1)、50p(2)、50p(3):p型主动区域半导体结构
128.52n:n型主动区域半导体结构
129.52p:p型主动区域半导体结构
130.54n:n型主动区域半导体结构
131.54p:p型主动区域半导体结构
132.600:反相器电路
133.800:子电路
134.815:栅极堆叠绝缘体
135.885:特殊符号
136.900:aoi逻辑电路
137.920f:前侧信号线
138.922b:背侧信号线
139.924b:背侧信号线
140.932n、932p、934n、934p、935n、935p、936n、936p、938n、938p:导电段
141.942b:背侧信号线
142.942f:前侧信号线
143.944b:背侧信号线
144.944f:前侧信号线
145.b22、b24、b26、b42、b44、b46、b62、b64、b66、b82、b84、b86:背侧信号线
146.c30n、c30p、c31n、c31p、c32n、c32p、c33n、c33p、c34n、c34p、c35n、c35p、c36n、c36p、c37n、c37p、c38n、c38p、c39n、c39p、c70n、c70p、c71n、c71p、c72n、c72p、c73n、c73p、c74n、c74p、c75n、c75p、c76n、c76p、c77n、c77p、c78n、c78p、c79n、c79p:导电段
147.cell a:单元a
148.cell b:单元b
149.cell c:单元c
150.ckb:时钟信号
151.ckbb:时钟信号
152.cp:时钟信号
153.cpode:在氧化物定义边缘上的连续多晶硅
154.d:数据信号
155.f22、f24、f26、f28、f42、f44、f62、f64、f66、f68、f82、f86:前侧信号线
156.ga1、ga2、gb1、gb2:栅极导体
157.gckb_0、gcp、gd、gml_ax、gml_b、gnckb、gnckbb、gpckb、gpckbb、gqb、gse、gseb、gsi、gsl_a、gsl_bx:栅极导体
158.in:输入逻辑信号
159.in_a:输入逻辑信号
160.in_b:输入逻辑信号
161.m1_1、m1_2:导电性布线线路
162.n1_1、n1_2:导电性布线线路
163.na1、na2、nb1、nb2:n型晶体管
164.nck_ml、nck_mx、nck_sl、nck_tx、nckb_0、
165.nckb_mx、nckb_sl、ncp、nd、nml_ax、nml_b:n型晶体管
166.nmos:n型金属氧化物半导体
167.nmx_ax、nse、nse_0、nseb、nsi、nsl_a、nsl_bx、
168.nqb:n型晶体管
169.ock_ml、ock_mx、ock_sl、ockb_0、ocp、oml_ax、oqb、ose_0、osl_a:信号输出节点
170.out:输出
171.p-p’:切割平面(线)
172.pa1、pa2、pb1、pb2:p型晶体管
173.pck_mx、pck_sl、pckb_0、pckb_ml、pckb_tx、pcp、pd、pml_ax、pml_b:p型晶体管
174.pmos:p型金属氧化物半导体
175.pqb、pse、pse_0、pseb、psi、psl_a、psl_bx:p型晶体管
176.q:输出数据
177.q-q’:切割平面(线)
178.r-r’:切割平面(线)
179.se:选择赋能信号
180.seb:反相的选择赋能信号
181.si:扫描输入信号
182.t1n:nmos晶体管
183.t1p:pmos晶体管
184.vb:底部导孔连接器(导孔连接器、导孔连接器图案)
185.vb1:底部导孔连接器
186.vb2:底部导孔连接器
187.vb3:底部导孔连接器
188.vbt:底部至顶部的导孔连接器(底部至顶部的导孔连接器图案)
189.vbt_e1:底部至顶部的导孔连接器vbt的边缘
190.vdd:供应电压
191.vg:栅极导孔连接器(栅极导孔连接器图案)
192.via0:导孔连接器
193.viia0:导孔连接器
194.vmd:导电段间连接器(连接器间图案)
195.vss:供应电压
196.vt:顶部导孔连接器(导孔连接器、导孔连接器图案)
197.vt1:顶部导孔连接器
198.vt2:顶部导孔连接器
199.vt3:顶部导孔连接器
200.vtb:顶部至底部的导孔连接器(顶部至底部导孔连接器图案)
201.vtb_e1:底部至顶部的导孔连接器vtb的边缘
202.wa、wa’、wb、wb’、wc、wc’、we、we’:宽度
203.x、y、z:方向
204.(a)、(a’):宽度
205.(b)、(b’):长度
206.(c)、(c’):宽度
207.(d)、(d’):长度
208.(e)、(e’):宽度
209.(f)、(f’):宽度
210.(g)、(g’):长度
211.(h)、(h’):长度
212.(i)、(i’):宽度
213.(j)、(j’):长度
具体实施方式
214.之后的揭示内容提供了许多不同的实施方式或实施例，以实施所提供的主题的不同的特征。为了简化本揭示内容，以下描述组件、材料、数值、步骤、操作、排列、或类似者的多个具体实施例。这些当然仅是实施例，并不意图为限制性的。也构思了其他的组件、数值、操作、材料、排列、或类似者。例如，在随后的描述中，形成第一特征其在第二特征上方或之上，可包括第一和第二特征以直接接触而形成的实施方式，且也可包括附加的特征可形成在介于第一和第二特征之间，因此第一和第二特征可不是直接接触的实施方式。另外，本揭示内容可在各个实施例中重复参考标号和/或字母。此重复是为了简化和清楚性的目的，重复本身不意指所论述的各个实施方式和/或配置之间的关系。
215.此外，为了便于描述一个元件或特征与另一个元件或特征之间，如在附图中所绘示的关系，在此可能使用空间相对性用语，诸如“之下”、“低于”、“较下”、“高于”、“较上”、和
类似的用语。除了在附图中描绘的方向之外，空间相对性用语旨在涵盖装置在使用中或操作中的不同方向。设备可经其他方式定向(旋转90度或处于其他定向)，并且由此可同样地解读本文所使用的空间相对性描述词。
216.互补式场效晶体管(cfet晶体管)通常具有第一类型晶体管其与第二类型晶体管堆叠。第一类型晶体管具有在第一类型主动区域半导体结构中的通道区域，并且第二类型晶体管具有在第二类型主动区域半导体结构中的通道区域。具有互补式场效晶体管的集成电路装置时常包括在高于多个互补式场效晶体管的前侧导电层和在低于多个互补式场效晶体管的背侧导电层。在至少一些实施方式中，具有互补式场效晶体管的集成电路装置的装置性能取决于多个电源轨和多个信号线的定位。在一些实施方式中，当在集成电路装置中的单元电路由保持在前侧导电层中的前侧电源轨上的第一供应电压和保持在背侧导电层中的背侧电源轨上的第二供应电压所供电时，利用减小的介于单元电路和电源轨之间的电阻来改善到单元电路的电源连接。此外，在一些实施方式中，当在前侧导电层中的前侧信号线和在背侧导电层中的背侧信号线都可用于连接在集成电路装置中的多个互补式场效晶体管时，消除了对于多个主动区域半导体结构的宽度扩展的一些限制。再者，在一些实施方式中，当在集成电路装置中的多个前侧电源轨与多个前侧信号线交错、并且在集成电路装置中的多个背侧电源轨与多个背侧信号线交错时，经由多个前侧电源轨改善了对于多个前侧信号线的单元间信号屏蔽，并且经由多个背侧电源轨改善了对于多个背侧信号线的单元间信号屏蔽。
217.图1a是根据一些实施方式的反相器电路100的图，以互补式场效晶体管来实施，反相器电路100在前侧导电层和背侧导电层中都具有多个电源轨和多个信号线。反相器电路的电路图在图7a中所示。在图7a中的反相器电路包括pmos(p型金属氧化物半导体)装置和nmos(n型金属氧化物半导体)装置。pmos装置的栅极端子和nmos装置的栅极端子连接在一起，同时功能作为反相器的输入端子。pmos装置的漏极端子和nmos装置的漏极端子连接在一起，同时功能作为反相器的输出(out)端子。pmos装置的源极端子和noms装置的源极端子对应地保持在供应电压vdd(装置内部的工作电压)和供应电压vss(电路公共接地端电压)。
218.在图1a中，反相器电路100包括在x方向延伸的p型主动区域半导体结构50p、和在x方向延伸的n型主动区域半导体结构50n。在图1a中的x方向、y方向、z方向彼此互相地正交，并且形成正交的座标系。p型主动区域半导体结构50p与n型主动区域半导体结构50n堆叠，并且沿着z方向从n型主动区域半导体结构偏移。在y方向延伸的栅极导体150与p型主动区域半导体结构50p和n型主动区域半导体结构50n二者相交。栅极导体150功能作为导电性地结合在一起的两个堆叠的栅极导体：两个栅极导体中的一者在pmos晶体管t1p的通道区域处与p型主动区域半导体结构50p相交，两个栅极导体中的另一者在nmos晶体管t1n的通道区域处与n型主动区域半导体结构50n相交。栅极导体150导电性地连接到pmos晶体管t1p的栅极端子和nmos晶体管t1n的栅极端子。在一些实施方式中，p型主动区域半导体结构50p和n型主动区域半导体结构50n中的各者包括一或多个纳米片，并且因此，pmos晶体管t1p和nmos晶体管t1n中的各者是纳米片晶体管。在一些实施方式中，p型主动区域半导体结构50p和n型主动区域半导体结构50n中的各者包括一或多个纳米线，并且因此，pmos晶体管t1p和nmos晶体管t1n中的各者是纳米线晶体管。
219.反相器电路100也包括多个导电段132p、134p、132n、和134n。在y方向延伸的多个
导电段132p和134p中的各者在pmos晶体管t1p的多个端子区域中的其中一者处与p型主动区域半导体结构50p相交。在y方向延伸的多个导电段132n和134n中的各者在nmos晶体管t1n的多个端子区域中的其中一者处与n型主动区域半导体结构50n相交。晶体管的端子区域是晶体管的源极区域或者是漏极区域。作为源极导电段的导电段132p形成pmos晶体管t1p的源极端子。作为源极导电段的导电段132n形成nmos晶体管t1n的源极端子。作为漏极导电段的导电段134p形成pmos晶体管t1p的漏极端子。作为漏极导电段的导电段134n形成nmos晶体管t1n的漏极端子。导电段134p和导电段134n通过导电段间连接器vmd而导电性地连接。当pmos晶体管t1p的漏极端子和nmos晶体管t1n的漏极端子经由导电段间连接器vmd而导电性地连接在一起时，pmos晶体管t1p的源极端子通过顶部导孔连接器vt而导电性地连接到前侧电源轨30f，并且nmos晶体管t1n的源极端子通过底部导孔连接器vb而导电性地连接到背侧电源轨30b。前侧电源轨30f配置为维持在第一供应电压vdd，而背侧电源轨30b配置为维持在第二供应电压vss。
220.在x方向延伸的前侧电源轨30f在前侧导电层中。在x方向延伸的背侧电源轨30b在背侧导电层中。前侧导电层和背侧导电层中的各者在一平面中，此平面具有朝向z方向的法线向量。前侧导电层高于p型主动区域半导体结构50p和n型主动区域半导体结构50n二者。背侧导电层低于p型主动区域半导体结构50p和n型主动区域半导体结构50n二者。在一些实施方式中，将背侧导电层制造为在基板上作为埋入的导电层，并且然后，将n型主动区域半导体结构50n制造为高于埋入的导电层。随后，将p型主动区域半导体结构50p制造为高于n型主动区域半导体结构50n，并且将前侧导电层制造为高于p型主动区域半导体结构50p。背侧导电层的其他多个排列也在本揭示内容的构思范围之内。在一些实施方式中，在集成电路装置中，当在垂直于前侧导电层和背侧导电层的方向观看时，前侧电源轨和背侧电源轨彼此重叠。在一些实施方式中，在集成电路装置中，当在垂直于前侧导电层和背侧导电层的方向观看时，前侧电源轨和背侧电源轨彼此重叠约80％。
221.在图1a中，反相器电路100包括在前侧导电层中的多个前侧信号线120f和140f，并且也包括在背侧导电层中的多个背侧信号线120b和140b。前侧信号线120f通过顶部栅极导孔连接器vg而导电性地连接到栅极导体150并且配置为反相器电路的输入信号线。前侧信号线140f通过底部至顶部的导孔连接器vbt而导电性地连接到导电段134n，并且配置为反相器电路的输出信号线。在一些实施方式中，虽然在图1a中的多个背侧信号线120b和140b没有直接地连接到在反相器电路100中的任何电路节点，但是多个背侧信号线120b和140b配置为在反相器电路的相对的多个侧部处将介于相邻的多个单元之间的多个信号作布线。例如，在一些实施方式中，通过多个背侧信号线120b和140b中的一者，来自邻近于多个导电段132p和132n的一相邻的单元的信号被耦合到邻近于多个导电段134p和134n的另一个相邻的单元。
222.图1b是根据一些实施方式的在图1a中所描绘的反相器电路100的多个布局图。在图1b中的多个布局图包括布局的较上部分和布局的较下部分。布局的较上部分包括多个布局图案其用于指定p型主动区域半导体结构50p、栅极导体150、多个导电段132p和134p、多个前侧信号线120f和140f，前侧电源轨30f、导电段间连接器vmd，和各个导孔连接器。布局的较下部分包括多个布局图案其用于指定n型主动区域半导体结构50n、栅极导体150、多个导电段132n和134n、多个背侧信号线120b和140b、背侧电源轨30b，导电段间连接器vmd、和
各个导孔连接器。
223.如图1b的较上部分所指定的，p型主动区域半导体结构50p、多个前侧信号线120f和140f、和前侧电源轨30f中的各者在x方向延伸。在y方向延伸的栅极导体150在pmos晶体管的通道区域处与p型主动区域半导体结构50p相交。在y方向延伸的导电段132p在pmos晶体管的源极区域处与p型主动区域半导体结构50p相交。在y方向延伸的导电段134p在pmos晶体管的漏极区域处与p型主动区域半导体结构50p相交。
224.在介于导电段132p和前侧电源轨30f之间的交叉点处的导孔连接器图案vt指定了导电段132p和前侧电源轨30f通过顶部导孔连接器vt而导电性地连接。在介于栅极导体150和前侧信号线120f之间的交叉点处的栅极导孔连接器图案vg指定了栅极导体150和前侧信号线120f通过顶部栅极导孔连接器vg而导电性地连接。
225.如由图1b的较下部分所指定的，n型主动区域半导体结构50n、多个背侧信号线120b和140b、和背侧电源轨30b中的各者在x方向延伸。在y方向延伸的栅极导体150在nmos晶体管的通道区域处与n型主动区域半导体结构50n相交。在y方向延伸的导电段132n在nmos晶体管的源极区域处与n型主动区域半导体结构50n相交。在y方向延伸的导电段134n在nmos晶体管的漏极区域处与n型主动区域半导体结构50n相交。在介于导电段132n和背侧电源轨30b之间的交叉点处的导孔连接器图案vb指定了在反相器电路100中，导电段132n和背侧电源轨30b通过底部导孔连接器vb而导电性地连接。
226.在图1b中，在较上部分中覆盖前侧信号线140f的底部至顶部的导孔连接器图案vbt、以及在较下部分中覆盖背侧信号线140b的底部至顶部的导孔连接器图案vbt在x-y座标中以相同的形状和在相同的位置处而彼此匹配。在多个布局图中匹配的多个底部至顶部的导孔连接器图案vbt指定了在反相器电路100中前侧信号线140f和背侧信号线140b通过底部至顶部的导孔连接器vbt而沿着z方向导电性地连接在一起。在图1b的较上部分和较下部分中，底部至顶部的导孔连接器图案vbt显示为一对匹配的图案。在图1b中，在较上部分中覆盖导电段134p的连接器间图案vmd、以及在较下部分中覆盖导电段134n的连接器间图案vmd在x-y座标中以相同的形状和在相同的位置处而彼此匹配。在多个布局图中匹配的多个连接器间图案vmd指定了在反相器电路100中的导电段134p和导电段134n通过导电段间连接器vmd而导电性地连接在一起。在图1b的较上部分和较下部分中，多个连接器间图案vmd显示为一对匹配的图案。
227.在图1b中，布局的较上部分和较下部分也包括虚拟栅极条带图案110，用于在反相器单元的多个边缘处指定多个虚拟栅极条带。在一些实施方式中，介于多个虚拟栅极条带图案110和p型主动区域半导体结构50p的布局图案之间的多个交叉点指定了在p型主动区域半导体结构50p中的多个隔离区域，用于将在反相器单元中的p型主动区域与在相邻的多个单元中的多个主动区域隔离。在一些实施方式中，介于多个虚拟栅极条带图案110和n型主动区域半导体结构50n的布局图案之间的多个交叉点指定了在n型主动区域半导体结构50n中的多个隔离区域，用于将在反相器单元中的n型主动区域与在多个相邻的单元中的多个主动区域隔离。在一些实施方式中，在多个主动区域半导体结构(50p或50n)中的多个隔离区域是基于在氧化物定义边缘上的多晶硅(poly on oxide definition edge,pode)技术、或基于在氧化物定义边缘上的连续多晶硅(continuous poly on oxide definition，cpode)技术而创建的。用于在多个主动区域半导体结构(50p或50n)中产生多个隔离区域的
其他合适的技术也在本揭示内容的构思范围之内。
228.图1c是根据一些实施方式的图1a的反相器电路100在由在图1b中的线p-p'和线q-q'所指定的切割平面中的截面视图。图1d是根据一些实施方式的图1a的反相器电路100在由在图1b中的线r-r'所指定的切割平面中的截面视图。在图1c和图1d中，p型主动区域半导体结构50p与n型主动区域半导体结构50n堆叠。多个前侧信号线120f和140f和前侧电源轨30f在前侧导电层中，前侧导电层高于p型主动区域半导体结构50p和n型主动区域半导体结构50n。多个背侧信号线120b和140b和背侧电源轨30b在背侧导电层中，背侧导电层低于p型主动区域半导体结构50p和n型主动区域半导体结构50n。
229.在图1c中，如在p-p’切割平面的截面视图中所示，导电段132p在pmos晶体管的源极区域处与p型主动区域半导体结构50p相交，并且导电段132n在nmos晶体管的源极区域处与n型主动区域半导体结构50n相交。导电段132p通过顶部导孔连接器vt而导电性地连接到前侧电源轨30f，而导电段132n通过底部导孔连接器vb而导电性地连接到背侧电源轨30b。
230.在图1c中，如在q-q’切割平面的截面视图中所示，导电段134p在pmos晶体管的漏极区域处与p型主动区域半导体结构50p相交，并且导电段134n在nmos晶体管的漏极区域处与n型主动区域半导体结构50n相交。导电段134n通过底部至顶部的导孔连接器vbt而导电性地连接到前侧信号线140f。导电段134p通过导电段间连接器vmd而导电性地连接到导电段134n。
231.在图1d中，如在r-r’切割平面的截面视图中所示，栅极导体150在pmos晶体管的通道区域处与p型主动区域半导体结构50p相交，并且在nmos晶体管的通道区域处与n型主动区域半导体结构50n相交。前侧信号线120f通过顶部栅极导孔连接器图案vg而导电性地连接到栅极导体150。
232.除了如在图1a中所描绘的反相器电路100的实施例设计和实施例实施以外，还有反相器电路的其他多个设计和多个实施。在图2a、图3a、图4a、图5a、和图6a中的多个图的各者是根据一些实施方式的反相器电路的图，以互补式场效晶体管来实施，反相器电路在前侧导电层和背侧导电层中都具有多个电源轨和多个信号线。
233.在图2a中的反相器电路200是在图1a中的反相器电路100的修改。在图1a中的底部至顶部的导孔连接器vbt被取代为在图2a中的底部导孔连接器vb。底部导孔连接器vb导电性地连接导电段134n与背侧信号线140b。在图2a中，背侧信号线140b配置为反相器电路的输出信号线。作为比较，在图1a中，前侧信号线140f配置为反相器电路的输出信号线。
234.图2b是根据一些实施方式的在图2a中的反相器电路200的多个布局图。在图2b中的多个布局图与在图1b中的多个布局图几乎相同，除了在图1b的较上部分和较下部分中的一对匹配的底部至顶部的导孔连接器图案vbt被移除，并且在图2b的较下部分中，在介于导电段134n和背侧信号线140b之间的交叉点处增加了底部导孔连接器图案vb，这指定了导电段134n通过底部导孔连接器vb而导电性地连接到背侧信号线140b。
235.图2c是根据一些实施方式的在图2a中的反相器电路200在由图2b中的线p-p’和线q-q’所指定的切割平面中的截面视图。在图2c中的切割平面p-p’的截面与在图1c中的切割平面p-p’的截面相同。在图2c中的切割平面q-q’的截面与在图1c中的切割平面q-q’的截面几乎相同，除了在图1c中的将前侧信号线140f连接到导电段134n的底部至顶部的导孔连接器图案vbt被替换为将背侧信号线140b连接到导电段134n的底部导孔连接器vb。
236.在图3a中的反相器电路300是在图1a中的反相器电路100的另一种修改。此修改包括移除了在图1a中的导电段间连接器vmd，并且改变了多个导电段132p和134p的端子功能。在图3a中的导电段134p功能作为pmos晶体管的源极端子，而在图1a中的导电段134p功能作为pmos晶体管的漏极端子。在图3a中的导电段132p功能作为pmos晶体管的漏极端子，而在图1a中的导电段132p功能作为pmos晶体管的源极端子。在图3a中，pmos晶体管的源极端子配置为通过在导电段134p附近的前侧电源轨30f的位置处的顶部导孔连接器vt来从前侧电源轨30f接收电源供应电压vdd。在图3a中，通过从导电段132p至导电段134n的导电性连接，将pmos晶体管的漏极端子和nmos晶体管的漏极端子导电性地连接。导电段132p通过顶部导孔连接器vt而导电性地连接到前侧信号线140f，并且前侧信号线140f通过底部至顶部的导孔连接器vbt而导电性地连接到导电段134n。
237.图3b是根据一些实施方式的在图3a中的反相器电路300的布局图。在图3b中的布局图是在图1b中的布局图的修改。此修改包括移除了在图1b的较上部分和较下部分中的一对匹配的连接器间图案vmd，将在前侧电源轨30f上的顶部导孔连接器图案vt移动到在介于导电段134p和前侧电源轨30f之间的交叉点处的新位置，以及在介于导电段132p和前侧信号线140f之间的交叉点处增加新的顶部导孔连接器图案vt。
238.图3c是根据一些实施方式的在图3a中的反相器电路300在由图3b中的线p-p’和线q-q’所指定的切割平面中的截面视图。在图3c中的切割平面p-p’的截面与在图1c中的切割平面p-p’的截面几乎相同，除了在图1c中将前侧电源轨30f连接到导电段132p的顶部导孔连接器vt被替换为在图3c中将前侧信号线140f连接到导电段132p的顶部导孔连接器vt。在图3c中的切割平面q-q’的截面与在图1c中的切割平面q-q’的截面几乎相同，除了在图1c中连接多个导电段134p和134n的导电段间连接器vmd被移除，并且在图3c中增加了将前侧电源轨30f连接到导电段134p的顶部导孔连接器vt。
239.在图4a中的反相器电路400是在图3a中的反相器电路300的修改。此修改包括改变从导电段132p至导电段134n的导电性连接。在图4a中，导电段132p通过顶部至底部的导孔连接器vtb而导电性地连接到背侧信号线140b，并且背侧信号线140b通过底部导孔连接器vb而导电性地连接到导电段134n。背侧信号线140b配置为反相器电路400的输出信号线。
240.图4b是根据一些实施方式的在图4a中的反相器电路400的多个布局图。在图4b中的布局图是在图3b中的布局图的修改。在图4b中，在图4b的较上部分和较下部分中的一对匹配的顶部至底部导孔连接器图案vtb指定了导电段132p通过顶部至底部的导孔连接器vtb而导电性地连接到背侧信号线140b。在导电段134n和背侧信号线140b的交叉点处的底部导孔连接器图案vb指定了将导电段134n连接到背侧信号线140b的底部导孔连接器图案vb。
241.图4c是根据一些实施方式的在图4a中的反相器电路400在图4b中由线p-p’和线q-q’所指定的切割平面中的截面视图。在图4c中的切割平面p-p’的截面与在图3c中的切割平面p-p’的截面几乎相同，除了在图3c中将前侧信号线140f连接到导电段132p的顶部导孔连接器vt被替换为将导电段132p连接到背侧信号线140b的顶部至底部的导孔连接器vtb。在图4c中的切割平面q-q’的截面与在图3c中的切割平面q-q’的截面几乎相同，除了在图4c中增加了将导电段134n连接到背侧信号线140b的底部导孔连接器vb。
242.在图5a中的反相器电路500是在图4a中的反相器电路400的修改。在图5a的反相器
电路500中，前侧信号线140f配置为输入信号线，并且前侧信号线120f配置为输出信号线。作为比较，在图4a的反相器电路400中，前侧信号线120f配置为输入信号线，并且背侧信号线140b配置为输出信号线。在图5a中，栅极导体150通过顶部栅极导孔连接器vg而导电性地连接到前侧信号线140f，并且导电段132p通过顶部导孔连接器vt而导电性地连接到前侧信号线120f。
243.图5b是根据一些实施方式的在图5a中的反相器电路500的布局图。图5b的较下部分与图4b的较下部分相同。图5b的较上部分是图4b的较上部分的修改。覆盖栅极导体150的布局图案的在图4b中的顶部栅极导孔连接器图案vg被移动到覆盖前侧信号线140f的布局图案的新位置。在介于导电段132p和前侧信号线120f之间的交叉点处增加了顶部导孔连接器图案vt。
244.图5c是根据一些实施方式的在图5a中的反相器电路500在由图5b中的线p-p’和线q-q’所指定的切割平面中的截面视图。在图5c中的切割平面q-q’的截面与在图4c中的切割平面q-q’的截面相同。在图5c中的切割平面p-p’的截面与在图4c中的切割平面p-p’的截面几乎相同，除了在图5c中增加了连接前侧信号线120f与导电段132p的顶部导孔连接器vt。
245.图5d是根据一些实施方式的在图5a中的反相器电路500在由图5b中的线r-r’所指定的切割平面中的截面视图。在图5d中的截面视图是对在图1d中的截面视图的修改。在图5d中的顶部栅极导孔连接器vg将前侧信号线140f导电性地连接到栅极导体150，而在图1d中的顶部栅极导孔连接器vg将前侧信号线120f导电性地连接到栅极导体150。
246.在图6a中的反相器电路600是在图5a中的反相器电路500的修改。图6a的反相器电路600使用背侧信号线120b作为输入信号线，而图5a的反相器电路500使用前侧信号线140f作为输入信号线。在图6a中，栅极导体150通过底部栅极导孔连接器vg而导电性地连接到背侧信号线120b。
247.图6b是根据一些实施方式的在图6a中的反相器电路600的布局图。在图6b中的布局图是在图5b中的布局图的修改。在图5b的较上部分中的顶部栅极导孔连接器图案vg(覆盖前侧信号线140f的布局图案)被取代为在图6b的较下部分中的底部栅极导孔连接器图案vg(覆盖背侧信号线120b的布局图案)。
248.图6c是根据一些实施方式的在图6a中的反相器电路600在由图6b中的线r-r’所指定的切割平面中的截面视图。在图6c中的截面视图是对在图5d中的截面视图的修改。在图6c中，栅极导体150通过底部栅极导孔连接器vg而导电性地连接到背侧信号线120b。作为比较，在图5d中，栅极导体150通过顶部栅极导孔连接器vg而导电性地连接到前侧信号线140f。
249.在图1a、图2a、图3a、图4a、图5a、和图6a中的各者的反相器电路包括栅极导体150，栅极导体150连接pmos晶体管t1p的栅极端子和nmos晶体管t1n的栅极端子。在每个反相器电路中，pmos晶体管t1p的栅极端子和nmos晶体管t1n的栅极端子接收相同的输入逻辑信号“in”，如在图7a中所示。在子电路的一些配置中，pmos晶体管t1p的栅极端子和nmos晶体管t1n的栅极端子接收不同的输入逻辑信号。例如，在图7b的子电路中，当在互补式场效晶体管中pmos晶体管栅极端子和nmos晶体管的栅极端子接收不同的输入信号时，pmos晶体管t1p的栅极端子和nmos晶体管t1n的栅极端子对应地接收输入逻辑信号“in_a”和输入逻辑信号“in_b”。用于pmos晶体管的栅极导体经由栅极堆叠绝缘体而与用于nmos晶体管的栅极
导体分隔。
250.图8a是根据一些实施方式的以互补式场效晶体管所实施的在图7b中的子电路800的图。在图8a中的子电路800由从在图6a中的反相器电路600修改，经由利用彼此电性绝缘的两个栅极导体150p和150n来取代在图6a中的一个栅极导体150。在图8a中，在y方向延伸的栅极导体150p在pmos晶体管t1p的通道区域处与p型主动区域半导体结构50p相交。在y方向延伸的栅极导体150n在nmos晶体管t1n的通道区域处与n型主动区域半导体结构50n相交。栅极导体150p和栅极导体150n经由在y方向延伸的栅极堆叠绝缘体815而沿着z方向分隔。栅极导体150p通过顶部栅极导孔连接器vg而导电性地连接到前侧信号线120f，并且栅极导体150n通过底部栅极导孔连接器vg而导电性地连接到背侧信号线120b。
251.图8b是根据一些实施方式的在图8a中的子电路800的多个布局图。在图8b中的布局图与在图6b中的布局图几乎相同，除了用于图8b的栅极导体150n的布局图案的每一端处的三角形符号指示了栅极导体图案150n经由栅极堆叠绝缘体815而与栅极导体150p分隔。有多个布局设计的各个实施方式，用于指示经由栅极堆叠绝缘体815，两个堆叠的栅极导体的分隔。在图8b中的布局图属于具体的实施方式中的一者，其中一或多个特殊符号885(例如三角形符号)被放置在两个堆叠的栅极导体图案(例如，用于栅极导体150p的图案或用于栅极导体150n的图案)中的至少一者上。在多个替代性实施方式中，介于用于栅极导体150p的图案和用于栅极导体150n的图案之间的比较指定了栅极导体150p和栅极导体150n是否经由栅极堆叠绝缘体815而分隔。例如，在一些实施方式中，当用于栅极导体150p的图案和用于栅极导体150n的图案不同时，布局图指示了栅极导体150p和栅极导体150n经由栅极堆叠绝缘体815而分隔。相对而言，在一些实施方式中，当用于栅极导体150p的图案和用于栅极导体150n的图案相同时，布局图案指示了栅极导体150p和栅极导体150n导电性地结合在一起。
252.图8c是根据一些实施方式的在图8a中的子电路800在由图8b中的线r-r’所指定的切割平面中的截面视图。在图8c中的切割平面r-r’的截面中，栅极导体150p和栅极导体150n经由栅极堆叠绝缘体815而分隔。栅极导体150p通过顶部栅极导孔连接器vg而导电性地连接到前侧信号线120f，栅极导体150n通过底部栅极导孔连接器vg而导电性地连接到背侧信号线120b。
253.图9a是根据一些实施方式中的aoi(and-or-inventer,与或反相器)逻辑电路900的布局图。图9b是根据一些实施方式的在图9a中的aoi逻辑电路900的电路图。在图9a中的布局图包括布局的较上部分和布局的较下部分。布局的较上部分包括多个布局图案，用于指定p型主动区域半导体结构50p、多个栅极导体(gb2、gb1、ga1、和ga2)、多个导电段(932p、934p、935p、936p、和938p)、多个前侧信号线(920f、942f、944f、和946f)、前侧电源轨30f、和各个导孔连接器。布局的较下部分包括多个布局图案，用于指定n型主动区域半导体结构50n、多个栅极导体(gb2、gb1、ga1、和ga2)、多个导电段(932n、934n、935n、936n、和938n)、多个背侧信号线(922b、924b、942b、和944b)、背侧电源轨30b、和各个导孔连接器。
254.如由图9a的较上部分所指定，多个栅极导体gb2、gb1、ga1、和ga2中的各者在pmos晶体管的通道区域处与p型主动区域半导体结构50p相交，并对应地形成多个p型晶体管pb2、pb1、pa1、和pa2的栅极端子。如由图9a的较下部分所指定，多个栅极导体gb2、gb1、ga1、和ga2中的各者在nmos晶体管的通道区域处与n型主动区域半导体结构50n相交，并对应地
形成多个n型晶体管nb2、nb1、na1、和na2的栅极端子。多个p型晶体管pb2、pb1、pa1、和pa2中的各者与多个n型晶体管nb2、nb1、na1、和、na2中的对应的一者堆叠在一起。根据布局图的较上部分或较下部分中的多个晶体管的位置，多个p型晶体管和多个n型晶体管在图9c中的晶体管列表中列出。根据在布局图的较上部分或较下部分中的多个晶体管的位置，在图9b的电路图中也描绘了多个p型晶体管和多个n型晶体管。
255.在图9a的布局图中，根据一些实施方式，当在布局图的较上部分和较下部分中用于一对的堆叠的栅极导体的图案相同时，布局图指示了此对的堆叠的栅极导体中的多个栅极导体导电性地结合在一起。因此，如在图9a和图9b中所示，晶体管pb2的栅极端子和晶体管nb2的栅极端子经由栅极导体gb2而导电性地连接在一起，晶体管pb1的栅极端子和晶体管nb1的栅极端子经由栅极导体gb1而导电性地连接在一起，晶体管pa1的栅极端子和晶体管na1的栅极端子经由栅极导体ga1而导电性地连接在一起，并且晶体管pa2的栅极端子和晶体管na2的栅极端子经由栅极导体ga2而导电性地连接在一起。另外，在图9a和图9b中，多个栅极导体gb2和gb1通过对应的顶部栅极导孔连接器vg而对应地连接到多个前侧信号线942f和944f。多个栅极导体ga1和ga2通过对应的底部栅极导孔连接器vg而对应地连接到多个背侧信号线922b和924b。
256.此外，如由图9a的布局图所指定和在图9b的电路图中所示，多个导电段中的各者与多个主动区域半导体结构中的一者相交。多个导电段932p、934p、935p、936p、和938p中的各者在p型晶体管的端子区域处与p型主动区域半导体结构50p相交。多个导电段932n、934n、935n、936n、和938n中的各者在n型晶体管的端子区域处与n型主动区域半导体结构50n相交。晶体管(其是p型或者是n型)的端子区域是晶体管的源极区域或漏极区域。
257.在图9a至图9b中，导电段934p通过顶部导孔连接器vt而导电性地连接到前侧电源轨30f，并且前侧电源轨30f配置为保持在第一供应电压vdd。多个导电段932n和938n中的各者通过对应的底部导孔连接器vb而导电性地连接到背侧电源轨30b，并且背侧电源轨30b配置为保持在第二供应电压vss。多个导电段932p、935p、和938p中的各者通过对应的顶部导孔连接器vt而导电性地连接到前侧信号线920f。导电段935n通过对应的底部导孔连接器vb而导电性地连接到背侧信号线944b。背侧信号线944b又通过对应的顶部至底部的导孔连接器vtb而导电性地连接到导电段936p。在图9a的较上部分和较下部分中，顶部至底部的导孔连接器vtb由一对的对应的导孔连接器图案来指定。
258.图10a是根据一些实施方式的扫描d型正反器(sdf)电路1000的布局图。图10b是根据一些实施方式的由在图10a中的布局图所指定的扫描d型正反器电路1000的电路图。图11a是根据一些实施方式的在图10b中的扫描d型正反器电路的等效电路图。在图10b中的电路图密切追踪在图10a的布局图中各种元件(例如，多个p型晶体管、多个n型晶体管、多个前侧信号线、多个背侧信号线、和各个导孔连接器)的物理位置，而在图11a中的电路图将在图10a中的多个晶体管分组为各种功能块。
259.图11b是根据一些实施方式的以多个功能块来表示的扫描d型正反器电路1000的电路图。在图11b中，扫描d型正反器电路1000包括双输入乘法器1110、主锁存器1120、传输栅极1130、从锁存器1140、和反相器1150。双输入乘法器1110在第一输入1111处接收数据信号d，在第二输入1112处接收扫描输入信号si。双输入乘法器1110、主锁存器1120、和从锁存器1140中的各者由与时钟信号cp同步的多个时钟信号来计时。根据选择赋能信号se的逻辑
电位，在双输入乘法器1110的输出1119处产生数据信号d或者扫描输入信号si，作为反相的信号。在一些实施方式中，当选择赋能信号se处于逻辑高电位(high)时，在输出1119处产生数据信号的反相，而当选择赋能信号se处于逻辑低电位(low)时，在输出1119处产生扫描输入信号si的反相。双输入乘法器1110的输出1119连接到主锁存器1120的输入。传输栅极1130连接在介于主锁存器1120和从锁存器1140之间。从锁存器1140的输出连接到反相器1150的输入。扫描d型正反器电路1000的输出由反相器1150的输出所提供。
260.在图10a中，用于形成扫描d型正反器电路1000的各种元件由对应的多个布局图案来指定。在图10a中的布局图包括布局的较上部分和布局的较下部分。由图10a的较上部分所指定的多个元件包括第一p型主动区域半导体结构52p和第二p型主动区域半导体结构54p。由图10a的较下部分所指定的多个元件包括第一n型主动区域半导体结构52n和第二n型主动区域半导体结构54n。在由图10a的布局图所指定的扫描d型正反器电路1000中，在多个主动区域半导体结构中形成各个晶体管。根据在图10a的布局图中多个晶体管的位置，在图10c的晶体管列表中列出了在扫描d型正反器电路1000中的多个p型晶体管和多个n型晶体管。在第一p型主动区域半导体结构52p中的多个晶体管包括多个p型晶体管pqb、psl_a、pse_0、psl_bx、pck_sl、pckb_tx、pml_ax、和pcp。在第二p型主动区域半导体结构54p中的多个晶体管包括多个p型晶体管psi、pseb、pd、pse、pck_mx、pckb_ml、pml_b、和pckb_0。在第一n型主动区域半导体结构52n中的多个晶体管包括多个n型晶体管nqb、nsl_a、nse_0、nsl_bx、nckb_sl、nck_tx、nml_ax、和ncp。在第二n型主动区域半导体结构54n中的多个晶体管包括多个n型晶体管nsi、nseb、nd、nse、nckb_mx、pck_ml、nml_b、和nckb_0。
261.在图10a的较上部分中，多个栅极导体gqb、gsl_a、gse、gsl_bx、gpckbb、gpckb、gml_ax、和gcp中的各者在pmos晶体管的通道区域处与第一p型主动区域半导体结构52p相交，并对应地形成多个p型晶体管pqb、psl_a、pse_0、psl_bx、pck_sl、pckb_tx、pml_ax、和pcp中的一者的栅极端子。在图10a的较下部分中，多个栅极导体gqb、gsl_a、gse、gsl_bx、gnckb、gnckbb、gml_ax、和gcp中的各者在nmos晶体管的通道区域处与第一n型主动区域半导体结构52n相交，并对应地形成多个n型晶体管nqb、nsl_a、nse_0、nsl_bx、nckb_sl、nck_tx、nml_ax、和ncp中的一者的栅极端子。多个p型晶体管pqb、psl_a、pse_0、psl_bx、pck_sl、pckb_tx、pml_ax、和pcp中的各者与多个n型晶体管nqb、nsl_a、nse_0、nsl_bx、nckb_sl、nck_tx、nml_ax、和ncp中的一者对应地堆叠。
262.在图10a的较上部分中，多个栅极导体gsi、gseb、gd、gse、gpckbb、gpckb、gml_b、和gckb_0中的各者在pmos晶体管的通道区域处与第二p型主动区域半导体结构54p相交，并对应地形成多个p型晶体管psi、pseb、pd、pse、pck_mx、pckb_ml、pml_b、和pckb_0中的一者的栅极端子。在图10a的较下部分中，多个栅极导体gsi、gseb、gd、gse、gnckb、gnckbb、gml_b、和gckb_0中的各者在nmos晶体管的通道区域处与第二n型主动区域半导体结构54n相交，并对应地形成多个n型晶体管nsi、nseb、nd、nse、nckb_mx、nck_ml、nml_b、和nckb_0中的一者的栅极端子。多个p型晶体管psi、pseb、pd、pse、pck_mx、pckb_ml、pml_b、和pckb_0中的各者与多个n型晶体管nsi、nseb、nd、nse、nckb_mx、nck_ml、nml_b、和nckb_0中的一者对应地堆叠。
263.在由图10a的布局图所指定的扫描d型正反器电路1000中，除了与多个栅极导体gpckbb、gnckb、gpckb、和gnckbb相关联的四对的堆叠的晶体管中的pmos和nmos之外，在每
对的堆叠的晶体管中的pmos的栅极端子和nmos的栅极端子通过由pmos和nmos所共享的一相同的栅极导体而导电性地连接。在用于栅极导体gnckb的布局图案的末端处的特殊符号885(例如三角形符号)指定了堆叠的多个栅极导体gpckbb和gnckb由栅极堆叠绝缘体所分隔。在用于栅极导体gnckbb的布局图案的末端处的特殊符号885(例如三角形符号)指定了堆叠的多个栅极导体gpckb和gnckbb由栅极堆叠绝缘体所分隔。以下四对的堆叠的晶体管中的各者的栅极端子由于栅极堆叠绝缘体而不直接地连接：第一对的堆叠的晶体管pck_sl和nckb_sl、第二对的堆叠的晶体管pckb_tx和nck_tx、第三对的堆叠的晶体管pck_mx和nckb_mx、以及第四对的堆叠的晶体管pckb_ml和nck_ml。在多个替代性实施方式中，使用用于堆叠的栅极导体gpckbb和gnckb的可区分的多个布局图案来指定堆叠的栅极导体gpckbb和gnckb通过栅极堆叠绝缘体的分隔，使用用于堆叠的栅极导体gpckb和gnckbb的可区分的布局图案来指定堆叠的栅极导体gpckb和gnckbb通过栅极堆叠绝缘体的分隔。
264.另外，在图10a中的布局图还包括在扫描d型正反器单元的单元之内和在扫描d型正反器单元的边缘处的多个虚拟栅极条带图案110。在介于虚拟栅极条带图案110和p型主动区域半导体结构(52p和54p)的布局图案之间的交叉点指定了在p型主动区域半导体结构中的多个隔离区域。在介于虚拟栅极条带图案110和n型主动区域半导体结构(52n和54n)的布局图案之间的交叉点指定了在n型主动区域半导体结构中的多个隔离区域。在扫描d型正反器单元的多个边缘处的多个隔离区域将在扫描d型正反器单元中的多个主动区域与在相邻的多个单元中的多个主动区域电性隔离。在扫描d型正反器单元之内，与p型主动区域半导体结构52p相交的虚拟栅极条带图案110指定了介于p型晶体管psl_a和pse_0之间的隔离区域，并且与p型主动区域半导体结构54p相交的虚拟栅极条带图案110指定了介于p型晶体管pse和pck_mx之间的隔离区域。在扫描d型正反器单元之内，与n型主动区域半导体结构52n相交的虚拟栅极条带图案110指定了介于n型晶体管nsl_a和nse_0之间的隔离区域，与n型主动区域半导体结构54n相交的虚拟栅极条带图案110指定了介于n型晶体管nse和nckb_mx之间的隔离区域。在多个主动区域半导体结构(52p、54p、52n、或54n)中的多个隔离区域中的各者在图10c的晶体管列表中被标识为cpode。在图10c的晶体管列表中的cpode表明，氧化物定义边缘上的连续多晶硅(cpode)技术是在多个主动区域半导体结构(52p、54p、52n、或54n)中建构多个隔离区域的一种可能的技术。其他合适的技术，例如氧化物定义边缘上多晶硅(pode)技术，也在本揭示内容的构思范围之内。
265.在图10a的较上部分中，多个导电段c31p-c39p和c30p中的各者在多个p型晶体管pqb、psl_a、pse_0、psl_bx、pck_sl、pckb_tx、pml_ax、和pcp中的至少一者的端子区域处与第一p型主动区域半导体结构52p相交。多个导电段c71p-c79p和c70p中的各者在多个p型晶体管psi、pseb、pd、pse、pck_mx、pckb_ml、pml_b、和pckb_0中的至少一者的端子区域处与第二p型主动区域半导体结构54p相交。除了多个栅极导体、和与多个p型主动区域半导体结构(52p和54p)相交的多个导电段之外，如在图10a中的较上部分所指定，扫描d型正反器电路1000也包括多个前侧信号线(f22、f24、f26、f28、f42、f44、f62、f64、f66、f68、f82、f84、和f86)和多个前侧电源轨(32f和34f)。
266.在图10a的较下部分中，多个导电段c31n-c39n和c30n中的各者在多个n型晶体管nqb、nsl_a、nse_0、nsl_bx、nckb_sl、nck_tx、nml_ax、和ncp中的至少一者的端子区域处与第一n型主动区域半导体结构52n相交。多个导电段c71n-c79n和c70n中的各者在多个n型晶
体管nsi、nseb、nd、nse、nckb_mx、nck_ml、nml_b、和nckb_0中的至少一者的端子区域处与第二n型主动区域半导体结构54n相交。除了多个栅极导体、和与多个n型主动区域半导体结构(52n和54n)相交的多个导电段之外，如图10a的较下部分所示，扫描d型正反器电路1000也包括多个背侧信号线(b22、b24、b26、b42、b44、b46、b62、b64、b66、b82、b84、和b86)和多个背侧电源轨(32b和34b)。
267.在图10a的布局图和图11a至图11b的电路图中都描绘了扫描d型正反器电路1000的介于各种元件之间的导电性连接。多个导电段c32p、c35p、和c39p中的各者通过对应的顶部导孔连接器vt而连接到第一前侧电源轨32f。多个导电段c71p、c75p、和c79p中的各者通过对应的顶部导孔连接器vt而连接到第二前侧电源轨34f。多个导电段c32n、c35n、和c39n中的各者通过对应的底部导孔连接器vb而连接到第一背侧电源轨32b。多个导电段c72n和c79n中的各者通过对应的底部导孔连接器vb而连接到第二背侧电源轨34b。
268.在图10a中，堆叠的多个导电段c31p和c31n通过对应的导电段间连接器vmd而导电性地连接，同时形成信号输出节点oqb。堆叠的多个导电段c33p和c33n通过对应的导电段间连接器vmd而导电性地连接，同时形成信号输出节点osl_a。堆叠的多个导电段c34p和c34n通过对应的导电段间连接器vmd而导电性地连接，同时形成信号输出节点ose_0。堆叠的多个导电段c37p和c37n通过对应的导电段间连接器vmd而导电性地连接，同时形成信号输出节点ock_sl。堆叠的多个导电段c77p和c77n通过对应的导电段间连接器vmd而导电性地连接，同时形成信号输出节点ock_mx和信号输出节点ock_ml。堆叠的多个导电段c38p和c38n通过对应的导电段间连接器vmd而导电性地连接，同时形成信号输出节点oml_ax。堆叠的多个导电段c30p和c30n通过对应的导电段间连接器vmd而导电性地连接，同时形成信号输出节点ocp。堆叠的多个导电段c70p和c70n通过对应的导电段间连接器vmd而导电性地连接，同时形成信号输出节点ockb_0。在图10a的布局图中的多个信号输出节点(oqb、osl_a、ose_0、ock_sl、ock_mx、ock_ml、oml_ax、ocp、和ockb_0)也在图10b和图11a的电路图中被识别和标记。
269.由图10a的布局图所指定的多个元件包括各个导孔连接器。当将顶部栅极导孔连接器vg放置在前侧信号线和栅极导体的交叉点处时，顶部栅极导孔连接器vg指定了前侧信号线直接地连接到栅极导体。当将导孔连接器vt放置在前侧信号线和导电段的交叉点处时，导孔连接器vt指定了前侧信号线直接地连接到导电段。当将底部栅极导孔连接器vg放置在背侧信号线和栅极导体的交叉点处时，底部栅极导孔连接器vg指定了背侧信号线直接地连接到栅极导体。当将导孔连接器vb放置在背侧信号线和导电段的交叉点处时，导孔连接器vb指定了背侧信号线直接地连接到导电段。
270.在图10a至图10b中，前侧信号线f42直接地连接到多个栅极导体gqb和gsl_bx以及直接地连接到导电段c33p。前侧信号线f64直接地连接到多个导电段c73p和c76p中的各者。为了将反相的时钟信号ckb从信号输出节点ocp传输到栅极导体gpckb，前侧信号线f44直接地连接到栅极导体gpckb和导电段c30p。为了将时钟信号ckbb从信号输出节点ockb_0传输到栅极导体gpckbb，前侧信号线f86直接地连接到栅极导体gpckbb和导电段c70p。为了将信号输出节点ose_0连接到栅极导体gseb，前侧信号线f22直接地连接到导电段c34p，并且前侧信号线f82直接地连接到栅极导体gseb，而多个前侧信号线f22和f82通过在y方向延伸的导电性布线线路m1_1而导电性地连接在一起。为了将多个信号输出节点ock_mx和ock_ml连
接到栅极导体gml_ax，前侧信号线f26直接地连接到栅极导体gml_ax，并且前侧信号线f66直接地连接到导电段c77p，而多个前侧信号线f26和f66通过在y方向延伸的导电性布线线路m1_2而导电性地连接在一起。
271.在由图10a的布局图指定的集成电路装置中，多个导电性布线线路m1_1和m1_2是在导电层(例如m1层)中的多个布线线路，此导电层经由绝缘层而与前侧导电层分隔。多个前侧信号线f22和f82中的各者通过穿过绝缘层的对应的导孔连接器viia0而直接地连接到导电性布线线路m1_1。多个前侧信号线f26和f66中的各者通过穿过绝缘层的对应的导孔连接器viia0而直接地连接到导电性布线线路m1_2。在图10a的布局图中，虽然导孔连接器viia0由对应的布局图案所表示，但是多个导电性布线线路m1_1和m1_2仅由“棒状”线表示，以提高布局图的可读性。在图10a中的布局图的多个替代性实施方式中，除了导孔连接器viia0之外，多个导电性布线线路m1_1和m1_2中的各者也由对应的布局图案表示，此布局图案不仅指定了所表示的导电性布线线路的位置，还指定了几何形状(例如宽度和长度)。
272.在图10a至图10b中，背侧信号线b24直接地连接到栅极导体gsl_a和导电段c37n。背侧信号线b64直接地连接到多个导电段c74n和c76n。背侧信号线b82直接地连接到多个导电段c71n和c75n。为了将反相的时钟信号ckb从信号输出节点ocp传输到栅极导体gnckb，背侧信号线b46直接地连接到栅极导体gnckb和导电段c30n。为了将时钟信号ckbb从信号输出节点ockb_0传输到栅极导体gnckbb，背侧信号线b66直接地连接到栅极导体gnckbb和导电段c70n。为了将信号输出节点oml_ax连接到栅极导体gml_b，背侧信号线b26直接地连接到导电段c38n，并且背侧信号线b84直接地连接到栅极导体gml_b，而多个背侧信号线b26和b84通过在y方向延伸的导电性布线线路n1_1而导电性地连接在一起。为了将信号输出节点ocp连接到栅极导体gckb_0，背侧信号线b86直接地连接到栅极导体gckb_0，而背侧信号线b86通过在y方向延伸的导电性布线线路n1_2而导电性地连接到背侧信号线b46。
273.在由图10a的布局图所指定的集成电路装置中，多个导电性布线线路n1_1和n1_2是在另一个背侧导电层中的多个布线线路，此另一个背侧导电层经由绝缘材料而与背侧导电层分隔。多个背侧信号线b26和b84中的各者通过穿过绝缘材料的对应的背侧导孔连接器via0而直接地连接到导电性布线线路n1_1。多个背侧信号线b46和b86中的各者通过穿过绝缘材料的对应的背侧导孔连接器via0而直接地连接到导电性布线线路n1_2。在图10a的布局图中，虽然背侧导孔连接器via0由对应的布局图案所表示，但是多个导电性布线线路n1_1和n1_2仅由“棒状”线表示，以提高布局图的可读性。在图10a中的布局图的多个替代性实施方式中，除了背侧导孔连接器via0之外，多个导电性布线线路n1_1和n1_2中的各者也由对应的布局图案表示，此布局图案不仅指定了所表示的导电性布线线路的位置，还指定了几何形状(例如宽度和长度)。
274.另外，在图10a至图10b中，前侧信号线f62直接地连接到栅极导体gsi，并功能作为用于扫描输入信号“si”的输入信号线。前侧信号线f84直接地连接到栅极导体gd，并且功能作为用于扫描d型正反器电路1000的输入数据“d”的输入信号线。前侧信号线f28直接地连接到栅极导体gcp，并且功能作为用于时钟信号“cp”的输入信号线。背侧信号线b44直接地连接到栅极导体gse，并且功能作为用于扫描赋能信号“se”的输入信号线。背侧信号线b22直接地连接到导电段c31n，并且功能作为用于扫描d型正反器电路1000的输出数据“q”的输出信号线。
275.在图10b中的电路图密切追踪图10a的布局图中的各种元件(例如多个晶体管、多个布线轨迹、和多个导孔连接器)的物理位置，而在图11a中的电路图将在图10b中的多个晶体管分组为各种功能块。
276.在图11a和图10b中，五个p型晶体管(psi、pseb、pse、pd、和pck_mx)和五个n型晶体管(nsi、nse、nseb、nd、和nck_mx)用于形成双输入乘法器1110(如在图11b中所示)。p型晶体管pml_ax和n型晶体管nml_ax在主锁存器1120中形成反相器1122。两个p型晶体管(pml_b和pckb_ml)和两个n型晶体管(nml_b和nck_ml)在主锁存器1120中形成钟控的反相器1124。p型晶体管pckb_tx和n型晶体管nck_tx形成传输栅极1130。p型晶体管psl_a和n型晶体管nsl_a在从锁存器1140中形成反相器1142。两个p型晶体管(psl_bx和pck_sl)和两个n型晶体管(nsl_bx和nckb_sl)在从锁存器1140中形成钟控的反相器1144。p型晶体管pqb和n型晶体管nqb形成反相器1150。
277.在图11a和图10b中，p型晶体管pse_0和n型晶体管nse_0形成反相器1170，用于从选择赋能信号se产生反相的选择赋能信号seb。选择赋能信号se耦合到p型晶体管pse的栅极端子和n型晶体管nse的栅极端子。p型晶体管pcp和n型晶体管ncp形成反相器1180，用于从时钟信号cp产生反相的时钟信号ckb。p型晶体管pckb_0和n型晶体管nckb_0形成反相器1190，用于从反相的时钟信号ckb产生时钟信号ckbb。反相的时钟信号ckb耦合到多个p型晶体管pckb_tx和pckb_ml的栅极端子以及多个n型晶体管nckb_sl和nckb_mx的栅极端子。时钟信号ckbb耦合到多个p型晶体管pck_sl和pck_mx的栅极端子以及多个n型晶体管nck_tx和nck_ml的栅极端子。
278.如在本揭示内容中所描述的，与在电源轨的其他多个实施中的一些替代性方案相比，各种集成电路装置(例如，100-600和800-1000)具有从pmos和nmos晶体管的源极端子到对应的供应电压的改进的电源连接。通常，当第一供应电压vdd由在前侧导电层中的前侧电源轨30f所提供并且第二供应电压vss由在背侧导电层中的背侧电源轨30b所提供时，将pmos的源极端子和nmos晶体管的源极端子连接到具有降低的源极电阻的对应的供应电压是可能的。具体地，当第一供应电压vdd由前侧电源轨30f所提供时，经由通过顶部导孔连接器vt将pmos晶体管的源极导电段连接到前侧电源轨30f，pmos晶体管的源极端子连接到第一供应电压vdd。当第二供应电压vss由背侧电源轨30b所提供时，经由通过底部导孔连接器vb将nmos晶体管的源极导电段连接到背侧电源轨30b，nmos晶体管的源极端子连接到第二供应电压vss。
279.相对而言，在一些替代性实施方式中，如果将第一供应电压vdd和第二供应电压vss都提供在背侧导电层中，则pmos晶体管的源极导电段需要通过顶部至底部的导孔连接器vtb而连接到用于vdd的电源轨。因为顶部至底部的导孔连接器vtb的电阻大于顶部导孔连接器vt的电阻(主要由于长度差异)，所以从pmos晶体管的源极端子到背侧导电层中的电源轨的连接(如在替代性实施方式中)具有比从pmos晶体管的源极端子到前侧电源轨30f的连接(如在本揭示内容中所描述)更大的电阻率。类似地，在一些替代性实施方式中，如果将第一供应电压vdd和第二供应电压vss都提供在前侧导电层中，则nmos晶体管的源极导电段需要通过底部至顶部的导孔连接器vbt而连接到用于vss的电源轨。因为底部至顶部的导孔连接器vbt的电阻大于底部导孔连接器vb的电阻(主要由于长度差异)，所以从nmos晶体管的源极端子到前侧导电层中的电源轨的连接(如在多个替代性实施中)具有比从nmos晶体
管的源极端子到背侧电源轨30b的连接(如在本揭示内容中所述)更大的电阻率。
280.除了改善用于pmos晶体管和nmos晶体管二者的电源连接之外，当多个集成电路单元位于一行(在y方向延伸)时，前侧电源轨也为前侧信号线提供单元间信号屏蔽，背侧电源轨也为背侧信号线提供单元间信号屏蔽。图12a和图12b是根据一些实施方式，对应于多单元电路1200的布局图的较上部分和较下部分。多单元电路1200包括至少三个集成电路单元(例如，cell a(单元a)、cell b(单元b)、和cell c(单元c))，其位在y方向延伸的一行中彼此相邻。单元a和单元b共享了共用单元边界1290ab，并且单元b和单元c共享了共用单元边界1290bc。单元a、单元b、和单元c中的各者包括p型主动区域半导体结构，其对应地为50p(1)、50p(2)、和50p(3)，如在图12a中所示。单元a、单元b、和单元c中的各者包括n型主动区域半导体结构，其对应地为50n(1)、50n(2)、和50n(3)，如在图12b中所示。
281.在图12a至图12b中，在多单元电路1200中的多个集成电路单元中的各者与对应的前侧电源轨相关联，用于提供第一电源供应vdd。例如，单元a、单元b、和单元c中的各者对应地与前侧电源轨30f(1)、30f(2)、和30f(3)中的一者相关联。在多单元电路1200中的多个集成电路单元中的各者与对应的背侧电源轨相关联，用于提供第二电源供应vss。例如，单元a、单元b、和单元c中的各者对应地与多个背侧电源轨30b(1)、30b(2)、和30b(3)中的一者相关联。
282.当多个前侧电源轨中的各者保持在恒定的电源供应电压vdd时，多个前侧电源轨30f(1)、30f(2)、和30f(3)中的各者实际上是“信号接地”。因此，多个前侧电源轨中的各者减少了在相邻的多个集成电路单元中介于多个前侧信号线之间的杂散电容耦合。例如，经由前侧电源轨30f(2)减小了介于在单元a中的前侧信号线120f(1)/140f(1)和在单元b中的前侧信号线120f(2)/140f(2)之间的杂散电容耦合。经由前侧电源轨30f(3)减小了介于在单元b中的前侧信号线120f(2)/140f(2)和在单元c中的前侧信号线120f(3)/140f(3)之间的杂散电容耦合。类似地，当多个背侧电源轨中的各者保持在恒定电源供应电压vss时，多个背侧电源轨30b(1)、30b(2)、和30b(3)中的各者实际上是“信号接地”。因此，多个背侧电源轨中的各者减少了在相邻的多个集成电路单元中介于多个背侧信号线之间的杂散电容耦合。例如，经由背侧电源轨30b(2)减小了介于在单元a中的背侧信号线120b(1)/140b(1)和在单元b中的背侧信号线120b(2)/140b(2)之间的杂散电容耦合。经由背侧电源轨30b(3)减小了介于在单元b中的背侧信号线120b(2)/140b(2)和在单元c中的背侧信号线120b(3)/140b(3)之间的杂散电容耦合。
283.在本揭示内容中所描述的各种集成电路装置(例如，100-600、800-1000、和1200)中，每个集成电路单元由前侧电源轨和背侧电源轨所供电，并且每个集成电路单元还提供有用于信号布线的前侧信号线和背侧信号线二者。在各种集成电路装置(例如，100-600、800-1000、和1200，如在本揭示内容中所描述)中多个主动区域半导体结构的最大允许宽度(沿y方向)大于在信号线和电源轨的一些替代性实施中的最大允许宽度。
284.例如，在反相器100-600的每个实施方式中，至少由于前侧信号线120f和背侧信号线120b在堆叠的位置中都是可行的原因，p型主动区域半导体结构50p的宽度沿着负y方向延伸超过前侧信号线120f的边缘是可能的，并且n型主动区域半导体结构50n的宽度沿着负y方向延伸超过背侧信号线120b的边缘是可能的。具体而言，p型主动区域半导体结构50p的宽度不受用于将nmos的源极/漏极端子连接到前侧信号线120f的任何底部至顶部的导孔连
接器vbt的限制。n型主动区域半导体结构50n的宽度不受用于将pmos的源极/漏极端子连接到背侧信号线120b的顶部至底部的导孔连接器vtb的限制。
285.以在图12a中的单元b为实施例，将p型主动区域半导体结构50p(2)的宽度扩展到使得前侧信号线120f(2)的两个边缘都平行地位于p型主动区域半导体结构50p(2)的第一边缘1251p和第二边缘1259p之间这样的程度是可能的。事实上，将p型主动区域半导体结构50p(2)的宽度扩展到直到主动区域半导体结构50p(2)的第一边缘1251p到达底部至顶部的导孔连接器vbt的边缘vbt_e1。在单元b中的底部至顶部的导孔连接器vbt将前侧信号线140f(2)以及与n型主动区域半导体结构50n(2)相交的导电段(例如，在图12b中的136n)导电性地连接。
286.以在图12b中的单元b为实施例，将n型主动区域半导体结构50n(2)的宽度扩展到使得前侧信号线120b(2)的两个边缘都平行地位于n型主动区域半导体结构50n(2)的第一边缘1251n和第二边缘1259n之间的程度是可能的。事实上，将n型主动区域半导体结构50n(2)的宽度扩展到直到主动区域半导体结构50n(2)的第一边缘1251n到达顶部至底部的导孔连接器vtb的边缘vbt_e1。在单元b中的顶部至底部的导孔连接器vtb将前侧信号线140b(2)以及与p型主动区域半导体结构50p(2)相交的导电段(例如在图12a中的138p)导电性地连接。
287.此外，在反相器100-600的每个实施方式中，没有用于将nmos的源极端子连接到在前侧导电层中的电源轨的底部至顶部的导孔连接器vbt。因此，如果沿着正y方向主动区域半导体结构50p的宽度延伸不受其他因素(例如与相邻的单元相关的设计规则)的限制，则主动区域半导体结构50p的宽度沿着正y方向延伸超过在前侧导电层中的电源轨的边缘是可能的。在反相器100-600的每个实施方式中，也没有用于将pmos的源极端子连接到在背侧导电层中的电源轨的顶部至底部的导孔连接器vtb。因此，如果沿着正y方向主动区域半导体结构50p的宽度延伸不受其他因素(例如与相邻的单元相关的设计规则)的限制，则主动区域半导体结构50n的宽度沿着正y方向延伸超过在背侧导电层中的电源轨的边缘是可能的。
288.以在图12a至图12b中的单元b为实施例，因为在前侧电源轨30f(2)下方没有底部至顶部的导孔连接器vbt，所以将p型主动区域半导体结构50p(2)的宽度扩展到使得前侧电源轨30f(2)的两个边缘都平行地位于p型主动区域半导体结构50p(2)的第一边缘1251p和第二边缘1259p之间的程度是可能的。类似地，因为没有位在高于背侧电源轨30b(2)的顶部至底部的导孔连接器vtb，所以将n型主动区域半导体结构50n(2)的宽度扩展到使得背侧电源轨30b(2)的两个边缘都平行地位于n型主动区域半导体结构50n(2)的第一边缘1251n和第二边缘1259n之间的程度是可能的。
289.在一些替代性实施方式中，即使在介于前侧电源轨30f(2)和前侧信号线140f(2)之间实施了两条或更多条前侧信号线(在图中未示出)，在单元b中的底部至顶部的导孔连接器vbt仍然仅被实施用于前侧信号线140f(2)，以导电性地连接前侧信号线140f(2)与相交于n型主动区域半导体结构50n(2)的导电段(例如，在图12b中的136n)。在多个替代性实施方式中，没有为介于前侧电源轨30f(2)和前侧信号线140f(2)之间的其他两条或更多条前侧信号线实施底部至顶部的导孔连接器vbt，也没有实施底部至顶部的导孔连接器vbt以导电性地连接其他两条或更多条前侧信号线以及与n型主动区域半导体结构50n(2)相交的
导电段(例如，在图12b中的136n)。也就是说，在多个替代性实施方式中，将介于每个底部至顶部的导孔连接器vbt到单元边界1290bc之间的距离最小化，以将p型主动区域半导体结构50p(2)的宽度最大化，并且底部至顶部的导孔连接器vbt仅被实施用于与在x方向延伸的单元边界邻近的前侧信号线，例如140f(2)。
290.在一些替代性实施方式中，即使在介于背侧电源轨30b(2)和背侧信号线140b(2)之间实施了两条或多条背侧信号线(在图中未示出)，在单元b中的顶部至底部的导孔连接器vtb仍然仅被实施用于背侧信号线140b(2)，以导电性地连接背侧信号线140b(2)以及与p型主动区域半导体结构50p(2)相交的导电段(例如，在图12a中的136p)。在多个替代性实施方式中，没有为介于背侧电源轨30b(2)和背侧信号线140b(2)之间的其他两条或更多条背侧信号线实施顶部至底部的导孔连接器vtb，并且没有实施顶部至底部的导孔连接器vtb以导电性地连接其他两条或更多条背侧信号线以及与n型主动区域半导体结构50n(2)相交的导电段(例如，在图12a中的136p)。也就是说，在多个替代性实施方式中，将介于每个顶部至底部的导孔连接器vtb到单元边界1290bc之间的距离最小化，以将n型主动区域半导体结构50n(2)的宽度最大化，并且顶部至底部的导孔连接器vtb仅被实施用于与在x方向延伸的单元边界邻近的背侧信号线，例如140b(2)。
291.图13是根据一些实施方式的具有多个标记的尺寸的电路单元的布局图。在图13的较上部分中标记了前侧电源轨、前侧信号线、和顶部导孔连接器的多个尺寸。在图13的较下部分中标记了背侧电源轨、背侧信号线、和底部导孔连接器的多个尺寸。在图13的较上部分和较下部分中都标记了底部至顶部的导孔连接器和顶部至底部的导孔连接器的多个尺寸。
292.在图13的较上部分中，前侧信号线120f的宽度wa是在晶圆中的最小金属宽度的从1.0倍至1.5倍的范围内。前侧电源轨30f的宽度wb是在宽度wa的从0.8倍至5.0倍的范围内。前侧信号线140f的宽度wc是在宽度wa的从0.8倍至1.5倍的范围内。前侧信号线160f的宽度we是在宽度wa的从0.8倍至2.0倍的范围内。在一些实施方式中，宽度wa的下限通常由感兴趣的技术节点处的光微影能力所确定。在一些实施方式中，宽度wa的上限通常由布线线路需求的数量所确定。在一些实施方式中，增加宽度wa减少了每个单元可用的布线线路的数量，这增加了单元面积。
293.在图13的较上部分中，顶部导孔连接器vt1将前侧电源轨30f连接到导电段，顶部导孔连接器vt2将前侧信号线120f连接到导电段，并且顶部导孔连接器vt3将前侧信号线160f连接到导电段。顶部导孔连接器vt2的宽度“(a)”是在晶圆中的最小导孔宽度的从1.0倍至1.5倍的范围内，并且顶部导孔连接器vt2的长度“(b)”是在晶圆中的最小导孔长度的从1.0倍至1.5倍的范围内。顶部导孔连接器vt1的宽度“(c)”是在宽度“(a)”的从0.8倍至2.0倍的范围内，并且顶部导孔连接器vt1的长度“(d)”是在长度“(b)”的从0.8倍至5.0倍的范围内。顶部导孔连接器vt3的宽度“(i)”为在宽度“(a)”的从0.8倍至2.0倍的范围内，并且顶部导孔连接器vt3的长度“(j)”为在长度“(b)”的从0.8倍至2.0倍的范围内。
294.在图13的较上部分中，底部至顶部的导孔连接器vbt将前侧信号线140f连接到用于在互补式场效晶体管堆叠的底部中的晶体管的导电段，而顶部至底部的导孔连接器vtb将用于在互补式场效晶体管堆叠的顶部中的晶体管的导电段连接到背侧信号线140b(如在图13的较下部分中所示)。
295.底部至顶部的导孔连接器vbt的上端与前侧信号线140f接触。顶部至底部的导孔
连接器vtb的上端与导电段接触。在上端处的底部至顶部的导孔连接器vbt的宽度(e)是在宽度(a)的从0.8倍至1.5倍的范围内，并且在上端处的底部至顶部的导孔连接器vbt的长度(g)是在长度(b)的从0.8倍至1.5倍的范围内。在上端处的顶部至底部的导孔连接器vtb的宽度(f)是在宽度(a)的从0.8倍至1.5倍的范围内，并且在上端处的顶部至底部的导孔连接器vtb的长度(h)是在长度(b)的从0.8倍至1.5倍的范围内。
296.在一些实施方式中，宽度“(a)”和长度“(b)”的下限通常由感兴趣的技术节点处的可靠性要求和电压降(ir drop)要求所确定。如果宽度“(a)”或长度“(b)”变得太小，由于用于容纳顶部导孔连接器的一些导孔孔洞没有完全地打开的机会增加，所以在制造期间中导孔孔洞失败率增加。此外，如果宽度(a)或长度(b)变得太小，则顶部导孔连接器的电压降(ir drops)增加，这可能影响所制造的集成电路的可靠性和性能。在一些实施方式中，如果宽度“(a)”或长度“(b)”变得太大，则用于每个单元的可用的导孔连接器的数量或可用的布线线路的数量减少，这增加了单元面积。
297.在图13的较下部分中，背侧信号线120b的宽度wa’是在晶圆中最小金属宽度的从1.0倍至1.5倍的范围内。背侧电源轨30b的宽度wb’是在宽度wa’的从0.8倍至5.0倍的范围内。背侧信号线140b的宽度wc’是在宽度wa’的从0.8倍至1.5倍的范围内。背侧信号线160b的宽度we’是在宽度wa’的从0.8倍至2.0倍的范围内。在一些实施方式中，宽度wa’的下限由感兴趣的技术节点处的光微影能力所确定。在一些实施方式中，宽度wa’的上限由布线线路需求的数量所确定。在一些实施方式中，增加宽度wa’减少了用于每个单元的可用的布线线路的数量，这增加了单元面积。
298.在图13的较下部分中，底部导孔连接器vb1将背侧电源轨30b连接到导电段，底部导孔连接器vb2将背侧信号线120b连接到导电段，并且底部导孔连接器vb3将背侧信号线160b连接到导电段。底部导孔连接器vb2的宽度“(a’)”是在晶圆中的最小导孔宽度的从1.0倍至1.5倍的范围内，底部导孔连接器vb2的长度“(b’)”是在晶圆中的最小导孔长度的从1.0倍至1.5倍的范围内。底部导孔连接器vb1的宽度“(c’)”是在宽度“(a’)”的从0.8倍到2.0倍的范围内，底部导孔连接器vb1的长度“(d’)”是在长度“(b’)”的从0.8倍到5.0倍的范围内。底部导孔连接器vb3的宽度“(i’)”是在宽度“(a’)”的从0.8倍到2.0倍的范围内，并且底部导孔连接器vb3的长度“(j’)”是在长度“(b’)”的从0.8到2.0倍的范围内。
299.在图13的较下部分中，底部至顶部的导孔连接器vbt的下端与导电段接触，并且顶部至底部的导孔连接器vtb的下端与背侧信号线140b接触。在下端处的底部至顶部的导孔连接器vbt的宽度“(e’)”是在宽度“(a’)”的从0.8倍至1.5倍的范围内，并且在下端处的底部至顶部的导孔连接器vbt的长度“(g’)”是在长度“(b’)”的从0.8倍至1.5倍的范围内。在下端处的顶部至底部的导孔连接器vtb的宽度“(f’)”是在宽度“(a’)”的从0.8倍至1.5倍的范围内，并且在下端处的顶部至底部的导孔连接器vtb的长度“(h’)”是在长度“(b’)”的从0.8倍至1.5倍的范围内。
300.在一些实施方式中，宽度“(a’)”和长度“(b’)”的下限由感兴趣的技术节点处的可靠性要求和电压降(ir drop)要求所确定。如果宽度“(a’)”或长度“(b’)”变得太小，由于用于容纳顶部导孔连接器的一些导孔孔洞没有完全地打开的机会增加，则在制造期间导孔孔洞故障率增加。此外，在一些实施方式中，如果宽度“(a’)”或长度“(b’)”变得太小，顶部导孔连接器的电压降增加，这影响了所制造的集成电路的可靠性和性能。在一些实施方式中，
如果宽度“(a’)”或长度“(b’)”变得太大，则用于每个单元的可用的导孔连接器的数量或可用的布线线路的数量减少，这增加了单元面积。
301.图14是根据一些实施方式的产生集成电路(ic)布局图的方法1400的流程图。应当理解，可以在图14所示的方法1400之前、期间、和/或之后执行额外的操作，并且一些其他的制程可以仅在此简要描述。在一些实施方式中，方法1400可用于产生一或多个布局设计，例如在图10a、或在图12a至图12b中的布局设计。在一些实施方式中，方法1400可用于形成具有与基于在图10a、或图12a至图12b中的布局设计所形成的一或多个半导体结构相似的结构关系的集成电路。在一些实施方式中，方法1400由处理装置(例如，在图16中的处理器1602)所执行，此处理装置配置为执行用于产生一或多个布局设计的指令，诸如在图10a、或图12a至图12b中的多个布局设计。
302.在方法1400的操作1402中，产生一阵列的多个前侧电源轨图案。多个前侧电源轨图案中的各者指定了在前侧导电层中的前侧电源轨。在图12a至图12b的实施例布局设计中，此阵列的前侧电源轨图案包括用于多个前侧电源轨30f(1)、30f(2)、和34f(3)的多个布局图案。在操作1402之后，流程进行到操作1404。
303.在方法1400的操作1404中，产生一阵列的多个第一类型主动区域图案。第一类型主动区域图案与前侧电源轨图案平行定位。多个第一类型主动区域图案中的各者指定了第一类型主动区域半导体结构。在图12a至图12b的实施例布局设计中，此阵列的第一类型主动区域图案包括用于多个p型主动区域半导体结构50p(1)、50p(2)、和50p(3)的多个布局图案。用于多个p型主动区域半导体结构50p(1)、50p(2)、和50p(3)的多个布局图案平行地位于用于多个前侧电源轨30f(1)、30f(2)、和34f(3)的多个布局图案之间。在操作1404之后，流程进行到操作1406。
304.在方法1400的操作1406中，产生一阵列的多个背侧电源轨图案。每个背侧电源轨图案指定了在背侧导电层中的背侧电源轨。在图12a至图12b的多个实施例布局设计中，此阵列的多个背侧电源轨图案包括用于多个背侧电源轨30b(1)、30b(2)、和34b(3)的多个布局图案。在操作1406之后，流程进行到操作1408。
305.在方法1400的操作1408中，产生一阵列的多个第二类型主动区域图案。第二类型主动区域图案与背侧电源轨图案平行定位。多个第二类型主动区域图案中的各者指定了第二类型主动区域半导体结构其与对应的第一类型主动区域半导体结构堆叠。在图12a至图12b的多个实施例布局设计中，此阵列的多个第二类型主动区域图案包括用于多个n型主动区域半导体结构50n(1)、50n(2)、和50n(3)的多个布局图案。在根据图12a至图12b的多个布局设计所制造的集成电路中，n型主动区域半导体结构50n(1)与p型主动区域半导体结构50p(1)堆叠，n型主动区域半导体结构50n(2)与p型主动区域半导体结构50p(2)堆叠，并且n型主动区域半导体结构50n(3)与p型主动区域半导体结构50p(3)堆叠。在操作1408之后，流程进行到操作1410。
306.在方法1400的操作1410中，在一对的邻近的前侧电源轨图案之间产生至少一个前侧信号线图案。至少一个前侧信号线图案指定了在前侧导电层中的前侧信号线，前侧导电层高于第一类型主动区域半导体结构和第二类型主动区域半导体结构二者。在图12a至图12b的多个实施例布局设计中，用于多个前侧信号线120f(1)和140f(1)的多个布局图案位在用于多个前侧电源轨30f(1)和30f(2)的多个布局图案之间。用于多个前侧信号线120f
(2)和140f(2)的多个布局图案位在用于多个前侧电源轨30f(2)和30f(3)的多个布局图案之间。在操作1410之后，流程进行到操作1412。
307.在方法1400的操作1412中，在一对的邻近的背侧电源轨图案之间产生至少一个背侧信号线图案。至少一个背侧信号线图案指定了在背侧导电层中的背侧信号线，背侧导电层低于第一类型主动区域半导体结构和第二类型主动区域半导体结构二者。在图12a至图12b的多个实施例布局设计中，用于多个背侧信号线120b(1)和140b(1)的多个布局图案位在用于多个背侧电源轨30b(1)和30b(2)的多个布局图案之间。用于多个背侧信号线120b(2)和140b(2)的多个布局图案位在用于多个背侧电源轨30b(2)和30b(3)的多个布局图案之间。
308.图15是根据一些实施方式的制造具有互补式场效晶体管装置的集成电路(ic)的方法1500的流程图。应当理解，可以在图15中所示的方法1500之前、期间、和/或之后执行额外的操作，并且一些其他的制程可以仅在此简要描述。
309.在方法1500的操作1510中，在基板上制造第二类型主动区域半导体结构。然后，在方法1500的操作1512中，制造第二栅极导体，并且第二栅极导体与第二类型主动区域半导体结构相交。作为非限制性实施例，在如图1a和图1c至图1d中所示的多个实施方式中，在操作1510中，在基板上制造n型主动区域半导体结构50n。在操作1512中制造栅极导体150的较下部分，并且栅极导体150的较下部分与n型主动区域半导体结构50n相交。作为另一个非限制性实施例，在图8a和图8c中所示的多个实施方式中，在操作1512中制造栅极导体150n，并且栅极导体150n与n型主动区域半导体结构50n相交。
310.除了操作1512之外，在操作1510之后的另一个操作是操作1514。在操作1514中制造第二源极导电段，并且第二源极导电段与第二类型主动区域半导体结构相交。作为非限制性实施例，在如图1a和图1c至图1d中所示的多个实施方式中，制造导电段132n，并且导电段132n(作为源极导电段)与n型主动区域半导体结构50n相交并形成nmos晶体管t1n的源极端子。在方法1500的制程流程中，操作1512和操作1514都在操作1510之后执行。在一些实施方式中，在操作1514之前执行操作1512。在一些替代性实施方式中，在操作1514之后执行操作1512。在多个操作1510、1512、和1514之后，制程流程进行到1520。
311.在方法1500的操作1520中，沉积介电材料层并至少覆盖第二类型主动区域半导体结构，并且在方法1500的操作1530中，在介电材料层的顶部制造第一类型主动区域半导体结构。作为非限制性实施例，在如图1a和图1c至图1d中所示的多个实施方式中，在介电材料层(其高于n型主动区域半导体结构50n)的顶部制造p型主动区域半导体结构50p。然后，在方法1500的操作1532中，制造第一栅极导体，并且第一栅极导体与第一类型主动区域半导体结构相交。作为非限制性实施例，在如图1a和图1c至图1d中所示的多个实施方式中，制造栅极导体150的较上部分，并且栅极导体150的较上部分与p型主动区域半导体结构50p相交。
312.在一些实施方式中，栅极导体150的较下部分和较上部分在对应的操作1512和1532中分别地制造。在一些实施方式中，集成的栅极导体150由栅极导体的较下部分和较上部分所形成。具体地，在制造栅极导体150的较上部分之前，制造穿过高于n型主动区域半导体结构50n的介电材料层的栅极间连接器，并且栅极间连接器将栅极导体150的较下部分与栅极导体150的较上部分直接地连接，以形成集成的栅极导体150。在一些替代性实施方式
中，在操作1532中所制造的第一栅极导体以及在操作1512中所制造的第二栅极导体不与栅极间连接器直接地连接。例如，在图8a和图8c中所示的多个实施方式中，在操作1532中制造栅极导体150p，在操作1512中制造栅极导体150n。栅极导体150p和栅极导体150n不直接地连接。
313.在操作1534中制造第一源极导电段，并且第一源极导电段与第一类型主动区域半导体结构相交。作为非限制性实施例，在如图1a和图1c至图1d中所示的多个实施方式中，制造导电段132p，并且导电段132p(作为源极导电段)与p型主动区域半导体结构50p相交并形成pmos晶体管t1p的源极端子。在方法1500的制程流程中，操作1532和操作1534都在操作1530之后执行。在一些实施方式中，在操作1534之前执行操作1532。在一些替代性实施方式中，在操作1534之后执行操作1532。在多个操作1530、1532、和1534之后，制程流程进行到1540。
314.在方法1500的操作1540中，沉积第一绝缘材料，并且第一绝缘材料覆盖第一栅极导体和第一源极导电段。在操作1540之后，在方法1500的操作1550中，在第一绝缘材料上方沉积前侧金属层。然后，在方法1500的操作1555中，将前侧金属层图案化，以形成前侧电源轨和前侧信号线。前侧电源轨通过第一导孔连接器而导电性地连接到第一源极导电段，并且前侧信号线通过前侧栅极导孔连接器而导电性地连接到第一栅极导体。作为非限制性实施例，在如图1a、和图1c至图1d中所示的多个实施方式中，在覆盖栅极导体150和导电段132p的绝缘材料上的前侧金属层中制造前侧电源轨30f和多个前侧信号线(120f和140f)。前侧电源轨30f通过顶部导孔连接器vt而导电性地连接到导电段132p，并且前侧信号线120f通过顶部栅极导孔连接器vg而导电性地连接到栅极导体150。
315.在多个在操作1540、1550、和1555之后，在操作1560中翻转包含基板的晶圆。然后，制程流程进行到1570。在方法1500的操作1570中，在基板的背侧上形成背侧金属层。在操作1570之后，在方法1500的操作1575中，将背侧金属层图案化以形成背侧电源轨和背侧信号线。背侧电源轨通过第二导孔连接器而导电性地连接到第二源极导电段，并且背侧信号线通过背侧栅极导孔连接器而导电性地连接到第二栅极导体。作为非限制性实施例，在如图1a、和图1c至图1d中所示的多个实施方式中，在基板的背侧处的背侧金属层中制造背侧电源轨30b和多个背侧信号线(120b和140b)。背侧电源轨30b通过底部导孔连接器vb而导电性地连接到导电段132n。
316.图16是根据一些实施方式的电子设计自动化(eda)系统1600的框图。
317.在一些实施方式中，电子设计自动化系统1600包括apr(automatic placement&routing,自动布局和布线)系统。本文所描述的根据一或多个实施方式的设计布局图表示配线布线排列的多个方法是可实现的，例如，根据一些实施方式使用电子设计自动化系统1600。
318.在一些实施方式中，电子设计自动化系统1600是通用计算装置，通用计算装置包括硬件处理器1602和非暂态计算机可读储存介质1604。其中，储存介质1604用计算机程序代码1606(亦即一组可执行的指令)编码(亦即储存)。由硬件处理器1602对指令1606的执行代表(至少部分地)一电子设计自动化工具其根据一或多个实施方式(下文中，所述的多个制程和/或多个方法)实施本文所描述的多个方法的一部分或全部。
319.处理器1602经由总线1608而电性耦合到计算机可读的储存介质1604。处理器1602
也经由总线1608而电性耦合到输入/输出接口1610。网络接口1612也经由总线1608而电性地连接到处理器1602。网络接口1612连接到网络1614，使得处理器1602和计算机可读的储存介质1604能够经由网络1614而连接到外部的多个元件。处理器1602配置成执行编码在计算机可读的储存介质1604中的计算机程序代码1606，以便使系统1600可用于执行所述的制程和/或方法的一部分或全部。在一或多个实施方式中，处理器1602是中央处理单元(central processing unit，cpu)、多处理器、分散式处理系统、特定应用集成电路(application specific integrated circuit,asic)、和/或合适的处理单元。
320.在一或多个实施方式中，计算机可读的储存介质1604是电子的、磁的、光的、电磁的、红外线的、和/或半导体系统(或设备或装置)。例如，计算机可读的储存介质1604包括半导体或固态记忆体、磁带、可移动计算机磁盘、随机存取记忆体(random access memory,ram)、只读记忆体(read-only memory,rom)、硬磁盘、和/或光盘。在使用光盘的一或多个实施方式中，计算机可读的储存介质1604包括光盘只读记忆体(cd-rom)、可读写光盘(compact disk-read/write,cd-r/w)、和/或数字影音光盘(digital video disc,dvd)。
321.在一或多个实施方式中，储存介质1604储存了计算机程序代码1606，计算机程序代码1606配置为使得系统1600(其中这种执行表示(至少部分地)电子设计自动化工具)可用于执行所述的制程和/或方法的一部分或全部。在一或多个实施方式中，储存介质1604也储存了有助于执行所述的制程和/或方法的一部分或全部的信息。在一或多个实施方式中，储存介质1604储存了标准单元的库1607其包括本文所揭示的多个标准单元。在一或多个实施方式中，储存介质1604储存了对应于本文所揭示的一或多个布局的一或多个布局图1609。
322.电子设计自动化系统1600包括输入/输出接口1610。输入/输出接口1610耦合到外部电路。在一或多个实施方式中，输入/输出接口1610包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏、和/或游标方向键，用于向处理器1602传送信息和命令。
323.电子设计自动化系统1600也包括网络接口1612其耦合到处理器1602。网络接口1612允许系统1600与网络1614通信，一或多个其他计算机系统连接到网络1614。网络接口1612包括无线网络接口，例如蓝牙、无线保真(wifi)、全球无线微波存取(wimax)、通用封包无线服务(gprs)、或宽频分码多工接取(wcdma)，或包括有线网络接口，例如以太网(ethernet)、通用串行总线(usb)、或1364高效能串联总线(ieee-1364)。在一或多个实施方式中，所述的制程和/或方法的一部分或全部在两个或多个系统1600中实施。
324.系统1600配置为通过输入/输出接口1610而接收信息。通过输入/输出接口1610所接收的信息包括指令、数据、设计规则、多个标准单元的库、和/或由处理器1602所处理的其他参数中的一或多者。此信息经由总线1608而传送到处理器1602。电子设计自动化系统1600配置为通过输入/输出接口1610而接收与使用者界面(ui)相关的信息。信息储存在计算机可读的介质1604中作为使用者界面(user interface,ui)1642。
325.在一些实施方式中，将所述的制程和/或方法的一部分或全部实施为由处理器所执行的独立软件应用。在一些实施方式中，将所述的制程和/或方法的一部分或全部实施为一附加的软件应用的一部分的软件应用。在一些实施方式中，将所述的制程和/或方法的一部分或全部实施为软件应用的插件。在一些实施方式中，将所述的制程和/或方法中的至少一者实施为电子设计自动化工具的一部分的软件应用。在一些实施方式中，将所述的制程
和/或方法的一部分或全部实施为由电子设计自动化系统1600所使用的软件应用。在一些实施方式中，包括多个标准单元的布局图是使用诸如可从益华电脑股份有限公司(cadence design systems，inc)获得的像是的工具、或另一种合适的布局产生工具。
326.在一些实施方式中，这些制程被实现为储存在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的实施例包括但不限于外部的/可移动的和/或内部的/内建的储存或记忆体单元，诸如光盘(例如，dvd)、磁盘(例如，硬盘)、半导体记忆体(例如，只读记忆体、随机存取记忆体)、记忆卡、和类似者中一或多者。
327.图17是根据一些实施方式的集成电路制造系统1700以及与其相关联的集成电路制造流程的框图。在一些实施方式中，基于布局图，使用制造系统1700制造(a)一或多个半导体遮罩或(b)半导体集成电路的一层中的至少一个组件中的至少一者。
328.在图17中，集成电路制造系统1700包括在与制造集成电路装置1760相关的设计、开发、和制造周期、和/或服务中相互作用的多个实体，例如设计公司1720、遮罩公司1730、和集成电路制造商/制造厂(“fab”)1750。在系统1700中的多个实体经由通信网络而连接。在一些实施方式中，通信网络是单个网络。在一些实施方式中，通信网络是各种不同的网络，例如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一或多个其他实体交互作用，并且向一或多个其他实体提供服务、和/或从一或多个其他实体接收服务。在一些实施方式中，设计公司1720、遮罩公司1730、和集成电路制造厂1750中的两者或多者由单个较大的公司所拥有。在一些实施方式中，设计公司1720、遮罩公司1730、和集成电路制造厂1750中的两者或多者共存于共用设施中并使用共用资源。
329.设计公司(或设计团队)1720产生集成电路设计布局图1722。集成电路设计布局图1722包括为集成电路装置1760设计的各种几何图案。几何图案对应于构成待制造的集成电路装置1760的各种组件的金属、氧化物、或半导体层的多个图案。各个层结合以形成各个集成电路特征。例如，集成电路设计布局图1722的一部分包括各种集成电路特征，例如主动区域、栅极电极、源极和漏极、层间互连的金属线或导孔、以及用于接合垫的开口，这些特征将形成在半导体基板(例如硅晶圆)中和设置在半导体基板上的各种材料层中。设计公司1720实施适当的设计程序，以形成集成电路设计布局图1722。设计程序包括逻辑设计、物理设计、或位置和布线中的一或多者。集成电路设计布局图1722呈现在具有多个几何图案的信息的一或多个数据文件中。例如，集成电路设计布局图1722可以用gdsii文件格式或dfii文件格式表达。
330.遮罩公司1730包括数据准备1732和遮罩制造1744。遮罩公司1730使用集成电路设计布局图1722，以制造一或多个遮罩1745，遮罩1745用于根据集成电路设计布局图1722来制造集成电路装置1760的各个层。遮罩公司1730执行遮罩数据准备1732，其中将集成电路设计布局图1722转译成代表性数据文件(representative data file,“rdf”)。遮罩数据准备1732提供代表性数据文件(rdf)至遮罩制造1744。遮罩制造1744包括遮罩写入器。遮罩写入器将代表性数据文件(rdf)转换成在基板上的影像，基板例如遮罩(倍缩光罩)1745或半导体晶圆1753。设计布局图1722由遮罩数据准备1732所操纵，以符合遮罩写入器的特定特性和/或集成电路制造厂1750的要求。在图17中，将遮罩数据准备1732和遮罩制造1744绘示为分隔的多个元件。在一些实施方式中，遮罩数据准备1732和遮罩制造1744可以统称为遮罩数据准备。
331.在一些实施方式中，遮罩数据准备1732包括光学邻近校正(optical proximity correction,opc)，其使用微影增强技术以补偿影像误差，例如可能由绕射、干涉、其他制程效应、和类似者所引起的影像误差。光学邻近校正调整集成电路设计布局图1722。在一些实施方式中，遮罩数据准备1732包括进一步的解析度增强技术(resolution enhancement techniques,ret)，例如离轴照射、亚解析度辅助特征、相位移遮罩、其他合适的技术、和类似者、或其组合。在一些实施方式中，还使用反相微影技术(inverse lithography technology,ilt)，其将光学邻近校正视为逆成像问题。
332.在一些实施方式中，遮罩数据准备1732包括遮罩规则检查器(mask rule checker,mrc)，此遮罩规则检查器使用一组的遮罩创建规则来检查已经在光学邻近校正中经历了处理的集成电路设计布局图1722，该组的遮罩创建规则包含某些几何性和/或连接性限制，以确保足够的余量，从而解决在半导体制造制程中的变异性、和类似者。在一些实施方式中，遮罩规则检查器修改集成电路设计布局图1722，以补偿在遮罩制造1744期间的限制，这可以取消由光学邻近校正执行的部分修改，以满足遮罩创建规则。
333.在一些实施方式中，遮罩数据准备1732包括微影制程检查(lithography process checking,lpc)，其模拟将由集成电路制造厂1750所实施以制造集成电路装置1760的处理。微影制程检查基于集成电路设计布局图1722模拟此处理，以创建模拟制造的装置，例如集成电路装置1760。在微影制程检查模拟中的多个处理参数可以包括与集成电路制造周期的各种制程相关联的多个参数、与用于制造集成电路的工具相关联的多个参数、和/或制造制程的其他方面。微影制程检查考虑了各种因素，例如空间影像对比度、聚焦的深度(depth of focus,dof)、遮罩误差增强因子(mask error enhancement factor,meef)、其他合适的因素、和类似者、或其组合。在一些实施方式中，在模拟的制造的装置已经由微影制程检查创建之后，如果所模拟的装置在形状上不够接近以满足设计规则，则重复光学邻近校正和/或遮罩规则检查器，以进一步再细化集成电路设计布局图1722。
334.应当理解，为了清楚性的目的，已经简化了遮罩数据准备1732的上述描述。在一些实施方式中，数据准备1732包括附加的特征，例如逻辑操作(lop)，以根据制造规则修改集成电路设计布局图1722。另外，在数据准备1732期间应用于集成电路设计布局图1722的多个制程可以用各种不同的顺序来执行。
335.在遮罩数据准备1732之后和在遮罩制造1744期间，基于修改的集成电路设计布局图1722来制造遮罩1745或一组的多个遮罩1745。在一些实施方式中，遮罩制造1744包括基于集成电路设计布局图1722来执行一或多次微影曝光。在一些实施方式中，基于修改的集成电路设计布局图1722，使用一电子束(e-beam)或多重电子束的机制在遮罩(光罩或倍缩光罩)1745上形成图案。形成遮罩1745可以用各种技术。在一些实施方式中，形成遮罩1745使用二元技术。在一些实施方式中，遮罩图案包括不透明区域和透明区域。使用辐射束(例如紫外线(uv))，以曝光已经涂覆在晶圆上的影像敏感材料层(例如，光阻剂)，辐射束被不透明区域所阻挡并通过透明区域而传输。在一个实施例中，遮罩1745的二元遮罩版本包括透明基板(例如熔融的石英)和涂覆在二元遮罩的不透明区域中的不透明材料(例如铬)。在另一个实施例中，形成遮罩1745使用相位移技术。在遮罩1745的相位移遮罩(phase shift mask,psm)版本中，在相位移遮罩上所形成的图案中的各种特征配置为具有适当的相位差异，以提高分辨率和成像品质。在各个实施例中，相位移遮罩可以是衰减式相位移遮罩
(attenuated psm)或交替式相位移遮罩(alternating psm)。在各个制程中，使用由遮罩制造1744所产生的遮罩。例如，使用这样的遮罩在离子布植制程中，以在半导体晶圆1753中形成各种掺杂的区域，在蚀刻制程中以形成在半导体晶圆1753中的各种蚀刻区域，和/或在其他合适的制程中。
336.集成电路制造厂1750是一个集成电路制造企业其包括一或多个用于制造各种不同的集成电路产品的制造设施。在一些实施方式中，集成电路制造厂1750是半导体代工厂。例如，可能存在用于多个集成电路产品的前段制造(产线的前段(front-end-of-line,feol)制造)的制造设施，而第二制造设施可以提供用于集成电路产品的互连件和封装的后段制造(产线的后段(back-end-of-line,beol)制造)，并且第三制造设施可以为代工业务提供其他服务。
337.集成电路制造厂1750包括制造工具1752，其配置为在半导体晶圆1753上执行各种制造操作，因而根据遮罩(例如遮罩1745)来制造集成电路装置1760。在各个实施方式中，制造工具1752包括晶圆步进机、离子布植机、光阻剂涂覆机、处理腔室(例如，化学气相沉积室或低压化学气相沉积炉)、化学机械研磨系统、电浆蚀刻系统、晶圆清洁系统、或能够执行本文所讨论的一或多种合适的制造制程的其他制造设备中的一或多种。
338.集成电路制造厂1750使用由遮罩公司1730所制造的遮罩1745来制造集成电路装置1760。因此，集成电路制造厂1750至少间接地使用集成电路设计布局图1722以制造集成电路装置1760。在一些实施方式中，集成电路制造厂1750使用遮罩1745制造半导体晶圆1753，以形成集成电路装置1760。在一些实施方式中，集成电路制造包括至少间接地基于集成电路设计布局图1722来执行一或多次微影曝光。半导体晶圆1753包括在其上形成具有多个材料层的硅基板或其他合适的基板。半导体晶圆1753还包括一或多个各种掺杂的区域、介电的特征、多层级互连件、和类似者(在后续制造步骤中所形成)。
339.关于集成电路(ic)制造系统(例如，图17的系统1700)的细节，以及与之相关联的集成电路制造流程，例如，可以在以下内容中到，例如在2016年2月9日授予的美国专利其案号9,256,709、2015年10月1日公布的美国专利公开案其案号20150278429、2014年2月6日公布的美国专利公开案其案号20140040838、和2007年8月21日授予的美国专利案其案号7,260,442，其中各者的全部内容在此通过参考而将其并入本文。
340.本揭示内容的多个态样涉及集成电路装置。集成电路装置包括在第一方向延伸的第一类型主动区域半导体结构、和在垂直于第一方向的第二方向延伸的第一栅极导体。第一栅极导体在第一类型晶体管的通道区域处与第一类型主动区域半导体结构相交。集成电路装置也包括在第一方向延伸的第二类型主动区域半导体结构，以及在第二方向延伸的第二栅极导体，第二栅极导体在第二类型晶体管的通道区域处与第二类型主动区域半导体结构相交。第二类型主动区域半导体结构与第一类型主动区域半导体结构堆叠，并且沿着垂直于第一方向和第二方向的第三方向从第一类型主动区域半导体结构偏移。集成电路装置也包括前侧导电层和背侧导电层。前侧导电层朝向第三方向，并位在高于第一类型主动区域半导体结构和第二类型主动区域半导体结构。背侧导电层朝向第三方向，并且位在低于第一类型主动区域半导体结构和第二类型主动区域半导体结构。集成电路装置也包括前侧电源轨、背侧电源轨、前侧信号线、和背侧信号线。前侧电源轨在前侧导电层中在第一方向延伸并且配置为保持第一供应电压。背侧电源轨在背侧导电层中在第一方向延伸并且配置
为保持第二供应电压。前侧信号线在前侧导电层中在第一方向延伸。背侧信号线在背侧导电层中在第一方向延伸。集成电路装置也包括第一源极导电段、第二源极导电段、和漏极导电段。第一源极导电段在第二方向延伸，并且在第一类型晶体管的源极区域处与第一类型主动区域半导体结构相交，并且第一源极导电段通过第一导孔连接器而导电性地连接到前侧电源轨。第二源极导电段在第二方向延伸，并且在第二类型晶体管的源极区域处与第二类型主动区域半导体结构相交，并且通过第二导孔连接器而导电性地连接到背侧电源轨。漏极导电段在第二方向延伸，并且与第一类型主动区域半导体结构和第二类型主动区域半导体结构中的一者或二者相交，并且通过第三导孔连接器而导电性地连接到前侧信号线或背侧信号线。
341.在一些实施方式中，在集成电路装置中，第一栅极导体与第二栅极导体结合并且形成第三栅极导体。
342.在一些实施方式中，在集成电路装置中，经由栅极堆叠绝缘体，第一栅极导体沿着第三方向与第二栅极导体分隔。
343.在一些实施方式中，在集成电路装置中，当沿着第三方向观看时，前侧电源轨和背侧电源轨彼此重叠。
344.在一些实施方式中，在集成电路装置中，当沿着第三方向观看时，前侧电源轨和背侧电源轨沿着多个边界彼此对准。
345.本揭示内容的另一个态样涉及一种集成电路装置。集成电路装置包括第一类型主动区域半导体结构、第二类型主动区域半导体结构、前侧导电层、背侧导电层、多个栅极导体、多个导电段、前侧信号线、背侧信号线、前侧电源轨、以及背侧电源轨。第一类型主动区域半导体结构在第一方向延伸。在第一方向延伸的第二类型主动区域半导体结构与第一类型主动区域半导体结构堆叠。前侧导电层高于第一类型主动区域半导体结构和第二类型主动区域半导体结构。背侧导电层低于第一类型主动区域半导体结构和第二类型主动区域半导体结构。多个栅极导体在垂直于第一方向的第二方向延伸。多个栅极导体中的各者与第一类型主动区域半导体结构和第二类型主动区域半导体结构中的一者或二者相交，同时形成至少一个晶体管的栅极端子。多个导电段在第二方向延伸。多个导电段中的各者与第一类型主动区域半导体结构和第二类型主动区域半导体结构中的一者或二者相交，同时形成至少一个晶体管的源极端子或漏极端子。多个导电段包括第一导电段、第二导电段、与第一类型主动区域半导体结构相交的第三导电段、和与第二类型主动区域半导体结构相交的第四导电段。前侧信号线在前侧导电层中在第一方向延伸，并配置为将在第一导电段处的第一电压变化传输到一或多个栅极导体或传输到一或多个导电段。背侧信号线在背侧导电层中在第一方向延伸，并配置为将在第二导电段处的第二电压变化传输到一或多个栅极导体或传输到一或多个导电段。前侧电源轨在前侧导电层中在第一方向延伸，并且配置为保持第一供应电压，并且通过第一导孔连接器而导电性地连接到第三导电段。背侧电源轨在背侧导电层中在第一方向延伸，并且配置为保持第二供应电压，并且通过第二导孔连接器而导电性地连接到第四导电段。
346.在一些实施方式中，在集成电路装置中，当在垂直于前侧导电层和背侧导电层的方向观看时，前侧电源轨和背侧电源轨彼此重叠。在一些实施方式中，在集成电路装置中，当在垂直于前侧导电层和背侧导电层的方向观看时，前侧电源轨和背侧电源轨彼此重叠约
80％。
347.在一些实施方式中，在集成电路装置中，当在垂直于前侧导电层和背侧导电层的方向观看时，前侧电源轨和背侧电源轨沿着多个边界彼此对准。
348.在一些实施方式中，在集成电路装置中，第一类型主动区域半导体结构在第二类型主动区域半导体结构下方。
349.在一些实施方式中，在集成电路装置中，第一类型主动区域半导体结构和第二类型主动区域半导体结构中的各者包括至少一个纳米片。
350.在一些实施方式中，在集成电路装置中，第一类型主动区域半导体结构和第二类型主动区域半导体结构中的各者包括至少一个纳米线。
351.本揭示内容的另一个态样涉及一种方法。此方法包括在基板上制造沿第一方向延伸的第一类型主动区域半导体结构，制造第一栅极导体其在第一第一类型晶体管的通道区域处与第一类型主动区域半导体结构相交，以及制造第一源极导电段其在第一源极区域处与第一类型主动区域半导体结构相交。此方法包括沉积介电材料层其至少覆盖第一类型主动区域半导体结构，并在介电材料层的顶部上制造在第一方向延伸的第二类型主动区域半导体结构。第二类型主动区域半导体结构与第一类型主动区域半导体结构堆叠。此方法包括制造第二栅极导体其在第一第二类型晶体管的通道区域处与第二类型主动区域半导体结构相交，以及制造第二类型源极导电段其在第二源极区域处与第二类型主动区域半导体结构相交。此方法包括沉积第一绝缘材料其覆盖第二栅极导体和第二源极导电段，在第一绝缘材料上方沉积前侧金属层，以及图案化前侧金属层以形成在第一方向延伸的前侧电源轨和在第一方向延伸的前侧信号线。前侧电源轨通过第一导孔连接器而导电性地连接到第二源极导电段，并且其中前侧信号线通过前侧栅极导孔连接器而导电性地连接到第二栅极导体。此方法包括在基板的背侧上形成背侧金属层，并且图案化背侧金属层以形成在第一方向延伸的背侧电源轨和在第一方向延伸的背侧信号线。背侧电源轨通过第二导孔连接器导电性地连接到第一源极导电段。
352.在一些实施方式中，在制造集成电路装置的方法中，图案化前侧金属层包含图案化前侧金属层以形成在第一方向延伸的第二前侧信号线，第二前侧信号线通过前侧栅极导孔连接器而导电性地连接到第二栅极导体。
353.在一些实施方式中，在制造集成电路装置的方法中，图案化背侧金属层包含图案化背侧金属层，以形成在第一方向延伸的第二背侧信号线，第二背侧信号线通过背侧栅极导孔连接器而导电性地连接到第一栅极导体。
354.在一些实施方式中，制造集成电路装置的方法还包含：制造穿过介电材料层的栅极间连接器，以直接地连接第二栅极导体和第一栅极导体。
355.在一些实施方式中，制造集成电路装置的方法还包含：制造第一漏极导电段其在第一漏极区域处与第一类型主动区域半导体结构相交；以及制造第二漏极导电段其在第二漏极区域处与第二类型主动区域半导体结构相交。
356.在一些实施方式中，制造集成电路装置的方法还包含：制造穿过介电材料层的导电段间连接器，以直接地连接第一漏极导电段和第二漏极导电段。
357.在一些实施方式中，在制造集成电路装置的方法中，制造第一漏极导电段包含制造第一漏极导电段其在第一第一类型晶体管的第一漏极区域处与第一类型主动区域半导
体结构相交。
358.在一些实施方式中，在制造集成电路装置的方法中，制造第一漏极导电段包含制造第一漏极导电段其在第二第一类型晶体管的第一漏极区域处与第一类型主动区域半导体结构相交。
359.在一些实施方式中，在制造集成电路装置的方法中，制造第一源极导电段包含：制造第一源极导电段其在第二第一类型晶体管的第一源极区域处与第一类型主动区域半导体结构相交。
360.本领域普通技术人员将容易看到，一或多个揭示的实施方式实现了上述一或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够实现各种变化、均等者的替换、以及这里广泛揭示的各种其他的实施方式。因此，在此授予的保护仅由所附权利要求书及其均等者中包含的定义来限制。

技术特征：

1.一种集成电路装置，其特征在于，包含：一第一类型主动区域半导体结构，在一第一方向延伸；一第一栅极导体，在垂直于该第一方向的一第二方向延伸，在一第一类型晶体管的一通道区域处与该第一类型主动区域半导体结构相交；一第二类型主动区域半导体结构，在该第一方向延伸，与该第一类型主动区域半导体结构堆叠，并且沿着垂直于该第一方向和该第二方向二者的一第三方向从该第一类型主动区域半导体结构偏移；一第二栅极导体，在该第二方向延伸，在一第二类型晶体管的一通道区域处与该第二类型主动区域半导体结构相交；一前侧导电层，朝向该第三方向，位在高于该第一类型主动区域半导体结构和该第二类型主动区域半导体结构；一背侧导电层，朝向该第三方向，位在低于该第一类型主动区域半导体结构和该第二类型主动区域半导体结构；一前侧电源轨，在该第一方向延伸，在该前侧导电层中，该前侧电源轨配置为保持一第一供应电压；一背侧电源轨，在该第一方向延伸，在该背侧导电层中，该背侧电源轨配置为保持一第二供应电压；一前侧信号线，在该第一方向延伸，在该前侧导电层中；一背侧信号线，在该第一方向延伸，在该背侧导电层中；一第一源极导电段，在该第二方向延伸，在该第一类型晶体管的一源极区域处与该第一类型主动区域半导体结构相交，并且通过一第一导孔连接器而导电性地连接到该前侧电源轨；一第二源极导电段，在该第二方向延伸，在该第二类型晶体管的一源极区域处与该第二类型主动区域半导体结构相交，并且通过一第二导孔连接器而导电性地连接到该背侧电源轨；以及一漏极导电段，在该第二方向延伸，与该第一类型主动区域半导体结构和该第二类型主动区域半导体结构中的一者或二者相交，并且通过一第三导孔连接器而导电性地连接到该前侧信号线或该背侧信号线。2.根据权利要求1所述的集成电路装置，其特征在于，该第一栅极导体与该第二栅极导体结合并且形成一第三栅极导体。3.根据权利要求1所述的集成电路装置，其特征在于，经由一栅极堆叠绝缘体，该第一栅极导体沿着该第三方向与该第二栅极导体分隔。4.一种集成电路装置，其特征在于，包含：一第一类型主动区域半导体结构，在一第一方向延伸；一第二类型主动区域半导体结构，在该第一方向延伸，与该第一类型主动区域半导体结构堆叠；一前侧导电层，高于该第一类型主动区域半导体结构和该第二类型主动区域半导体结构；一背侧导电层，低于该第一类型主动区域半导体结构和该第二类型主动区域半导体结
构；多个栅极导体，在垂直于该第一方向的一第二方向延伸，该些栅极导体中的各者与该第一类型主动区域半导体结构和该第二类型主动区域半导体结构中的一者或二者相交，同时形成至少一个晶体管的一栅极端子；多个导电段，在该第二方向延伸，该些导电段中的各者与该第一类型主动区域半导体结构和该第二类型主动区域半导体结构中的一者或二者相交，同时形成至少一个晶体管的一源极端子或一漏极端子，并且其中所述多个导电段包括一第一导电段、一第二导电段、一第三导电段其与该第一类型主动区域半导体结构相交，和一第四导电段其与该第二类型主动区域半导体结构相交；一前侧信号线，在该第一方向延伸，在该前侧导电层中，并且该前侧信号线配置为将在该第一导电段处的一第一电压变化传输到一或多个该些栅极导体或传输到一或多个该些导电段；一背侧信号线，在该第一方向延伸，在该背侧导电层中，并且该背侧信号线配置为将在该第二导电段处的一第二电压变化传输到一或多个该些栅极导体或传输到一或多个该些导电段；一前侧电源轨，在该第一方向延伸，在该前侧导电层中，该前侧电源轨配置为保持一第一供应电压，并且通过一第一导孔连接器而导电性地连接到该第三导电段；以及一背侧电源轨，在该第一方向延伸，在该背侧导电层中，该背侧电源轨配置为保持一第二供应电压，并且通过一第二导孔连接器而导电性地连接到该第四导电段。5.根据权利要求4所述的集成电路装置，其特征在于，当在垂直于该前侧导电层和该背侧导电层的一方向观看时，该前侧电源轨和该背侧电源轨彼此重叠约80％。6.根据权利要求4所述的集成电路装置，其特征在于，当在垂直于该前侧导电层和该背侧导电层的一方向观看时，该前侧电源轨和该背侧电源轨沿着多个边界彼此对准。7.一种制造集成电路装置的方法，其特征在于，包含：在一基板上制造在一第一方向延伸的一第一类型主动区域半导体结构；制造一第一栅极导体其在一第一第一类型晶体管的一通道区域处与该第一类型主动区域半导体结构相交；制造一第一源极导电段其在一第一源极区域与该第一类型主动区域半导体结构相交；沉积一介电材料层其至少覆盖该第一类型主动区域半导体结构；在该介电材料层顶部上制造在该第一方向延伸的一第二类型主动区域半导体结构，其中该第二类型主动区域半导体结构与该第一类型主动区域半导体结构堆叠；制造一第二栅极导体其在一第一第二类型晶体管的一通道区域处与该第二类型主动区域半导体结构相交；制造一第二源极导电段其在一第二源极区域处与该第二类型主动区域半导体结构相交；沉积一第一绝缘材料其覆盖该第二栅极导体和该第二源极导电段；在该第一绝缘材料上方沉积一前侧金属层，并且图案化该前侧金属层，以形成在该第一方向延伸的一前侧电源轨和在该第一方向延伸的一前侧信号线，其中该前侧电源轨通过一第一导孔连接器而导电性地连接到该第二源极导电段，并且其中该前侧信号线通过一前
侧栅极导孔连接器而导电性地连接到该第二栅极导体；以及在基板的一背侧上形成一背侧金属层，并且图案化该背侧金属层，以形成在该第一方向延伸的一背侧电源轨和在该第一方向延伸的一背侧信号线，其中该背侧电源轨通过一第二导孔连接器而导电性地连接到该第一源极导电段。8.根据权利要求7所述的制造集成电路装置的方法，其特征在于，图案化该前侧金属层包含图案化该前侧金属层以形成在该第一方向延伸的一第二前侧信号线，该第二前侧信号线通过一前侧栅极导孔连接器而导电性地连接到该第二栅极导体。9.根据权利要求7所述的制造集成电路装置的方法，其特征在于，图案化该背侧金属层包含图案化该背侧金属层，以形成在该第一方向延伸的一第二背侧信号线，该第二背侧信号线通过一背侧栅极导孔连接器而导电性地连接到该第一栅极导体。10.根据权利要求7所述的制造集成电路装置的方法，其特征在于，还包含：制造穿过该介电材料层的一栅极间连接器，以直接地连接该第二栅极导体和该第一栅极导体。

技术总结

一种集成电路装置和制造集成电路的方法，集成电路装置包括第一类型主动区域半导体结构、第一栅极导体、与第一类型主动区域半导体结构堆叠的第二类型主动区域半导体结构、以及第二栅极导体。集成电路装置也包括高于两个主动区域半导体结构的前侧导电层、和低于两个主动区域半导体结构的背侧导电层。集成电路装置也包括在前侧导电层中的前侧电源轨和前侧信号线、以及包括在背侧导电层中的背侧电源轨和背侧信号线。集成电路装置也包括连接到前侧电源轨的第一源极导电段、和连接到背侧电源轨的第二源极导电段。集成电路装置还包括连接到前侧信号线或者背侧信号线的漏极导电段。侧信号线或者背侧信号线的漏极导电段。侧信号线或者背侧信号线的漏极导电段。

技术研发人员：

陈志良 吴国晖 蔡庆威 张尚文 田丽钧

受保护的技术使用者：

台湾积体电路制造股份有限公司

技术研发日：

2022.04.28

技术公布日：

2022/11/24