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相位校正电路、时钟缓冲器和包括其的半导体装置的制作方法

相位校正电路、时钟缓冲器和包括其的半导体装置
1.相关申请的交叉引用
2.本技术要求于2021年3月25日提交的申请号为10-2021-0038622的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
3.各种实施例总体上涉及半导体电路，并且具体地，涉及相位校正电路、时钟缓冲器和包括该时钟缓冲器的半导体装置。

背景技术：

4.半导体电路(例如半导体存储器件)可以使用时钟信号用于读取和/或写入操作。时钟信号可以包括多相时钟信号，诸如4相时钟信号。在一些实施方式中，半导体存储器件的时钟缓冲器可以接收由半导体存储器件外部的电路提供的时钟信号并产生多相时钟信号。偏斜可能存在于所产生的多相时钟信号中，和/或可能会由用于传输相应多相时钟信号的不同信号传输路径之间的差异引入。当多相时钟信号存在偏斜时，使用多相时钟信号处理数据的电路的性能可能会下降，从而导致数据可靠性的下降或其他问题。

技术实现要素：

5.各种实施例涉及一种能够检测和调整多相时钟信号的偏斜的相位校正电路、时钟缓冲器和包括其的半导体装置。
6.在一个实施例中，一种相位校正电路可以包括：测试时钟发生单元，其包括多个信号路径并且被配置为响应于多个选择信号和多个相位控制信号来产生多个测试时钟信号；检测单元，其被配置为基于多个测试时钟信号来产生多个检测电压；以及控制单元，其被配置为：产生多个选择信号，根据多个检测电压来检测多个信号路径的相位偏斜，以及产生用于校正相位偏斜的多个相位控制信号。
7.在一个实施例中，一种时钟缓冲器可以包括：相位分离器，其被配置为接收外部时钟信号以产生多相时钟信号；多个信号路径，其被配置为：延迟多相时钟信号，以及将延迟的多相时钟信号输出为相位校正时钟信号；以及相位校正电路，其被配置为：阻止多相时钟信号到多个信号路径的输入，产生多个测试时钟信号，以及通过允许多个测试时钟信号经过多个信号路径来检测和校正多个信号路径的偏斜。
8.在一个实施例中，一种半导体装置可以包括：存储区；数据输出电路；其被配置为：从存储区接收数据以及根据相位校正时钟信号输出数据；多个信号路径，其被配置为：延迟多相时钟信号，以及将延迟的多相时钟信号输出为相位校正时钟信号；以及时钟缓冲器，其被配置为：接收外部时钟信号以产生多相时钟信号，阻止多相时钟信号到多个信号路径的输入，产生多个测试时钟信号，以及通过允许多个测试时钟信号经过多个信号路径来检测和校正多个信号路径的偏斜。
附图说明
9.图1是示出根据实施例的半导体装置的示例的框图。
10.图2是图1的半导体装置的示例中的相位校正电路的示例的框图。
11.图3是图2的相位校正电路的第一测试时钟发生单元的示例的示意图。
12.图4是图2的相位校正电路的检测单元的示例的示意图。
13.图5是图2的相位校正电路的控制单元的示例的框图。
14.图6是示出根据实施例的相位校正方法的示例的流程图。
15.图7包括示出图6的相位校正方法的采样步骤的示例的示意图。
16.图8示出图6的相位校正方法的采样步骤中的信号波形的示例。
17.图9a包括示出图6的相位校正方法的最大值检测步骤的示例的流程图。
18.图9b包括示出图6的相位校正方法的最小值检测步骤的示例的流程图。
19.图10示出图6的相位校正方法的在延迟时间调整步骤之后的采样步骤中的信号波形的示例。
具体实施方式
20.在下文中，将参考附图更详细地描述某些实施例。
21.图1是示出根据实施例的半导体装置10的示例的框图。
22.参考图1，根据实施例的半导体装置10可以包括时钟缓冲器11、存储区13和数据输出电路15。
23.在所示示例中，时钟缓冲器11可以接收外部时钟信号clk和clkb以产生多相时钟信号iclk、iclkb、qclk和qclkb。时钟缓冲器11可以将已通过多个信号路径31至34的信号输出作为相位校正时钟信号iclkc、iclkbc、qclkc和qclkbc。在测试模式下，时钟缓冲器11可以例如在其中不连接主机(诸如提供外部时钟信号clk和clkb的存储器控制器)的配置中在不使用外部时钟信号clk和clkb的情况下产生多个测试时钟信号。时钟缓冲器11可以通过允许多个测试时钟信号经过多相时钟信号iclk、iclkb、qclk和qclkb所经过的多个信号路径31至34来检测和校正多个信号路径31至34的偏斜。在测试模式下，时钟缓冲器11可以阻止多相时钟信号iclk、iclkb、qclk和qclkb输入到多个信号路径31至34，并且可以产生多个测试时钟信号。在正常模式下，时钟缓冲器11可以不产生多个测试时钟信号，而是作为代替可以将相位校正时钟信号iclkc、iclkbc、qclkc和qclkbc输出到时钟缓冲器11的外部，所述相位校正时钟信号iclkc、iclkbc、qclkc和qclkbc可以是通过允许多相时钟信号iclk、iclkb、qclk和qclkb通过多个信号路径31至34而产生的。
24.在图1所示的示例中，时钟缓冲器11可以包括相位分离器20、多个信号路径31至34、以及相位校正电路100。多个信号路径31至34和相位校正电路100可以共享一些公共电路。
25.相位分离器20可以接收外部时钟信号clk和clkb来产生多相时钟信号iclk、iclkb、qclk和qclkb。相位分离器20可以将外部时钟信号clk和clkb的相位分离并同时分频，以使得与外部时钟信号clk和clkb相比，多相时钟信号iclk、iclkb、qclk和qclkb具有较低的频率(例如，分频的频率)，例如大约1/2或1/4。
26.多个信号路径31至34可以将多相时钟信号iclk、iclkb、qclk和qclkb传输到数据
输出电路15。多个信号路径31至34可以延迟多相时钟信号iclk、iclkb、qclk和qclkb并将延迟的信号作为相位校正时钟信号iclkc、iclkbc、qclkc和qclkbc传输到数据输出电路15。
27.相位校正电路100可以(例如，在测试模式下)在无多相时钟信号iclk、iclkb、qclk和qclkb输入的情况下产生多个测试时钟信号。相位校正电路100可以通过使用由相位校正电路100产生的多个测试时钟信号来检测和校正多相时钟信号iclk、iclkb、qclk和qclkb可以通过的多个信号路径31至34的偏斜。在测试模式下，相位校正电路100可以阻止多相时钟信号iclk、iclkb、qclk和qclkb输入到多个信号路径31至34中，并且可以产生多个测试时钟信号以用于相位校正。在正常模式下，相位校正电路100可以不产生多个测试时钟信号，而是作为代替可以将相位校正时钟信号iclkc、iclkbc、qclkc和qclkbc输出到时钟缓冲器11的外部，所述相位校正时钟信号iclkc、iclkbc、qclkc和qclkbc可以是通过允许多相时钟信号iclk、iclkb、qclk和qclkb通过多个信号路径31至34而产生的。
28.存储区13可以包括易失性存储器或非易失性存储器至少一种。易失性存储器的示例可以包括静态ram(sram)、动态ram(dram)、以及同步dram(sdram)等。非易失性存储器的示例可以包括只读存储器(rom)、可编程rom(prom)、电可擦除可编程rom(eeprom)、电可编程rom(eprom)、闪存、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、以及铁电ram(fram)等。存储区13可以在半导体装置10的读取操作期间输出储存的数据，并且可以在写入操作期间储存来自半导体装置10的外部的数据。
29.数据输出电路15可以根据相位校正时钟信号iclkc、iclkbc、qclkc和qclkbc而将从存储区13输出的数据发送到半导体装置10的外部。
30.图2是图1的半导体装置10的示例中的相位校正电路100的示例的框图。
31.在图2所示的示例中，相位校正电路100可以包括测试时钟发生单元101、检测单元103和控制单元105。
32.测试时钟发生单元101可以响应于多个选择信号sel《0:3》和多个相位控制信号cpc《a:d》来产生多个测试时钟信号rod《0:3》。多个相位控制信号cpc《a:d》中的每一个可以包括至少一个信号比特位。测试时钟发生单元101可以响应于多个选择信号sel《0:3》来阻止诸如多相时钟信号iclk、iclkb、qclk和qclkb的外部信号输入到多个信号路径31至34，并且可以产生多个测试时钟信号rod《0:3》。测试时钟发生单元101可以响应于多个选择信号sel《0:3》来停止产生多个测试时钟信号rod《0:3》，并且可以通过允许多相时钟信号iclk、iclkb、qclk和qclkb通过多个信号路径31至34来产生相位校正时钟信号iclkc、iclkbc、qclkc和qclkbc。测试时钟发生单元101可以通过响应于多个相位控制信号cpc《a:d》而调整多个信号路径31至34之间的延迟时间来校正例如由于多个信号路径31至34的差异而引起的多相时钟信号iclk、iclkb qclk和qclkb的偏斜。测试时钟发生单元101可以包括第一测试时钟发生单元至第四测试时钟发生单元110、120、130和140。测试时钟发生单元101中包括的测试时钟发生单元的数量可以取决于输入信号的数量，例如多相时钟信号iclk、iclkb、qclk和qclkb的数量，并且因此可以根据多相时钟信号的数量而变化。第一测试时钟发生单元至第四测试时钟发生单元110、120、130和140可以具有基本相同的配置。
33.第一测试时钟发生单元110可以响应于第一选择信号sel《0》(例如，具有高电平)来阻止多相时钟信号iclk、iclkb、qclk和qclkb之中的第一相位时钟信号(例如，相位时钟信号iclk)的输入，并且可以产生第一测试时钟信号(例如，测试时钟信号rod《0》)。第一测
试时钟发生单元110可以响应于第一选择信号sel《0》(例如，具有低电平)来停止产生第一测试时钟信号，并且可以通过允许第一相位时钟信号经过第一信号路径31来产生第一相位校正时钟信号(例如，相位校正时钟信号iclkc)。第一测试时钟发生单元110可以通过响应于第一相位控制信号(例如，相位控制信号cpc《a》)而调整第一信号路径31中的延迟时间来校正第一相位时钟信号的偏斜。
34.第二测试时钟发生单元120可以响应于第二选择信号sel《1》(例如，具有高电平)来阻止多相时钟信号iclk、iclkb、qclk和qclkb之中的第二相位时钟信号(例如，相位时钟信号qclk)的输入，并且可以产生第二测试时钟信号(例如，测试时钟信号rod《1》)。第二测试时钟发生单元120可以响应于第二选择信号sel《1》(例如，具有低电平)来停止产生第二测试时钟信号，并且可以通过允许第二相位时钟信号经过第二信号路径32来产生第二相位校正时钟信号(例如，相位校正时钟信号iclkc)。第二测试时钟发生单元120可以通过响应于第二相位控制信号(例如，相位控制信号cpc《b》)而调整第二信号路径32中的延迟时间来校正第二相位时钟信号的偏斜。
35.第三测试时钟发生单元130可以响应于第三选择信号sel《2》(例如，处于高电平)来阻止多相时钟信号iclk、iclkb、qclk和qclkb之中的第三相位时钟信号(例如，相位时钟信号iclkb)的输入，并且可以产生第三测试时钟信号(例如，测试时钟信号rod《2》)。第三测试时钟发生单元130可以响应于第三选择信号sel《2》(例如，处于低电平)来停止产生第三测试时钟信号，并且可以通过允许第三相位时钟信号经过第三信号路径33来产生第三相位校正时钟信号(例如，相位校正时钟信号iclkbc)。第三测试时钟发生单元130可以通过响应于第三相位控制信号(例如，相位控制信号cpc《c》)而调整第三信号路径33中的延迟时间来校正第三相位时钟信号的偏斜。
36.第四测试时钟发生单元140可以响应于第四选择信号sel《3》(例如，处于高电平)来阻止多相时钟信号iclk、iclkb、qclk和qclkb之中的第四相位时钟信号(例如，相位时钟信号qclkb)的输入，并且可以产生第四测试时钟信号(例如，测试时钟信号rod《3》)。第四测试时钟发生单元140可以响应于第四选择信号sel《3》(例如，处于低电平)来停止产生第四测试时钟信号，并且可以通过允许第四相位时钟信号经过第四信号路径34来产生第四相位校正时钟信号(例如，相位校正时钟信号qclkbc)。第四测试时钟发生单元140可以通过响应于第四相位控制信号(例如，相位控制信号cpc《d》)而调整第四信号路径34中的延迟时间来校正第四相位时钟信号的偏斜。
37.检测单元103可以响应于多个选择信号sel《0:3》和多个测试时钟信号rod《0:3》来产生多个检测电压v《0:3》。
38.控制单元105可以产生多个选择信号sel《0:3》以匹配相位校正电路100的操作，根据多个检测电压v《0:3》来检测多个信号路径31至34的相位偏斜，以及产生用于校正相位偏斜的多个相位控制信号cpc《a:d》。
39.图3是图2的相位校正电路100的示例中的第一测试时钟发生单元110的示例的示意图。
40.参考图3，第一测试时钟发生单元110可以包括多路复用器210、振荡电路220和延迟调整电路230。
41.多路复用器210可以响应于第一选择信号sel《0》来输出第一相位时钟信号iclk和
第一测试时钟信号rod《0》(或第一测试时钟信号rod《0》的反相)之一。
42.振荡电路220可以响应于第一选择信号sel《0》来产生第一测试时钟信号rod《0》。振荡电路220可以是环形振荡器并且可以在第一选择信号sel《0》处于高电平时产生第一测试时钟信号rod《0》，并且可以在第一选择信号sel《0》处于低电平时将第一测试时钟信号rod《0》固定为预定电平，例如高电平或低电平。振荡电路220可以包括第一信号路径31的至少一部分、反相器221和与非(nand)门222。第一信号路径31可以包括反相器阵列。反相器221可以将第一信号路径31的输出反相。反相器221的输出可以被输出为第一测试时钟信号rod《0》。与非门222可以对反相器221的输出和第一选择信号sel《0》执行与非运算，并将与非运算结果输出到多路复用器210的输入端口。
43.延迟调整电路230可以响应于第一相位控制信号cpc《a》来调整第一信号路径31中的延迟时间。延迟调整电路230可以包括具有可变电容的电容器230。电容器230可以具有连接到接地端子的一端。由于电容器230的电容根据第一相位控制信号cpc《a》而变化，所以电容器230可以改变第一信号路径31中的延迟时间，并从而改变第一测试时钟信号rod《0》的频率。在一些实施例中，电容器230的电容调整的范围可以与第一相位控制信号cpc《a》的比特位的数量成比例地增加。
44.图4是图2的相位校正电路100的检测单元103的示例的示意图。
45.在图4所示的示例中，检测单元103可以包括多路复用器310、电流源320、第一开关部330、第二开关部340和电容器阵列350。
46.多路复用器310可以根据多个选择信号sel《0:3》来选择并输出多个测试时钟信号rod《0:3》中的一个测试时钟信号。例如，多路复用器310可以在第一选择信号sel《0》为高电平时输出第一测试时钟信号rod《0》，在第二选择信号sel《1》为高电平时输出第二测试时钟信号rod《1》，在第三选择信号sel《2》为高电平时输出第三测试时钟信号rod《2》，以及在第四选择信号sel《3》为高电平时输出第四测试时钟信号rod《3》。
47.第一开关部330的第一端可以连接到电流源320。在一个示例中，第一开关部330可以当多路复用器310的输出处于高电平时被接通，并且可以当多路复用器310的输出处于低电平时被断开。
48.第二开关部340可以包括开关341到344，开关341到344中的每一个开关的一端可以连接到第一开关部330的第二端。开关341到344可以相应地根据多个选择信号sel《0:3》而被接通/断开。
49.电容器阵列350可以包括分别连接到第二开关部340的开关341到344的电容器351到354。电容器351至354可以由来自电流源320的电流充电以产生电容器351至354两端的电压信号。充电时间以及因此电容器351至354两端的电压的电平可以由测试时钟信号rod《0:3》和选择信号sel《0:3》来控制。储存在电容器351至354中的电压可以被输出为多个检测电压v《0:3》。
50.图5是图2的相位校正电路100的控制单元105的示例的框图。
51.在图5所示的示例中，控制单元105可以包括第一多路复用器410、第二多路复用器420、比较器430和状态机440。
52.第一多路复用器410可以根据多个第一比较控制信号cmp1《0:3》来选择并输出多个检测电压v《0:3》中的一个检测电压。
53.第二多路复用器420可以根据多个第二比较控制信号cmp2《0:3》来选择并输出多个检测电压v《0:3》中的另一个检测电压。
54.比较器430可以通过将第一多路复用器410的输出与第二多路复用器420的输出进行比较来产生比较结果信号cmpout。
55.状态机440可以产生多个选择信号sel《0:3》、多个第一比较控制信号cmpl《0:3》、多个第二比较控制信号cmp2《0:3》、和多个相位控制信号cpc《a:d》，以使用为半导体装置10的操作而设计的程序来控制相位校正电路100的相位校正操作。例如，状态机440可以产生多个选择信号sel《0:3》，以便对多个检测电压v《0:3》进行采样。状态机440可以产生多个第一比较控制信号cmp1《0:3》和多个第二比较控制信号cmp2《0:3》，以使得多个检测电压v《0:3》中的检测电压v《0:3》可以相互比较并且可以根据比较结果来产生比较结果信号cmpout。状态机440可以根据比较结果信号cmpout来检测多个检测电压v《0:3》之中的最大值和最小值。状态机440可以基于最小值来产生多个相位控制信号cpc《a:d》以调整多个信号路径31至34的延迟时间，从而允许多个信号路径31至34之间的延迟时间的差被减小或消除。状态机440可以根据最大值是否被改变来确定是否结束相位校正电路100的相位校正操作。
56.图6是示出根据实施例的相位校正方法的示例的流程图。
57.根据实施例的相位校正操作可以在没有输入外部时钟信号clk和clkb的状态下执行，或者可以通过强制阻止多相时钟信号iclk、iclkb qclk和qclkb到多个信号路径31至34的输入来执行。
58.在图6所示的示例中，首先，可以执行采样步骤s100。采样步骤s100可以包括产生对应于经过多个信号路径31至34的多个测试时钟信号rod《0:3》中的每一个的高电平持续时间的电压的操作，即多个检测电压v《0:3》。下面参考图7和图8详细描述采样步骤s100的操作的示例。
59.在采样步骤s100之后，可以执行最大值/最小值检测步骤s200以检测多个检测电压v《0:3》之中的最大值和最小值。下面参考图9a和图9b来详细描述最大值/最小值检测步骤s200的操作的示例。
60.在最大值/最小值检测步骤s200之后，可以执行延迟时间调整步骤s300。延迟时间调整步骤s300可以包括调整多个信号路径31至34之中的与最小值对应的信号路径的延迟时间，从而校正通过对应的信号路径传输的信号的相位延迟。
61.在延迟时间调整步骤s300之后，可以执行采样步骤s400和最大值/最小值检测步骤s500。可以以与采样步骤s100基本相同的方式来执行采样步骤s400。可以以与最大值/最小值检测步骤s200基本相同的方式来执行最大值/最小值检测步骤s500。
62.在最大值/最小值检测步骤s500之后，确定最大值是否已经改变(在步骤s600中)。当步骤s600的确定结果表明最大值已经改变时，可以结束相位校正操作。由于步骤s600的确定结果表明最大值已经改变意味着多个信号路径31至34之间的延迟时间的差已经减小到预设的误差范围内的事实，相位校正操作可以结束。另一方面，当步骤s600的确定结果表明最大值没有改变时，可以再次执行步骤s300、s400、s500和s600。
63.图7和图8示出图6的采样步骤s100的示例。图7示出用于由第一测试时钟发生单元110和检测单元103产生第一检测电压v《0》的采样过程的示例。图8示出在采样步骤s100期间多个选择信号sel《0:3》、多个测试时钟信号rod《0:3》和多个检测电压v《0:3》的波形。
64.参考图8，图5的状态机440可以依次将多个选择信号sel《0:3》的选择信号设置为高电平持续各自的预定持续时间。
65.参考图7，当多个选择信号sel《0:3》之中只有第一选择信号sel《0》处于高电平时，第一相位时钟信号iclk到第一信号通路31的输入被阻止，并且振荡电路220可以操作以产生第一测试时钟信号rod《0》。由于仅第一选择信号sel《0》处于高电平，所以第二开关部340的开关341至344之中的仅开关341可以被接通，并且多路复用器310可以输出第一测试时钟信号rod《0》以在第一测试时钟信号rod《0》的高电平持续时间期间接通第一开关部330。因此，电容器351可以在第一开关部330的接通持续时间期间由电流源320充电，并且通过充电产生的电容器351两端的电压可以是第一检测电压v《0》。通过以上述方式将多个选择信号sel《0:3》的选择信号依次设置为高电平持续各自的预定持续时间，可以在图6的采样步骤s100中产生第二检测电压v《1》、第三检测电压v《2》和第四检测电压v《3》。
66.图8示出多个测试时钟信号rod《0:3》的每个测试时钟信号具有四个时钟脉冲的示例。然而，本公开不限于此。在不同的实施例中，多个测试时钟信号rod《0:3》的每个测试时钟信号中的脉冲的数量可以根据例如电流源320的电路设计、电容器230的容量等而变化。图8示出由于测试时钟信号rod《0:3》的不同的高电平持续时间以及因此电容器351至354的不同充电时间，检测电压v《0:3》可以不同。检测电压v《0:3》的最大值与检测电压v《0:3》的最小值之间的电压间隙可以表明测试时钟信号rod《0:3》之间的差以及信号路径31至34的传播延迟之间的差。
67.图9a和图9b包括示出图6的最大值/最小值检测步骤s200的示例的流程图。
68.下面参考图9a来描述控制单元105的用于检测多个检测电压v《0:3》之中的最大值的操作的示例。
69.在所示示例中，控制单元105可以在步骤s201中开始最大值(max)检测。例如，控制单元105可以首先将第一比较控制信号cmp1《0》和第二比较控制信号cmp2《1》设置为高电平。由于第一比较控制信号cmp1《0》和第二比较控制信号cmp2《1》处于高电平，所以第一多路复用器410可以选择第一检测电压v《0》并将第一检测电压v《0》输出到比较器430，并且第二多路复用器420可以选择第二检测电压v《1》并将第二检测电压v《1》输出到比较器430。比较器430可以通过在步骤s202中将第一检测电压v《0》的电平与第二检测电压v《1》的电平进行比较来产生比较结果信号cmpout。第一多路复用器410、第二多路复用器420和比较器430根据多个第一比较控制信号cmp1《0:3》和多个第二比较控制信号cmp2《0:3》的操作可以类似于上面关于例如图5描述的操作。
70.在步骤s203中，控制单元105可以确定在步骤s202中产生的比较结果信号cmpout是否处于高电平(h)。当步骤s203的确定结果表明步骤s202中产生的比较结果信号cmpout处于高电平时，即当第一检测电压v《0》的电平高于第二检测电压v《1》的电平时，在步骤s204中，控制单元105可以将第二比较控制信号cmp2《2》设置为高电平，将第一检测电压v《0》的电平与第三检测电压v《2》的电平进行比较，并产生比较结果信号cmpout。
71.在步骤s205中，控制单元105可以确定在步骤s204中产生的比较结果信号cmpout是否处于高电平。当步骤s205中的确定结果表明在步骤s204中产生的比较结果信号cmpout处于高电平时，即当第一检测电压v《0》的电平高于第三检测电压v《2》的电平时，在步骤s206中，控制单元105可以将第二比较控制信号cmp2《3》设置为高电平，将第一检测电压v《0
》的电平与第四检测电压v《3》的电平进行比较，并产生比较结果信号cmpout。
72.在步骤s207中，控制单元105可以确定在步骤s206中产生的比较结果信号cmpout是否处于高电平。当步骤s207中的确定结果表明在步骤s206中产生的比较结果信号cmpout处于高电平时，即当第一检测电压v《0》的电平高于第四检测电压v《3》的电平时，在步骤s208和步骤s209中，控制单元105可以确定和保存第一检测电压v《0》为最大值(max)。
73.当步骤s207中的确定结果表明在步骤s206中产生的比较结果信号cmpout处于低电平时，即当第一检测电压v《0》的电平低于第四检测电压v《3》的电平时，在步骤s210和步骤s209中，控制单元105可以确定和保存第四检测电压v《3》为最大值。
74.当步骤s205中的确定结果表明在步骤s204中产生的比较结果信号cmpout处于低电平时，即当第一检测电压v《0》的电平低于第三检测电压时电压v《2》的电平时，在步骤s211中，控制单元105可以将第一比较控制信号cmp1《3》设置为高电平，将第四检测电压v《3》的电平与第三检测电压v《2》的电平进行比较，并产生比较结果信号cmpout。
75.在步骤s212中，控制单元105可以确定在步骤s211中产生的比较结果信号cmpout是否处于高电平。当步骤s212中的确定结果表明在步骤s211中产生的比较结果信号cmpout处于高电平时，即当第四检测电压v《3》的电平高于第三检测电压v《2》的电平时，在步骤s213和步骤s209中，控制单元105可以确定和保存第四检测电压v《3》为最大值。
76.当步骤s212中的确定结果表明在步骤s211中产生的比较结果信号cmpout处于低电平时，即当第四检测电压v《3》的电平低于第三检测电压v《2》的电平时，在步骤s214和步骤s209中，控制单元105可以确定和保存第三检测电压v《2》为最大值。
77.当步骤s203中的确定结果表明在步骤s202中产生的比较结果信号cmpout处于低电平时，即当第一检测电压v《0》的电平低于第二检测电压v《1》的电平时，在步骤s215中，控制单元105可以将第一比较控制信号cmp1《2》设置为高电平，将第三检测电压v《2》的电平和第二检测电压v《1》的电平进行比较，并产生比较结果信号cmpout。
78.在步骤s216中，控制单元105可以确定在步骤s215中产生的比较结果信号cmpout是否处于高电平。当步骤s216中的确定结果表明在步骤s215中产生的比较结果信号cmpout处于高电平时，即当第三检测电压v《2》的电平高于第二检测电压v《1》的电平时，在步骤s217中，控制单元105可以将第二比较控制信号cmp2《3》设置为高电平，将第三检测电压v《2》的电平与第四检测电压v《3》的电平进行比较，并产生比较结果信号cmpout。
79.在步骤s218中，控制单元105可以确定在步骤s217中产生的比较结果信号cmpout是否处于高电平。当步骤s218中的确定结果表明在步骤s217中产生的比较结果信号cmpout处于高电平时，即当第三检测电压v《2》的电平高于第四检测电压v《3》的电平时，在步骤s219和步骤s209中，控制单元105可以确定和保存第三检测电压v《2》为最大值。
80.当步骤s218中的确定结果表明在步骤s217中产生的比较结果信号cmpout处于低电平时，即当第三检测电压v《2》的电平低于第四检测电压v《3》的电平时，在步骤s220和步骤s209中，控制单元105可以确定和保存第四检测电压v《3》为最大值。
81.当步骤s216中的确定结果表明在步骤s215中产生的比较结果信号cmpout处于低电平时，即当第三检测电压v《2》的电平低于第二检测电压v《1》的电平时，在步骤s221中，控制单元105可以将第一比较控制信号cmp1《3》设置为高电平，将第四检测电压v《3》的电平与第二检测电压v《1》的电平进行比较，并产生比较结果信号cmpout。
82.在步骤s222中，控制单元105可以确定在步骤s221中产生的比较结果信号cmpout是否处于高电平。当步骤s222中的确定结果表明在步骤s221产生的比较结果信号cmpout处于高电平时，即当第四检测电压v《3》的电平高于第二检测电压v《1》的电平时，在步骤s223和步骤s209中，控制单元105可以确定和保存第四检测电压v《3》为最大值。
83.当步骤s222的确定结果表明在步骤s221中产生的比较结果信号cmpout处于低电平时，即当第四检测电压v《3》的电平低于第二检测电压v《1》的电平时，在步骤s224和步骤s209中，控制单元105可以确定和保存第二检测电压v《1》并为最大值。
84.下面参考图9b描述控制单元105的用于检测多个检测电压v《0:3》之中的最小值的操作的示例。
85.在所示示例中，控制单元105可以在步骤s225中开始最小值(min)检测。在步骤s226中，控制单元205可以将第一比较控制信号cmp1《0》和第二比较控制信号cmp2《1》设置为高电平，将第一检测电压v《0》的电平与第二检测电压v《1》的电平进行比较，并产生比较结果信号cmpout。
86.在步骤s227中，控制单元105可以确定在步骤s226中产生的比较结果信号cmpout是否处于高电平(h)。当步骤s227中的确定结果表明在步骤s226中产生的比较结果信号cmpout处于低电平时，即当第一检测电压v《0》的电平低于第二检测电压v《1》的电平时，在步骤s228中，控制单元105可以将第二比较控制信号cmp2《2》设置为高电平，将第一检测电压v《0》的电平与第三检测电压v《2》的电平进行比较，并产生比较结果信号cmpout。
87.在步骤s229中，控制单元105可以确定在步骤s228中产生的比较结果信号cmpout是否处于高电平。当步骤s229的确定结果表明在步骤s228中产生的比较结果信号cmpout处于低电平时，即当第一检测电压v《0》的电平低于第三检测电压v《2》的电平时，在步骤s230中，控制单元105可以将第二比较控制信号cmp2《3》设置为高电平，将第一检测电压v《0》的电平与第四检测电压v《3》的电平进行比较，并产生比较结果信号cmpout。
88.在步骤s231中，控制单元105可以确定在步骤s230中产生的比较结果信号cmpout是否处于高电平。当步骤s231的确定结果表明在步骤s230中产生的比较结果信号cmpout处于低电平时，即当第一检测电压v《0》的电平低于第四检测电压v《3》的电平时，在步骤s232和步骤s233中，控制单元105可以确定和保存第一检测电压v《0》为最小值(min)。
89.当步骤s231中的确定结果表明在步骤s230中产生的比较结果信号cmpout处于高电平时，即当第一检测电压v《0》的电平高于第四检测电压v《3》的电平时，在步骤s234和步骤s233中，控制单元105可以确定和保存第四检测电压v《3》为最小值。
90.当步骤s229中的确定结果表明在步骤s228中产生的比较结果信号cmpout处于高电平时，即当第一检测电压v《0》的电平高于第三检测电压v《2》的电平时，在步骤s235中，控制单元105可以将第一比较控制信号cmp1《3》设置为高电平，将第四检测电压v《3》的电平与第三检测电压v《2》的电平进行比较，并产生比较结果信号cmpout。
91.在步骤s236中，控制单元105可以确定在步骤s235中产生的比较结果信号cmpout是否处于高电平。当步骤s236中的确定结果表明在步骤s235产生的比较结果信号cmpout处于低电平时，即当第四检测电压v《3》的电平低于第三检测电压v《2》的电平时，在步骤s237和步骤s233中，控制单元105可以确定和保存第四检测电压v《3》为最小值。
92.当步骤s236中的确定结果表明在步骤s235中产生的比较结果信号cmpout处于高
电平时，即当第四检测电压v《3》的电平高于第三检测电压v《2》的电平时，在步骤s238和步骤s233中，控制单元105可以确定和保存第三检测电压v《2》为最小值。
93.当步骤s227中的确定结果表明在步骤s226中产生的比较结果信号cmpout处于高电平时，即当第一检测电压v《0》的电平高于第二检测电压v《1》的电平时，在步骤s239中，控制单元105可以将第一比较控制信号cmp1《2》设置为高电平，将第三检测电压v《2》的电平与第二检测电压v《1》的电平进行比较，并产生比较结果信号cmpout。
94.在步骤s240中，控制单元105可以确定在步骤s239中产生的比较结果信号cmpout是否处于高电平。当步骤s240中的确定结果表明在步骤s239中产生的比较结果信号cmpout处于高电平时，即当第三检测电压v《2》的电平高于第二检测电压v《1》的电平时，在步骤s241中，控制单元105可以将第一比较控制信号cmp1《3》设置为高电平，将第四检测电压v《3》的电平与第二检测电压v《1》的电平进行比较，并产生比较结果信号cmpout。
95.在步骤242中，控制单元105可以确定在步骤s241中产生的比较结果信号cmpout是否处于高电平。当步骤s242中的确定结果表明在步骤s241中产生的比较结果信号cmpout处于高电平时，即当第四检测电压v《3》的电平高于第二检测电压v《1》的电平时，在步骤s243和步骤s233中，控制单元105可以确定和保存第二检测电压v《1》为最小值。
96.当步骤s242中的确定结果表明在步骤s241中产生的比较结果信号cmpout处于低电平时，即当第四检测电压v《3》的电平低于第二检测电压v《1》的电平时，在步骤s244和步骤s233中，控制单元105可以确定和保存第四检测电压v《3》为最小值。
97.当步骤s240中的确定结果表明在步骤s239中产生的比较结果信号cmpout处于低电平时，即当第三检测电压v《2》的电平低于第二检测电压v《1》的电平时，在步骤s245中，控制单元105可以将第二比较控制信号cmp2《3》设置为高电平，将第三检测电压v《2》的电平与第四检测电压v《3》的电平进行比较，并产生比较结果信号cmpout。
98.在步骤s246中，控制单元105可以确定在步骤s245中产生的比较结果信号cmpout是否处于高电平。当步骤s246中的确定结果表明在步骤s245中产生的比较结果信号cmpout处于高电平时，即当第三检测电压v《2》的电平高于第四检测电压v《3》的电平时，在步骤s247和步骤s233中，控制单元105可以确定和保存第四检测电压v《3》为最小值。
99.当步骤s246中的确定结果表明在步骤s245中产生的比较结果信号cmpout处于低电平时，即当第三检测电压v《2》的电平低于第四检测电压v《3》的电平时，在步骤s248和步骤s233中，控制单元105可以确定和保存第三检测电压v《2》为最小值。
100.图10示出图6的相位校正方法的在延迟时间调整步骤s300之后的采样步骤s400中的信号波形的示例。
101.在所示的示例中，在上述图6的最大值/最小值检测步骤s200中第四检测电压v《3》可以被确定为最小值，并且随着延迟时间调整步骤s300被执行，第四信号路径34中的延迟时间可以增加。例如，控制单元105可以产生第四相位控制信号cpc《d》并将该第四相位控制信号cpc《d》施加到延迟调整电路(例如，可调电容器，诸如电容器230)以增加延迟调整电路的电容，从而增加第四信号路径34的时间延迟。
102.通过在其中第四信号路径34中的延迟时间已经增加的状态下执行采样步骤s400，可以检测到第四检测电压v《3》的电平的增加。这样，随着上述图6的步骤s300、s400、s500和s600被重复，多个信号路径31至34之间的延迟时间的差被减小到预设误差范围内，并且检
测电压的最小值和最大值之间的电压间隙可以被减小到一定范围内，从而可以结束相位校正操作。
103.本公开所属领域的技术人员可以理解，在不改变本公开的技术精神或本质特征的情况下，可以以其他具体形式实施本公开。因此，应当理解，上述实施例在所有方面都是示例性的，而不是限制性的。本发明的范围由以下所描述的权利要求而非详细的描述来限定，并且应当理解为，权利要求的含义和范围以及由其等效概念衍生的所有变化或修改形式均被包括在本发明的范围内。

技术特征：

1.一种相位校正电路，包括：测试时钟发生单元，其包括多个信号路径，并且响应于多个选择信号和多个相位控制信号来产生多个测试时钟信号；检测单元，其使用所述多个测试时钟信号来产生多个检测电压；以及控制单元，其：产生所述多个选择信号；根据所述多个检测电压来检测所述多个信号路径的相位偏斜；以及产生用于校正所述多个信号路径的相位偏斜的所述多个相位控制信号。2.根据权利要求1所述的相位校正电路，其中，所述测试时钟发生单元响应于所述多个选择信号来阻止外部信号输入到所述多个信号路径。3.根据权利要求1所述的相位校正电路，其中，所述测试时钟发生单元：响应于所述多个选择信号来停止产生所述多个测试时钟信号；以及允许外部信号经过所述多个信号路径。4.根据权利要求1所述的相位校正电路，其中，所述测试时钟发生单元包括多个测试时钟发生单元，所述多个测试时钟发生单元中的每一个包括：多路复用器，其：响应于所述多个选择信号之中的第一选择信号来输出外部信号或者所述多个测试时钟信号之中的第一测试时钟信号；振荡电路，其产生所述第一测试时钟信号；以及延迟调整电路，其：响应于所述多个相位控制信号之中的第一相位控制信号来调整所述多个信号路径之中的第一信号路径中的延迟时间。5.根据权利要求4所述的相位校正电路，其中，所述振荡电路包括：所述第一信号路径；以及逻辑门，其：组合所述第一选择信号和所述第一信号路径的输出，以及将组合信号提供给所述多路复用器。6.根据权利要求1所述的相位校正电路，其中，所述检测单元包括：多路复用器，其：根据所述多个选择信号来选择并输出所述多个测试时钟信号中的一个测试时钟信号；第一开关部，所述第一开关部的一端连接到电流源，并且所述第一开关部根据所述多路复用器的输出进行操作；第二开关部，所述第二开关部的一端连接到所述第一开关部的另一端，并且所述第二开关部根据所述多个选择信号进行操作；以及电容器阵列，其被连接到所述第二开关部并且将所储存的电压输出作为所述多个检测电压。7.根据权利要求1所述的相位校正电路，其中，所述控制单元包括：第一多路复用器，其根据多个第一比较控制信号来选择并输出所述多个检测电压中的一个检测电压；第二多路复用器，其根据多个第二比较控制信号来选择并输出所述多个检测电压中的另一个检测电压；比较器，其通过将所述第一多路复用器的输出与所述第二多路复用器的输出进行比较
来产生比较结果信号；以及状态机，其针对所述相位校正电路的相位校正操作产生所述多个选择信号、所述多个第一比较控制信号、所述多个第二比较控制信号和所述多个相位控制信号。8.根据权利要求7所述的相位校正电路，其中，所述状态机：根据所述比较结果信号来检测所述多个检测电压之中的最大值和最小值；基于所述最小值来产生所述多个相位控制信号；以及基于所述多个检测电压的最大值是否改变来确定是否结束所述相位校正电路的相位校正操作。9.一种时钟缓冲器，包括：相位分离器，其接收外部时钟信号以产生多相时钟信号；多个信号路径，其：延迟所述多相时钟信号，以及将延迟的多相时钟信号输出为相位校正时钟信号；以及相位校正电路，其：阻止所述多相时钟信号输入到所述多个信号路径；产生多个测试时钟信号，以及通过允许所述多个测试时钟信号经过所述多个信号路径来检测和校正所述多个信号路径的偏斜。10.根据权利要求9所述的时钟缓冲器，其中，所述相位校正电路：在测试模式下，阻止所述多相时钟信号输入到所述多个信号路径；以及在正常模式下，停止产生所述多个测试时钟信号，以及允许所述多相时钟信号经过所述多个信号路径。11.根据权利要求9所述的时钟缓冲器，其中，所述相位校正电路包括：测试时钟发生单元，其：响应于多个选择信号和多个相位控制信号来产生所述多个测试时钟信号；检测单元，其使用所述多个测试时钟信号来产生多个检测电压；以及控制单元，其：产生所述多个选择信号；基于所述多个检测电压来检测所述多个信号路径的偏斜；以及产生用于校正所述多个信号路径的偏斜的所述多个相位控制信号。12.根据权利要求11所述的时钟缓冲器，其中，所述测试时钟发生单元包括多个测试时钟发生单元，所述多个测试时钟发生单元中的每一个包括：多路复用器，其：响应于所述多个选择信号之中的第一选择信号来输出所述多相时钟信号之中的第一相位时钟信号或者所述多个测试时钟信号之中的第一测试时钟信号；振荡电路，其产生所述第一测试时钟信号；以及延迟调整电路，其：响应于所述多个相位控制信号之中的第一相位控制信号来调整所述多个信号路径之中的第一信号路径中的延迟时间。13.根据权利要求11所述的时钟缓冲器，其中，所述检测单元包括：多路复用器，其：根据所述多个选择信号来选择并输出所述多个测试时钟信号中的一个测试时钟信号；第一开关部，所述第一开关部的一端连接到电流源，并且所述第一开关部根据所述多
路复用器的输出进行操作；第二开关部，所述第二开关部的一端连接到所述第一开关部的另一端，并且所述第二开关部根据所述多个选择信号进行操作；以及电容器阵列，其被连接到所述第二开关部并且产生所述多个检测电压。14.根据权利要求11所述的时钟缓冲器，其中，所述控制单元：确定所述多个检测电压的最大值和最小值；基于所述最小值来产生所述多个相位控制信号；以及基于所述最大值是否改变来确定是否结束所述相位校正电路的相位校正操作。15.一种半导体装置，包括：存储区；数据输出电路，其：从所述存储区接收数据，以及根据相位校正时钟信号来输出所述数据；多个信号路径，其：延迟多相时钟信号，以及将延迟的多相时钟信号输出为所述相位校正时钟信号；以及时钟缓冲器，其：接收外部时钟信号以产生所述多相时钟信号；阻止所述多相时钟信号输入到所述多个信号路径；产生多个测试时钟信号；以及通过允许所述多个测试时钟信号经过所述多个信号路径来检测所述多个信号路径的偏斜。16.根据权利要求15所述的半导体装置，其中，所述时钟缓冲器：在测试模式下，阻止所述多相时钟信号输入到所述多个信号路径；以及在正常模式下，停止产生所述多个测试时钟信号，以及允许所述多相时钟信号经过所述多个信号路径。17.根据权利要求15所述的半导体装置，其中，所述时钟缓冲器：检测通过允许所述多个测试时钟信号经过所述多个信号路径而产生的多个检测电压的最大值和最小值；基于所述最小值来校正所述多个信号路径的偏斜；以及基于所述最大值是否改变来确定是否结束相位校正操作。18.根据权利要求15所述的半导体装置，其中，所述时钟缓冲器包括：相位分离器，其接收所述外部时钟信号以产生所述多相时钟信号；测试时钟发生单元，其：响应于多个选择信号和多个相位控制信号来产生所述多个测试时钟信号；检测单元，其使用所述多个测试时钟信号来产生多个检测电压；以及控制单元，其：产生所述多个选择信号；根据所述多个检测电压来检测所述多个信号路径的偏斜；以及产生用于校正所述多个信号路径的偏斜的所述多个相位控制信号。19.根据权利要求18所述的半导体装置，其中，所述测试时钟发生单元包括多个测试时
钟发生单元，所述多个测试时钟发生单元中的每一个包括：多路复用器，其：响应于所述多个选择信号之中的第一选择信号来输出所述多相时钟信号之中的第一相位时钟信号或者所述多个测试时钟信号之中的第一测试时钟信号；振荡电路，其响应于所述第一选择信号来产生所述第一测试时钟信号；以及延迟调整电路，其：响应于所述多个相位控制信号之中的第一相位控制信号来调整所述多个信号路径之中的第一信号路径中的延迟时间。20.根据权利要求18所述的半导体装置，其中，所述检测单元包括：多路复用器，其：根据所述多个选择信号来选择并输出所述多个测试时钟信号中的一个测试时钟信号；第一开关部，所述第一开关部的一端连接到电流源，并且所述第一开关部根据所述多路复用器的输出进行操作；第二开关部，所述第二开关部的一端连接到所述第一开关部的另一端，并且所述第二开关部根据所述多个选择信号进行操作；以及电容器阵列，其被连接到所述第二开关部并且将所储存的电压输出为所述多个检测电压。

技术总结

本申请公开了相位校正电路、时钟缓冲器和包括其的半导体装置。该相位校正电路包括：测试时钟发生单元，其包括多个信号路径并且被配置为响应于多个选择信号和多个相位控制信号来产生多个测试时钟信号；检测单元，其被配置为使用所述多个测试时钟信号来产生多个检测电压；以及控制单元，其被配置为：产生所述多个选择信号；根据所述多个检测电压来检测所述多个信号路径的相位偏斜；以及产生用于校正所述多个信号路径的相位偏斜的多个相位控制信号。多个信号路径的相位偏斜的多个相位控制信号。多个信号路径的相位偏斜的多个相位控制信号。