一种减法存内计算装置的制作方法

1.本发明涉及存内计算领域，特别是涉及一种减法存内计算装置。

背景技术：

2.卷积神经网络(cnns)在大规模识别任务中的精度得到了前所未有的提高。然而，算法复杂度和内存访问限制了cnns硬件的能量效率和加速速度。
3.因此，亟需将一部分的计算放在存储阵列中进行，以提高计算效率。

技术实现要素：

4.本发明的目的是提供一种减法存内计算装置，能够按列进行单bit存内计算，进而提高计算效率。
5.为实现上述目的，本发明提供了如下方案：
6.一种减法存内计算装置，包括：字线驱动模块、开关sw1、开关sw2、开关sw3、开关sw4、电容c1、电容c2、adc模块以及一列sram存储单元；
7.每个sram存储单元分别与所述字线驱动模块、位线bl以及位线blb连接；
8.所述开关sw1的一端与位线bl连接；所述开关sw1的另一端分别与所述电容c1的一端以及所述adc模块连接；所述电容c1的另一端与所述开关sw4的一端以及所述电容c2的一端连接；所述开关sw4的另一端接地；所述电容c2的另一端分别与开关sw2的一端以及所述开关sw3的一端连接；所述开关sw2的另一端与位线blb连接；所述开关sw3的另一端接地。
9.可选地，所述sram存储单元为6t sram存储单元。
10.可选地，所述sram存储单元用于存储权重；所述权重为+1或-1。
11.可选地，所述字线驱动模块用于驱动字线wl的打开或关断。
12.可选地，计算阶段为所述开关sw1、所述开关sw2以及所述开关sw4闭合，所述开关sw3断开。
13.可选地，求差阶段为所述开关sw1、所述开关sw2以及所述开关sw4断开，所述开关sw3闭合。
14.可选地，所述adc模块用于在求差阶段时，进行模数转换。
15.根据本发明提供的具体实施例，本发明公开了以下技术效果：
16.本发明所提供的一种减法存内计算装置，每个sram存储单元分别与所述字线驱动模块、位线bl以及位线blb连接，并通过开关sw1、开关sw2、开关sw3、开关sw4、电容c1和电容c2的设置，进而实现一列sram存储单元上单bit正负叠加的计算，并且其计算的各阶段划分简单，不会出现额外的复杂时序控制要求。各个列之间可以独立的工作，具有很好的并发性，可以大幅提升计算效率。
附图说明
17.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所
需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为本发明所提供的一种减法存内计算装置结构示意图。
具体实施方式
19.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
20.本发明的目的是提供一种减法存内计算装置，能够按列进行单bit存内计算，进而提高计算效率。
21.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
22.图1为本发明所提供的一种减法存内计算装置结构示意图，如图1所示，本发明所提供的一种减法存内计算装置，包括：字线驱动模块、开关sw1、开关sw2、开关sw3、开关sw4、电容c1、电容c2、adc模块以及一列sram存储单元。一列sram存储单元包括多个sram存储单元。
23.每个sram存储单元分别与所述字线驱动模块、位线bl以及位线blb连接；
24.所述开关sw1的一端与位线bl连接；所述开关sw1的另一端分别与所述电容c1的一端以及所述adc模块连接；所述电容c1的另一端与所述开关sw4的一端以及所述电容c2的一端连接；所述开关sw4的另一端接地；所述电容c2的另一端分别与开关sw2的一端以及所述开关sw3的一端连接；所述开关sw2的另一端与位线blb连接；所述开关sw3的另一端接地。
25.所述sram存储单元为6t sram存储单元。所述sram存储单元用于存储权重；所述权重为+1或-1；权重为+1时，电容c1放电；权重为-1时，电容c2放电。
26.所述字线驱动模块用于驱动字线wl的打开或关断。所述字线驱动模块的输出的数据为wl[0]....wl[n-2]，wl[n-1]；根据数据wl[0]....wl[n-2]，wl[n-1]确定字线wl的打开或关断，字线wl的打开或关断代表了输入数据为1/0。在计算周期内字线的打开脉宽是否到来便代表了乘积的结果，进而一列上的计算结果会累计在电容c1和电容c2上。电容c1和电容c2分别代表了正数和负数部分。
[0027]
如果字线wl上有一个打开的脉冲，则代表权重乘1，产生放电，如果计算中无脉冲到来，则代表权重乘0，并不产生放电。
[0028]
计算阶段为所述开关sw1、所述开关sw2以及所述开关sw4闭合，所述开关sw3断开。
[0029]
求差阶段为所述开关sw1、所述开关sw2以及所述开关sw4断开，所述开关sw3闭合，此时所述adc模块进行模数转换。
[0030]
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
[0031]
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据
本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

技术特征：

1.一种减法存内计算装置，其特征在于，包括：字线驱动模块、开关sw1、开关sw2、开关sw3、开关sw4、电容c1、电容c2、adc模块以及一列sram存储单元；每个sram存储单元分别与所述字线驱动模块、位线bl以及位线blb连接；所述开关sw1的一端与位线bl连接；所述开关sw1的另一端分别与所述电容c1的一端以及所述adc模块连接；所述电容c1的另一端与所述开关sw4的一端以及所述电容c2的一端连接；所述开关sw4的另一端接地；所述电容c2的另一端分别与所述开关sw2的一端以及所述开关sw3的一端连接；所述开关sw2的另一端与位线blb连接；所述开关sw3的另一端接地。2.根据权利要求1所述的一种减法存内计算装置，其特征在于，所述sram存储单元为6t sram存储单元。3.根据权利要求1所述的一种减法存内计算装置，其特征在于，所述sram存储单元用于存储权重；所述权重为+1或-1。4.根据权利要求1所述的一种减法存内计算装置，其特征在于，所述字线驱动模块用于驱动字线wl的打开或关断。5.根据权利要求1所述的一种减法存内计算装置，其特征在于，计算阶段为所述开关sw1、所述开关sw2以及所述开关sw4闭合，所述开关sw3断开。6.根据权利要求1所述的一种减法存内计算装置，其特征在于，求差阶段为所述开关sw1、所述开关sw2以及所述开关sw4断开，所述开关sw3闭合。7.根据权利要求1所述的一种减法存内计算装置，其特征在于，所述adc模块用于在求差阶段时，进行模数转换。

技术总结

本发明涉及一种减法存内计算装置。该装置中每个SRAM存储单元分别与字线驱动模块、位线BL以及位线BLB连接；开关SW1的一端与位线BL连接；开关SW1的另一端分别与电容C1的一端以及ADC模块连接；电容C1的另一端与开关SW4的一端以及电容C2的一端连接；开关SW4的另一端接地；电容C2的另一端分别与开关SW2的一端以及开关SW3的一端连接；开关SW2的另一端与位线BLB连接；开关SW3的另一端接地。本发明能够按列进行单bit存内计算，进而提高计算效率。进而提高计算效率。进而提高计算效率。

技术研发人员：

乔树山 李润成 尚德龙 周玉梅

受保护的技术使用者：

中科南京智能技术研究院

技术研发日：

2022.07.27

技术公布日：

2022/9/30