第32卷第4期集宁师专学报Vol.32，No.4
2010年12月Journal of JiningTeachers College Dec.2010
收稿日期：2010-06-13
作者简介：聂阳，男，汉族，内蒙古乌兰察布市人，硕士，研究方向：系统级芯片设计、D SP 电路设计。基金资助：2010年度内蒙古自治区高等学校科学研究项目：《基于FPG A 的数字电路教学方法变革与研究思路》（编号：N ） 聂阳，赵鹏宇，荆丽丽
(集宁师范学院物理系，内蒙古乌兰察布012000)
摘要：本文分析了毛刺信号的消除电路，以电路实例给出毛刺信号消除的三种电路解决方案，并利用FPG A 和ED A 仿真软件给出了仿真结果，具有一定的工程指导意义。关键词：毛刺信号；延时电路；定时电路中图分类号：TN 492文献标识码：A 文章编号：1009-7171(2010)04-0011-05 1引言
信号在数字系统内部传输时，都有一定的延时。延时的大小不仅与连线的长短和逻辑单元的数目有关，还受器件的制造工艺、工作电压、温度等条件的影响；同时信号的高低电平转换也需要一定的过渡时间[]1。当多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为毛刺。1.1电路理论分析
根据理论分析，若实现如下电路y=a
b +c
d ，其电路原理图和仿真图如图1、2所
示，从图2中可以看到4
个信号都发生变化时，电路的输出产生毛刺。
图1
电路原理图
图2电路仿真图
第一联动
J 10212
12集宁师专学报第32卷
2毛刺信号消除电路解决方案
2.1消除毛刺信号—增加冗余项
函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。因此竞争是动态过程，它发生在输入变量变化时。此时，若在两个卡诺图圆圈相切处增加一个冗余的卡诺图圈，即卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。
0001111000001001001011111110
01
表1卡诺图
增加冗余项后y=a
b +c
d +a
b
c
d 的电路原理图和仿真图如图3、4
所示。
图3
添加冗余项后电路原理图
图添加冗余项电路仿真图
其优点是可以消除毛刺信号。但其缺点为：（）增加冗余项电路，资源消耗多。（）
a b
cd 412
第4期
聂阳，赵鹏宇，荆丽丽：毛刺信号消除电路的研究与实现13通用程度差，只适合逻辑比较简单的电路，如计数器型电路毛刺无法解决，不适合复杂的逻辑系统。
2.2消除毛刺信号—延时电路[]2
延时电路就是使用触发器、寄存器等时序元件或对输入、输出或电路通道上的信号进行适当的延时或延时采样，使处理过的信号在输出后能避开毛刺。如图5、6所示。
图5添加延时电路原理图
图6添加延时电路仿真图
延时量由延时时钟c l k决定，如果cl k的周期小于毛刺信号的宽度，毛刺信号仍然可以被采到，如图7所示。
皮诺敛酸
7cl k
图添加延时电路的周期小于毛刺信号宽度仿真图
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当延时电路c l k 的周期小于毛刺信号宽度时，采用增加延时电路和利用多个延时信号相与的结果做为
最终的输出结果。如图8所示，增加两级延时后，经过与门得输出信号十分干净，已滤除了毛刺信号。
图8增加两级延时后电路原理图
图9增加两级延时后仿真图
此方法的优点是可以滤除毛刺信号，对于小于时钟周期的毛刺信号也可以滤除。其缺点为：（1）输出信号变窄；（2）需增加延时电路数量，至少3级；（3）时钟频率要求较高。2.3消除毛刺信号—定时电路
[]3[]
4利用两个计数器对输入信号的高电平和低电平的持续时间（脉宽）进行计数，只有当高电平的计数
时间大于某值，则判为遇到正常信号，输出为逻辑“1”，若低电平的计数器大于某值，则输出逻辑“0”。具体代码如下：
m odul e m aoci (cl k,di n,dout );i nput cl k,di n;//工作时钟信号和输入信号out put dout ;r eg dout ;
[3]_,_；高电平和低电平计数器y @()对低电平脉宽计数
r eg :0h l evel l l evel //a l w a s posedge c l k //begi n
第4期
聂阳，赵鹏宇，荆丽丽：毛刺信号消除电路的研究与实现15
i f(!di n)
l_l e vel<=l_l evel+1;
el se
l_l e vel<=4'b000;
e nd
应崇江
a l w ays@(posedge cl k)//对高电平脉宽计数
begi n
i f(di n)
h_l e vel<=h_l evel+1;
el se
h_l e vel<=4'b000;
e nd
a l w ays@(posedge cl k)
begi n
i f(h_l eve l>4'b1100)//对高电平脉宽计数一旦大于12，输出1
dout<=1'b1;
el se i f(l_l e vel>4'b0111)//对低电平脉宽计数一旦大于7，输出0
dout<=1'b0;
e nd
oele ndm odul e
3、总结语
数字系统设计过程中，毛刺信号的消除是工程师必须面对的棘手问题。若本级电路的毛刺信号没有得到消除，毛刺信号可能会传输到后几级电路从而导致整个系统不稳定。本文通过具体实例和方法设计了消除毛刺信号电路。作为启迪，可据此提出其他的更好的方法。
参考文献：
[1]阎石.《数字电子技术基础》[M].第五版.北京：高等教育出版社，2005：200-203.
[2]楼观涛.《FPG A设计中毛刺信号的产生及消除》[J].电子世界，2004年第7期：32-33.
[3]聂名义.《一种滤除低速时钟信号毛刺干扰的方法》：中国，200410080476[P].2006电热恒温鼓风干燥机
[4]潘松.《E D A技术与V eri l og H D L》[M].北京：清华大学出版社，2009：302-305.
The Research and implementation of glitch signal
elimination circuit
Nie yang,Zhao peng yu,Jing li li
(Physics Department of Jining Teachers College,Wulanchabu Inner Mongolia012000) Abstract:This paper analyzes the glitch signal elimination circuit.Circuit example is given to the three circuits to eliminate glitch signal solution，And use FPGA and EDA simulation software simulation results, which has engineering significance.
e words:glitch signal dela circuit timing circuits
K y；y；
>quartz插件
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