半导体装置及读出方法与流程

1.本发明涉及一种包含与非(nand)型快闪存储器(flash memory)等的半导体装置，尤其涉及一种快闪存储器的读出方法。

背景技术：

2.在nand型的快闪存储器中，搭载有响应来自外部的命令来读出多个页面的读出功能(突发(burst)读出功能)。页面缓冲器/读出电路例如包含两个锁存器(latch)，在进行读出动作时，在其中一个锁存器中保持从阵列读出的数据的期间，能够输出保持在另一个锁存器中的数据。

技术实现要素：

3.图1表示nand型快闪存储器的页面缓冲器电路和与其连接的位线选择电路的结构的电路图。此处，表示了由偶数位线gble与奇数位线gblo共用的一个页面缓冲器/读出电路10。为了方便，以对晶体管的栅极施加的信号来表示所述晶体管。
4.页面缓冲器/读出电路10包含两个锁存器l1、l2，在锁存器l1与锁存器l2之间连接有传输用晶体管tr1、传输用晶体管tr2，在锁存器l1与锁存器l2之间能够进行双向的数据传输。锁存器l1的节点slr1连接于晶体管blcd1以及晶体管dtg的共用s/d，锁存器l2的节点slr2连接于晶体管blcd2。晶体管dtg在程序校验等中，将来自电压供给节点v2的电压vdd选择性地充电至节点slr1，或者将节点slr1选择性地放电至接地(gnd)。而且，锁存器l2经由未图示的数据线dl、数据线/dl等而连接于输入/输出电路。
5.在电压供给节点v2与读出节点sns之间，串联连接有晶体管vg以及晶体管reg，晶体管vg的栅极连接于晶体管dtg的s/d。电压供给节点v1经由晶体管blpre而连接于读出节点sns。电压供给节点v1在对位线进行预充电时供给电压vdd，在对锁存器l1进行重置时供给gnd。在读出节点sns与节点bls之间，串联连接有晶体管blcn以及晶体管blclamp。
6.位线选择电路20包含用于选择偶数位线gble的晶体管blse、用于选择奇数位线gblo的晶体管blso、用于将虚拟电源virpwr连接至偶数位线gble的晶体管yble、以及用于将虚拟电源virpwr连接至奇数位线gblo的晶体管yblo。在偶数位线gble/奇数位线gblo与源极线sl之间连接有nand串。在读出动作中，当偶数位线gble被选择时，奇数位线gblo不被选择，当奇数位线gblo被选择时，偶数位线gble不被选择。对于选择位线供给预充电电压，对于非选择位线供给gnd。
7.以往的页面读出如图2以及图3的虚线所示，必须执行位线的初始化(s10)、锁存器l1的初始化(s20)、页面缓冲器电路的初始化(s30)、选择位线的预充电(s40)。参照图4的时间图来说明这些步骤s10～s40的动作。此处，假设偶数位线gble被选择。
8.在时刻t1，将虚拟电源virpwr设为gnd电平，使晶体管yble、晶体管yblo导通(h电平)，将位线gble、位线gblo设为gnd，对位线gble、位线gblo进行初始化(s10)。位线的初始化是为了读出数据的读出的稳定化而进行。
9.与位线的初始化并行地，在时刻t1至时刻t2的期间内，将电压供给节点v1设为gnd电平，使晶体管blpre、晶体管blcd1导通(h电平)，将节点slr1设置(l1 set l)为l电平(gnd)，对锁存器l1进行初始化(s20)。锁存器l1的初始化是为了进行读出数据读出的稳定化而进行。
10.在时刻t3至时刻t4的期间内，将电压供给节点v1设为vdd(内部供给电压：例如2.0v)，使晶体管blpre、晶体管blclamp、晶体管blcn依序导通(h电平)，使晶体管yble断开，将读出节点sns充电至vdd，将节点tobl、节点bls充电至vclmp1(vclmp1＜vdd)，对页面缓冲器/读出电路进行初始化(s30)。此时，对于晶体管blclamp的栅极，施加电压vclmp1+vth(vth为晶体管blclamp1的阈值)，对于晶体管blpre、晶体管blcn的栅极，施加能够使vdd通过节点sns、节点bls的足够高的电压。
11.接下来，在时刻t4，使晶体管blse导通，对偶数位线gble供给电压vclmp1，对选择位线gble进行预充电(s40)，以进行选择存储单元的读出的准备。另一方面，在选择位线gble的预充电期间内，非选择位线gblo经由晶体管yblo而电连接至虚拟电源virpwr的gnd电平。通过使非选择位线gblo强制成为gnd，造成位线屏蔽(shield)，因耦合(coupling)造成的噪声得以削减，使读出数据的读出稳定化，且确保连接于非选择位线的nand串的数据保持特性。
12.例如，步骤s10～步骤s20的处理需要约1μs，步骤s30的处理需要约1μs，步骤s40的处理需要5μs～6μs，作为页面缓冲器/读出电路以及位线的设置(set up)时间，需要约7μs～8μs。而且，在快闪存储器实施错误检验和校正(error checking and correction，ecc)的情况下，读出时间有可能进一步变长。
13.本发明的目的在于，解决此种以往的问题，提供一种能够实现高速读出的半导体装置以及读出方法。
14.本发明的读出方法为nand型快闪存储器的读出方法，nand型快闪存储器包含选择偶数位线或奇数位线的位线选择电路、以及连接于位线选择电路的页面缓冲器/读出电路，读出方法包括：第一步骤，通过连接于位线选择电路的第一电压供给源的供给电压来对选择位线进行预充电；以及第二步骤，与选择位线的预充电并行地，通过连接于页面缓冲器/读出电路的第二电压供给源的供给电压，来对页面缓冲器/读出电路的锁存器进行初始化。
15.一实施方式中，读出方法还包括第三步骤，第三步骤是与选择位线的预充电并行地，在锁存器的初始化后，通过第二电压供给源的供给电压来对页面缓冲器/读出电路的读出节点进行初始化。一实施方式中，第二步骤以及第三步骤是在选择位线的预充电期间内实施。一实施方式中，第二电压供给源为第二步骤而供给gnd电平，为第三步骤而供给vdd。一实施方式中，读出方法还包括第四步骤，第四步骤是在选择位线的预充电之前，通过第一电压供给源的供给电压来对选择位线进行初始化。一实施方式中，读出方法还包括第五步骤，第五步骤是通过第二电压供给源的供给电压来对非选择位线进行位线屏蔽。一实施方式中，第五步骤还包含：将第一电压供给源的供给电压电连接至非选择位线；以及将位线选择电路连接至页面缓冲器/读出电路。一实施方式中，第五步骤是与第二步骤同时执行。一实施方式中，在开始选择位线的预充电时，使连接于第一电压供给源与选择位线之间的晶体管导通。一实施方式中，第一电压供给源供给预充电电平的电压，晶体管被导通，以使预充电电平不会下降。
16.本发明的半导体装置包括：nand型的存储单元阵列；读出部件，从存储单元阵列的选择页面读出数据；以及输出部件，将由读出部件所读出的数据输出至外部，读出部件包含选择偶数位线或奇数位线的位线选择电路、以及连接于位线选择电路的页面缓冲器/读出电路，读出部件通过连接于位线选择电路的第一电压供给源的供给电压来对选择位线进行预充电，且与选择位线的预充电并行地，通过连接于页面缓冲器/读出电路的第二电压供给源的供给电压来对页面缓冲器/读出电路的锁存器进行初始化。
17.一实施方式中，读出部件进而与选择位线的预充电并行地，在锁存器的初始化后，通过第二电压供给源的供给电压来对页面缓冲器/读出电路的读出节点进行初始化。一实施方式中，读出部件进而在选择位线的预充电之前，通过第一电压供给源的供给电压来对选择位线进行初始化。一实施方式中，读出部件进而通过第二电压供给源的供给电压来对非选择位线进行位线屏蔽。一实施方式中，读出部件进而同时执行非选择位线的位线屏蔽与锁存器的初始化。一实施方式中，在开始选择位线的预充电时，使连接于第一电压供给源与选择位线之间的晶体管导通。一实施方式中，读出部件包含对位线的电压进行检测的检测部件，读出部件使晶体管导通以使第一供给源的供给电压不会下降，且在由检测部件检测到预充电电压时使晶体管断开。一实施方式中，读出部件从第一电压供给源输出预充电电平的电压，且使晶体管导通以使预充电电平的电压不会下降。一实施方式中，读出部件包含输出预充电电平的电压的单位增益缓冲器(unity gain buffer)。
18.根据本发明，与选择位线的预充电并行地进行页面缓冲器/读出电路的锁存器的初始化，因此与以往相比较，能够实现读出的高速化。进而，由于从位线选择电路的第一电压供给源对选择位线进行预充电，因此与从页面缓冲器/读出电路的第二电压供给源对选择位线进行预充电的情况相比较，不需要读出节点等的充电等，能够进行急速的预充电。
附图说明
19.图1表示nand型快闪存储器的页面缓冲器/读出电路与位线选择电路的结构电路图；
20.图2说明以往的读出动作的各步骤的流程；
21.图3例示以往的读出动作的各步骤的信号的流动图；
22.图4表示以往的读出动作的时间图；
23.图5表示本发明的实施例的nand型快闪存储器的结构框图；
24.图6是说明本发明的实施例的读出动作的各步骤流程；
25.图7是例示本发明的实施例的读出动作的各步骤的信号流动图；
26.图8是本发明的实施例的读出动作的时间图；
27.图9的(a)及图9的(b)表示本发明的第二实施例的电压生成电路的结构图；
28.图10是表示本发明的第三实施例的电压生成电路的结构图；
29.图11的(a)及图11的(b)表示本发明的第四实施例的虚拟电源的电压生成电路的结构图。
30.附图标号说明：
31.10：页面缓冲器/读出电路
32.20：位线选择电路
33.100：快闪存储器
34.110：存储单元阵列
35.120：输入/输出电路
36.130：ecc电路
37.140：地址寄存器
38.150：控制器
39.160：字线选择电路
40.170：页面缓冲器/读出电路
41.180：列选择电路
42.190：内部电压产生电路
43.200：pb复制电路
44.210：比较器
45.300：电压生成电路
46.310：vdd驱动电路
47.320：vclmpx驱动电路
48.#0、#1、#1_1、#1_2、#1_3、s10～s40：步骤
49.op：运算放大器
50.ax：行地址信息
51.ay：列地址信息
52.blcd1、blcd2、blclamp、blcn、blpre、blse、blso、dtg、e_blclamp、e_ybl、reg、vg、yble、yblo：晶体管
53.bls、slr1、slr2、tobl：节点
54.det：检测信号
55.gble、r_gble：偶数位线
56.gblo：奇数位线
57.l1、l2：锁存器
58.sel：控制信号
59.sns：读出节点
60.sw1、sw2、sw3：开关
61.t1～t8：时刻
62.tr1、tr2：传输用晶体管
63.ugb：单位增益缓冲器
64.v1、v2：电压供给节点
65.vclmp1、vclmpx：电压
66.vers：擦除电压
67.virpwr：虚拟电源
68.vpass：通过电压
69.vpgm：写入电压
70.vread：读出通过电压
71.vth、vth_bl、vth_ybl：阈值
具体实施方式
72.参照附图来详细说明本发明的实施方式。图5是表示本发明的实施例的nand型快闪存储器的结构图。本实施例的快闪存储器100包含下述部分而构成，即：存储器阵列110，呈矩阵状地排列有多个存储单元；输入/输出电路120，将读出数据输出至外部，或者导入从外部输入的数据；ecc电路130，进行要编程的数据的代码生成或所读出的数据的错误检测/纠正；地址寄存器140，经由输入/输出电路120来接收地址数据；控制器150，经由输入/输出电路120而接收的命令数据或施加至端子的控制信号来控制各部；字线选择电路160，从地址寄存器140接收行地址信息ax，对行地址信息ax进行解码，并基于解码结果来进行区块的选择或字线的选择等；页面缓冲器/读出电路170，保持从由字线选择电路160所选择的页面读出的数据，或者保持要编程至所选择的页面的数据；列选择电路180，从地址寄存器140接收列地址信息ay，对列地址信息ay进行解码，并基于解码结果来进行页面缓冲器/读出电路170内的列的选择等；以及内部电压产生电路190，生成数据的读出、编程以及擦除等所需的各种电压(写入电压vpgm、通过电压vpass、读出通过电压vread、擦除电压vers、内部供给电压vdd等)。
73.存储器阵列110例如具有沿列方向配置的m个存储区块blk，在一个存储区块中，形成有多个将多个存储单元串联连接而成的nand串。一个nand串包含经串联连接的多个存储单元、位线侧选择晶体管以及源极线侧选择晶体管。位线侧选择晶体管的漏极连接于对应的一个位线，源极线侧选择晶体管的源极连接于共同的源极线。存储单元的控制栅极连接于字线，位线侧选择晶体管以及源极线侧选择晶体管的各栅极分别连接于选择栅极线。nand串既可二维地形成在基板表面上，也可三维地形成在基板表面上。
74.字线选择电路160基于行地址ax，经由选择栅极线来驱动位线侧选择晶体管、源极线侧选择晶体管，以选择区块或字线。列选择电路180依据列地址ay来选择位线，例如选择页面内的数据的读出开始位置。而且，字线选择电路160以及列选择电路180能够包含响应时钟信号来对行地址以及列地址进行增量的行地址计数器以及列地址计数器。
75.页面缓冲器/读出电路170是与图1所示的页面缓冲器/读出电路10同样地构成，且经由位线选择电路20而连接于偶数位线gble与奇数位线gblo。
76.控制器150是使用微控制器或者状态机(state machine)等而构成等，对快闪存储器100的动作进行控制。在读出动作中，对位线施加一正电压，对选择字线施加一电压(例如0v)，对非选择字线施加通过电压vpass(例如4.5v)，使位线侧选择晶体管、源极线侧选择晶体管导通，对共同源极线施加0v。在编程动作中，对选择字线施加高电压的编程电压vpgm(15v～20v)，对非选择的字线施加中间电位(例如10v)，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，将与数据“0”或“1”相应的电位供给至位线。在擦除动作中，对区块内的选择字线施加0v，对p阱施加高电压(例如20v)，将浮动栅极的电子抽出至基板，由此，以区块为单位来擦除数据。
77.接下来，对本实施例的快闪存储器100的读出动作进行说明。本实施例的快闪存储器100为了实现比以往高速的读出，并非序列(sequential)地进行图2所示的“位线的初始化”、“锁存器l1的初始化”、“页面缓冲器/读出电路的初始化”、“选择位线的预充电”，而是
搭载用于并行地进行这些动作的高速页面读出模式。
78.图6是表示本实施例的高速读出模式的动作流程的图，图7是例示高速读出模式时的信号的流动图。本实施例的高速页面读出模式包含：通过虚拟电源virpwr来对选择位线进行初始化的步骤#0；以及在步骤#0之后，通过虚拟电源virpwr来对选择位线进行预充电的步骤#1、通过电压供给节点v1来对非选择位线进行位线屏蔽的步骤#1_1、通过电压供给节点v1来重置锁存器l1的步骤#1_2以及通过电压供给节点v1来对页面缓冲器/读出电路进行初始化的步骤#1_3。这些步骤是由控制器150予以控制。在步骤#0中，也可不仅通过virpwr来进行的选择位线的初始化，还包含将非选择位线初始化为gnd的步骤。但是，在步骤#1_1中，只要通过电压供给节点v1来对非选择位线进行位线屏蔽，则非选择位线最终也会被初始化为gnd。
79.在通过虚拟电源virpwr来对选择位线进行预充电的步骤#1的期间内，至少并行地实施通过电压供给节点v1来对锁存器l1进行初始化的步骤#1_2与通过电压供给节点v1来对页面缓冲器/读出电路进行初始化的步骤#1_3。另外，也可使并行动作中包含通过电压供给节点v1来对非选择位线进行位线屏蔽的步骤#1_1。至少步骤#1_1与步骤#1_2使用电压供给节点v1的gnd，因此能够同时执行。
80.通过步骤#1与步骤#1_2、步骤#1_3的并行动作，在选择位线的预充电的期间内，锁存器l1的初始化以及页面缓冲器/读出电路170的初始化的动作被隐去，得以实现读出时间的缩短。进而，通过虚拟电源virpwr所进行的选择位线的预充电不同于来自电压供给节点v1的预充电，不对读出节点sns、节点tobl、节点bls的电容进行充电，且不经由晶体管blclamp、晶体管blcn、晶体管blse/blso，因此能够实现缩短了预充电时间的迅速的预充电。除此以外，通过使步骤#1_1与步骤#1并行运行，且与步骤#1_2同时执行，从而也能够无时间的损失(penalty)而对非选择位线进行位线屏蔽，削减因耦合引起的噪声。
81.接下来，参照图8的时间图来说明本实施例的高速读出模式的详细动作。另外，假设偶数位线gble被选择，且奇数位线gblo未被选择。
82.在时刻t1，将虚拟电源virpwr设为gnd，对晶体管yble的栅极施加h电平，使晶体管yble导通，将选择位线gble电连接至gnd电平，对选择位线gble进行初始化(步骤#0)。此时，也可使晶体管yblo也同样导通，将非选择位线gblo电连接至gnd电平。在时刻t1时，晶体管blse/blso为断开，偶数位线gble与奇数位线gblo处于从节点bls分离的状态。
83.而且，将电压供给节点v1设为gnd，使晶体管blcn、晶体管blclamp、晶体管blpre导通，由此，读出节点sns、节点tobl、节点bls电连接至gnd电平。
84.在时刻t2，使晶体管yble的栅极从h电平(例如vdd或vclmp1+vth)迁移至vclmp1+vth。vclmp1＜vdd，vth为晶体管yble的阈值。而且，使晶体管yblo的栅极迁移至gnd，使晶体管yblo断开，使晶体管blso的栅极从gnd迁移至h电平，使晶体管blso导通。由此，使非选择位线gblo从虚拟电源virpwr分离，非选择位线gblo经由晶体管bls、晶体管blcn、晶体管blclamp、晶体管blpre而电连接至电压供给节点v1的gnd，非选择位线gblo受到位线屏蔽(步骤#1_1)。
85.在时刻t3，使虚拟电源virpwr迁移至vdd，选择位线gble的预充电开始(步骤#1)。晶体管blse为断开，选择位线gble从节点bls分离。对于晶体管yble的栅极，施加电压vclmp1+vth，对于选择位线gble，经由晶体管yble而供给电压。预充电期间为时刻t3直至时
刻t8为止。
86.在选择位线gble的预充电期间内，非选择位线gblo从虚拟电源virpwr分离，但经由晶体管blso、晶体管blcn、晶体管blclamp、晶体管blpre而电连接至电压供给节点v1的gnd。但是，非选择位线gblo因与选择位线gble的电容耦合而电压稍许上升，伴随于此，节点bls、节点tobl、读出节点sns、电压供给节点v1的电压也稍许上升，但若选择位线得到充分充电，则较之电容耦合带来的电压上升效果，电压供给节点v1使非选择位线gblo、节点bls、节点tobl强制成为gnd的驱动能力的效果足够大，结果，非选择位线gblo、节点bls、节点tobl、读出节点sns、电压供给节点v1恢复为gnd。
87.在时刻t4-时刻t5的期间，使晶体管blcd1从gnd迁移至h电平，使晶体管blcd1导通，将锁存器l1的节点slr1电连接至电压供给节点v1的gnd电平，由此来重置锁存器l1(步骤#1_2)。另外，通过电容耦合的电压上升效果，电压供给节点v1以及读出节点sns的电压会稍许上升，但由于电压供给节点v1使读出节点sns强制成为gnd的驱动能力足够强，因此不会对步骤#1_2造成影响。
88.在时刻t6，确保了充分的位线预充电时间后，使晶体管blso的栅极从h电平迁移至l电平，使晶体管blso断开。由此，非选择位线gblo从节点bls分离，非选择位线gblo从屏蔽状态变为浮动。晶体管blso在从时刻t2直至t6为止为导通，在此期间，非选择位线gblo电连接至gnd电平，且选择位线gble得到充分充电，因此防止非选择位线gblo的电压因电容耦合而大幅上浮。
89.在时刻t7，使电压供给节点v1从gnd迁移至vdd，在时刻t7-时刻t8的期间内，将读出节点sns充电至vdd，将节点tobl、节点bls充电至电压vclmp1或vdd，对页面缓冲器/读出电路170进行初始化(步骤#1_3)。页面缓冲器/读出电路170的初始化是在选择位线的预充电期间内进行，因此页面缓冲器/读出电路170的初始化所需的时间事实上被预充电期间隐去。而且，由于是在预充电期间的最后实施页面缓冲器/读出电路170的初始化，因此可防止浮动状态的非选择位线因电容耦合而电压上浮。另外，在时刻t7，也可使晶体管yble断开，在时刻t8使晶体管blse导通，将节点bls与选择位线gble予以电连接，从而使节点tobl、节点bls、选择位线gble产生的微小的电位差一致。此时，在时刻t7-时刻t8，将节点tobl、节点bls充电至vclmp1。当选择位线gble的预充电结束时，进行单元放电，进行读出数据的读出，在读出节点sns将读出数据保持到锁存器l1中。
90.根据本实施例的高速读出模式，与选择位线的预充电并行地进行锁存器l1的初始化以及页面缓冲器/读出电路的初始化，因此与序列地进行这些动作的以往相比较，能够进行高速的读出。例如，以往的读出方法中，作为页面缓冲器/读出电路以及位线的设置时间，需要约7μs～8μs，但在本实施例的高速读出模式下，能够缩短至2μs～3μs。
91.另外，本实施例中，在选择位线的预充电期间内，进行锁存器l1的初始化与页面缓冲器/读出电路170的初始化，但也可通过至少在选择位线的预充电期间内进行锁存器l1的初始化，从而缩短读出时间。而且，实施例例示了单个页面的读出动作，但本实施例的高速读出模式当然也能够适用于多页面的读出动作。
92.接下来，对本发明的第二实施例进行说明。第二实施例是关于选择位线的预充电方法。以往的快闪存储器中，在对选择位线进行预充电时，对晶体管blclamp的栅极施加电压vclmp1+vth_bl(vth_bl为晶体管blclamp的阈值)而在选择位线生成vclmp1电平。另外，
在单元放电时，对晶体管blclamp的栅极施加电压vclmp2+vth_bl(vclmp2＜vclmp1)。与此相对，本实施例中，对晶体管yble/yblo的栅极施加电压vclmp1+vth_ybl(vth_ybl为晶体管yble/yblo的阈值)，在选择位线生成vlcmp1电平。
93.图9的(a)表示以往的电压生成电路。电压生成电路包含运算放大器(operational amplifier)op以及晶体管e_blclamp，对运算放大器op的非反相输入端子(+)供给电压vclmpx，对反相输入端子(-)供给恒电流源，对晶体管e_blclamp进行二极管连接以使运算放大器op的输出与反相输入端子之间成为负反馈。晶体管e_blclamp是晶体管blclamp的仿真(emulation)用晶体管，在运算放大器op的输出生成vclmpx+vth(vth为晶体管e_blclamp的阈值，vth≒晶体管blclamp的阈值vth)。另外，在对选择位线进行预充电时，vclmpx＝vclmp1，在进行单元的放电时，vclmpx＝vclmp2，vclmpx为vclmp1/vclmp2的总称。
94.图9的(b)表示本实施例的电压生成电路。本实施例的电压生成电路除了图9的(a)的结构以外，还包含并联连接于晶体管e_blclamp的晶体管e_ybl、连接在晶体管e_blclamp与输出之间的开关sw1、以及连接在晶体管e_ybl与输出之间的开关sw2。晶体管e_ybl为晶体管yble/yblo的仿真用晶体管。晶体管blclamp是能够以低电压来运行的晶体管，晶体管yble/yblo是对于位线的高电压具有耐压的晶体管，两者的阈值不同。因此，需要晶体管e_blclamp与晶体管e_ybl这两个晶体管。
95.开关sw1、开关sw2响应来自控制器150的控制信号sel来进行路径的开闭。即，在对选择位线进行预充电时，开关sw1开放，开关sw2闭合。由此，电压生成电路输出电压vclmpx+vth_ybl，电压vclmpx+vth_ybl被施加至晶体管yble/yblo中的连接于选择位线的晶体管的栅极(对应于图8的晶体管yble的栅极电压vclmp1+vth)。另一方面，在进行单元的放电时，开关sw1闭合，开关sw2开放。由此，电压生成电路输出电压vclmpx+vth_bl，电压vclmpx+vth_bl被施加至晶体管blclamp的栅极。
96.根据本实施例的电压生成电路，能够选择性地生成用于晶体管blclamp的栅极电压vclmpx+vth_bl、或用于晶体管yble/yblo的栅极电压vclmpx+vth_ybl。而且，对于运算放大器的负反馈，通过使用恒电流源与经二极管连接的晶体管e_ybl，从而能够生成高精度的电压。另外，本实施例的电压生成电路既可包含在虚拟电源virpwr中，也可与其独立地设置。
97.接下来，对本发明的第三实施例进行说明。图10是表示第三实施例的电压生成电路的结构图。如本图所示，电压生成电路包含：pb复制电路200，复制了页面缓冲器/读出电路170(例如图1所示的结构)；复制用的偶数位线r_gble与奇数位线r_gblo，连接于pb复制电路200；开关sw1，连接于偶数位线r_gble；开关sw2，连接于奇数位线r_gblo；以及比较器(comparator)210，将开关sw1、开关sw2的共用节点连接于反相输入端子(-)，将电压vclmpx连接于非反相输入端子(+)。
98.开关sw1、开关sw2响应来自控制器150的控制信号sel来进行路径的开闭。在对偶数位线gble进行预充电时，开关sw1闭合，开关sw2开放，在对奇数位线gblo进行预充电时，开关sw1开放，开关sw2闭合。
99.在对选择位线进行预充电时，页面缓冲器/读出电路170以及pb复制电路200均由虚拟电源virpwr供给vdd，对于晶体管yble/yblo中的连接于选择位线的晶体管的栅极施加足够大的电压(例如通过自举等而使vdd升压的栅极电压)，对于选择位线开始vdd电平的电
压供给。由此，选择位线较第二实施例时更急速得到预充电。比较器210对复制用的偶数位线r_gble或奇数位线r_gblo的复制电压与vclmpx进行比较，当复制电压＜vclmpx时，输出h电平的检测信号det，当复制电压≧vclmpx时，输出l电平的检测信号det。控制器150在检测信号det迁移至l电平时，响应于此而使晶体管yble/yblo中的连接于选择位线的晶体管断开，使选择位线的预充电结束。
100.根据本实施例，直至选择位线达到预充电电平为止，使晶体管yble/yblo中的连接于选择位线的晶体管强力导通，对选择位线供给大的漏极电流，由此，能够缩短选择位线的预充电时间。
101.接下来，对本发明的第四实施例进行说明。图11的(a)及图11的(b)是表示第四实施例的虚拟电源的电压生成电路的结构图。虚拟电源的电压生成电路300包含vdd驱动电路310、vclmpx驱动电路320、连接在vdd驱动电路310与输出virpwr之间的开关sw1、连接在vclmpx驱动电路320与输出virpwr之间的开关sw2、以及连接在gnd与输出virpwr之间的开关sw3。但是，应留意的是，电压生成电路300除了电压以外，也能生成其他电压。
102.开关sw1、开关sw2、开关sw3根据来自控制器150的控制信号sel来开闭路径。在对选择位线进行预充电时，开关sw2闭合，开关sw1、开关sw3开放，在输出virpwr生成电压vclmpx。此时，对于晶体管yble/yblo中的连接于选择位线的晶体管的栅极，施加足够大的电压(例如使电压vclmpx升压的电压或vdd)，对于选择位线，供给电压vclmpx。另一方面，在对选择位线进行初始化(图6的步骤#0)时，开关sw1、开关sw2开放，开关sw3闭合，对于输出virpwr供给gnd。而且，在从输出virpwr供给vdd的情况下，开关sw1闭合，开关sw2、开关sw3开放。
103.图11的(b)是表示vclmpx驱动电路320的结构图。驱动电路320包含单位增益缓冲器ugb，单位增益缓冲器ugb的非反相输入端子(+)被供给有电压vclmpx，反相输入端子(-)负反馈有输出。单位增益缓冲器ugb输出与所输入的电压vclmpx相等的电压。
104.通过如本实施例这样使用单位增益缓冲器ugb，能够生成高精度的电压vclmpx。而且，通过使晶体管yble/yblo中的连接于选择位线的晶体管强力导通，从而对选择位线供给大的漏极电流，能够缩短选择位线的预充电时间。
105.对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，能够在权利要求所记载的本发明的主旨的范围内进行各种变形、变更。

技术特征：

1.一种读出方法，为与非型快闪存储器的读出方法，所述与非型快闪存储器包括选择偶数位线或奇数位线的位线选择电路以及连接于所述位线选择电路的页面缓冲器/读出电路，所述读出方法包括：第一步骤，通过连接于所述位线选择电路的第一电压供给源的供给电压来对选择位线进行预充电；以及第二步骤，与所述选择位线的预充电并行地，通过连接于所述页面缓冲器/读出电路的第二电压供给源的供给电压，来对所述页面缓冲器/读出电路的锁存器进行初始化。2.根据权利要求1所述的读出方法，其中，所述读出方法还包括第三步骤，所述第三步骤是与所述选择位线的预充电并行地，在所述锁存器的初始化后，通过所述第二电压供给源的供给电压来对所述页面缓冲器/读出电路的读出节点进行初始化。3.根据权利要求1或2所述的读出方法，其中所述第二步骤以及所述第三步骤是在所述选择位线的预充电期间内实施，所述第二电压供给源为所述第二步骤供给接地电平，为所述第三步骤供给内部供给电压。4.根据权利要求1所述的读出方法，其中，所述读出方法还包括第四步骤，所述第四步骤是在所述选择位线的预充电之前，通过所述第一电压供给源的供给电压来对所述选择位线进行初始化。5.根据权利要求1所述的读出方法，其中所述读出方法还包括第五步骤，所述第五步骤是通过所述第二电压供给源的供给电压来对非选择位线进行位线屏蔽。6.根据权利要求5所述的读出方法，其中，所述第五步骤还包括：将所述第一电压供给源的供给电压电连接至所述非选择位线；以及将所述位线选择电路连接至所述页面缓冲器/读出电路，所述第五步骤是与所述第二步骤同时执行。7.根据权利要求1所述的读出方法，其中，在开始所述选择位线的预充电时，使连接于所述第一电压供给源与所述选择位线之间的晶体管导通，所述第一电压供给源供给预充电电平的电压，所述晶体管被导通，以使所述预充电电平不会下降。8.一种半导体装置，包括：与非型的存储单元阵列；读出部件，从所述存储单元阵列的选择页面读出数据；以及输出部件，将由所述读出部件所读出的数据输出至外部，所述读出部件包括选择偶数位线或奇数位线的位线选择电路以及连接于所述位线选择电路的页面缓冲器/读出电路，所述读出部件通过连接于所述位线选择电路的第一电压供给源的供给电压来对选择位线进行预充电，且与所述选择位线的预充电并行地，通过连接于所述页面缓冲器/读出电路的第二电压供给源的供给电压来对所述页面缓冲器/读出电路的锁存器进行初始化。9.根据权利要求8所述的半导体装置，其中，所述读出部件进而与所述选择位线的预充电并行地，在所述锁存器的初始化后，通过
所述第二电压供给源的供给电压来对所述页面缓冲器/读出电路的读出节点进行初始化。10.根据权利要求8所述的半导体装置，其中所述读出部件进而在所述选择位线的预充电之前，通过所述第一电压供给源的供给电压来对所述选择位线进行初始化。11.根据权利要求8所述的半导体装置，其中，所述读出部件进而通过所述第二电压供给源的供给电压来对非选择位线进行位线屏蔽，所述读出部件进而同时执行所述非选择位线的位线屏蔽与所述锁存器的初始化。12.根据权利要求8所述的半导体装置，其中，在开始所述选择位线的预充电时，使连接于所述第一电压供给源与所述选择位线之间的晶体管导通。13.根据权利要求8所述的半导体装置，其中，所述读出部件包括对位线的电压进行检测的检测部件，所述读出部件使所述晶体管导通以使所述第一供给源的供给电压不会下降，且在由所述检测部件检测到预充电电压时使所述晶体管断开。14.根据权利要求8所述的半导体装置，其中，所述读出部件从所述第一电压供给源输出预充电电平的电压，且使所述晶体管导通以使所述预充电电平的电压不会下降。15.根据权利要求8所述的半导体装置，其中，所述读出部件包括输出所述预充电电平的电压的单位增益缓冲器。

技术总结

本发明提供一种半导体装置以及读出方法，能够实现高速读出的效能。本发明的NAND型快闪存储器包含选择偶数位线或奇数位线的位线选择电路、以及连接于位线选择电路的页面缓冲器/读出电路。快闪存储器的读出方法包含：通过连接于位线选择电路的虚拟电源(VIRPWR)来对选择位线进行预充电的步骤(步骤#1)；以及与选择位线的预充电并行地通过电压供给节点(V1)进行锁存电路(L1)的初始化(步骤#1_2)以及通过电压供给节点(V1)进行页面缓冲器/读出电路(170)的初始化(步骤#1_3)。(170)的初始化(步骤#1_3)。(170)的初始化(步骤#1_3)。