存储器设备的制作方法

存储器设备
1.相关申请的交叉引用
2.本技术要求于2021年4月5日向韩国知识产权局提交的第10-2021-0044200号韩国专利申请的优先权，其公开内容通过引用整体结合于此。
技术领域
3.本公开涉及存储器设备。

背景技术：

4.半导体存储器设备可以被分类为易失性存储器设备(其中所存储的数据在电力供应中断时消失，诸如静态随机访问存储器(static random access memory，sram)或动态随机访问存储器(dynamic random access memory，dram))，或者非易失性存储器设备(其中所存储的数据即使在电力供应中断时也会被保留，诸如闪存设备、相变ram(phase-change ram，pram)、磁ram(magnetic ram，mram)、电阻型ram(resistive ram，rram)或铁电ram(ferroelectric ram，fram))。
5.dram设备包括与字线和位线连接的存储器单元。在dram设备的读取操作或写入操作中，当高电压被施加到所选字线时，所选字线被使能。在这种情况下，与所选字线相邻的字线(即，未选字线)保持低电压。然而，由所选字线和相邻字线之间的耦合引起的噪声可能被引入到相邻字线中，从而降低dram设备的可靠性。

技术实现要素：

6.本公开的实施例通过减少/防止由字线之间的耦合引起的噪声来提供具有改进的可靠性的存储器设备。
7.根据实施例，存储器设备包括：基于从外部设备接收到的行地址来生成多个字线控制信号的行解码器；包括连接到多条字线的多个存储器单元的第一子阵列；基于与奇数编号的字线相对应的奇数编号的字线控制信号，向多条字线中奇数编号的字线提供选择电压或非选择电压的第一子字线驱动器；以及基于与偶数编号的字线相对应的偶数编号的字线控制信号，向多条字线中偶数编号的字线提供选择电压或非选择电压的第二子字线驱动器。第一子字线驱动器被配置为响应于偶数编号的字线控制信号，将非选择电压施加到偶数编号的字线的非选择字线，并且第二子字线驱动器被配置为响应于奇数编号的字线控制信号，将非选择电压施加到奇数编号的字线的非选择字线。
8.根据实施例，存储器设备包括：基于从外部设备接收到的行地址来生成第一字线选择信号、第一字线非选择信号、第二字线选择信号和第二字线非选择信号的行解码器；包括连接到第一字线的多个第一存储器单元和连接到第二字线的多个第二存储器单元的第一子阵列；连接到第一字线的第一子字线驱动器，其被配置为响应于第一字线选择信号将选择电压施加到第一字线，并且响应于第一字线非选择信号将非选择电压施加到第一字线；以及连接到第二字线的第二子字线驱动器，其被配置为响应于第二字线选择信号将选
择电压施加到第二字线，并且响应于第二字线非选择信号将非选择电压施加到第二字线。第一子字线驱动器连接到第二字线，并且被配置为响应于第二字线非选择信号将非选择电压施加到第二字线，第二子字线驱动器连接到第一字线，并且被配置为响应于第一字线非选择信号将非选择电压施加到第一字线。
9.根据实施例，存储器设备包括：包括存储电容器以及连接在存储电容器和第一字线之间的选择晶体管的第一存储器单元；连接到第一字线的第一端并且被配置为响应于第一字线控制信号将选择电压和非选择电压之一施加到第一字线的第一子字线驱动器；以及连接到第一字线的第二端的第二子字线驱动器。响应于第一字线控制信号，第二子字线驱动器被配置为浮置(float)第一字线或将非选择电压施加到第一字线。
附图说明
10.通过参考附图详细描述本公开的实施例，本公开的上述和其他目的和特征将变得清楚。
11.图1是示出根据本公开的实施例的存储器设备的框图。
12.图2a和图2b是示出存储器设备的存储器单元阵列的图。
13.图3是示出图1的存储器单元阵列的图。
14.图4是示出图3的第一子字线驱动器和第二子字线驱动器的结构的图。
15.图5a和图5b是更详细地示出图3的子字线驱动器的图。
16.图6是示出图1的存储器单元阵列的图。
17.图7是示出图6的第一子字线驱动器和第二子字线驱动器的图。
18.图8是示出图7的第一子字线驱动器和第二子字线驱动器的电路图。
19.图9是用于描述图8的实施例的操作的时序图。
20.图10是示出根据本公开的实施例的存储器单元阵列的图。
21.图11是示出图10的第一子字线驱动器和第二子字线驱动器的图。
22.图12是示出根据本公开的实施例的集成电路设备的布局。
23.图13是示出集成电路设备的透视图。
24.图14是沿着图12的线x1-x1’和线y1-y1’截取的集成电路设备的截面图。
25.图15是示出根据一些实施例的集成电路设备的布局。
26.图16是示出集成电路设备的透视图。
具体实施方式
27.下面，本公开的实施例可以被详细和清楚地描述到本领域普通技术人员可以实现本发明的程度。
28.图1是示出根据本公开的实施例的存储器设备的框图。参考图1，存储器设备100可以包括存储器单元阵列110、行解码器(“x解码器”)120、列解码器(“y解码器”)130、感测放大器和写入驱动器140、输入/输出电路150和控制逻辑电路160。在实施例中，存储器设备100可以是动态随机访问存储器(dram)设备。然而，本公开不限于此。例如，存储器设备100可以是各种存储器设备中的一种，诸如sram、sdram、mram、fram、reram、pram和闪存。
29.存储器单元阵列110可以包括与多条字线wl和多条位线bl连接的存储器单元。存
储器单元中的每个可以包括选择晶体管tr和存储电容器c。选择晶体管tr可以连接在存储电容器c和位线bl之间，并且可以响应于字线wl的电压而操作。存储电容器c可以连接在选择晶体管tr和第一节点之间，并且可以取决于选择晶体管tr的操作和位线bl的电平来存储数据。
30.x解码器120可以通过多条字线wl与存储器单元阵列110连接。x解码器120可以解码从外部设备(例如，存储器控制器)提供的行地址addr_row，并且可以基于解码结果来控制多条字线wl的电压。
31.y解码器130可以通过多条位线bl与存储器单元阵列110连接。y解码器130可以解码从外部设备(例如，存储器控制器)提供的列地址addr_col，并且可以基于解码结果来控制多条位线bl。
32.感测放大器和写入驱动器140可以被配置为通过多条位线bl来读取存储在存储器单元阵列110中的数据、或者通过多条位线bl将数据存储在存储器单元阵列110中。
33.输入/输出电路150可以与外部设备(例如，存储器控制器)交换数据data。输入/输出电路150可以将从外部设备接收到的数据data提供给感测放大器和写入驱动器140、或者可以将从感测放大器和写入驱动器140接收到的数据data提供给外部设备。
34.控制逻辑电路160可以被配置为响应于从外部设备接收到的命令cmd或控制信号ctrl来控制存储器设备100的各种组件。
35.在实施例中，在存储器设备100的读取操作或写入操作中，选择电压、字线使能电压或高电压(例如，用于导通存储器单元mc的选择晶体管tr的电压)可以被施加到从多条字线wl中选择的字线。在这种情况下，被施加到选择字线的选择电压、字线使能电压或高电压可能引起选择字线和相邻非选择字线之间的字线耦合，并且噪声可能由于字线耦合而被引入到非选择字线中。这种噪声可能会降低存储器设备100的可靠性。根据本公开的实施例的存储器设备100可以通过被配置为控制非选择字线的子字线驱动器来抑制/防止上述噪声的出现。将参考附图更详细地描述根据本公开的实施例的存储器设备100的配置和操作。
36.图2a和图2b是示出存储器设备的存储器单元阵列的图。为了更清楚地描述本发明的技术思想，将描述传统存储器设备的存储器单元阵列的结构和操作。下面，为了附图的简洁和描述的方便，在附图中省略了对于描述本公开的实施例来说不必要的组件(例如，位线和存储器单元)。然而，本公开不限于此。此外，在以下附图中示出了其中每个子阵列包括8条字线的示例，但是包括在每个子阵列中的字线的数量可以增加/减少。
37.下面，使用术语“字线控制信号”、“奇数编号的字线控制信号”、“偶数编号的字线控制信号”等。字线控制信号pxi可以指用于选择和控制包括在存储器单元阵列中的多条字线中的至少一条的信号。字线控制信号pxi可以由x解码器120生成，或者可以通过被配置为基于x解码器120的解码结果来生成字线控制信号的单独的信号生成器来生成。奇数编号的字线控制信号可以指用于控制多条字线中的一条或多条奇数编号的字线的信号。偶数编号的字线控制信号可以指用于控制多条字线中的一条或多条偶数编号的字线的信号。术语“偶数编号的”和“奇数编号的”用于描述字线序列(例如，列方向)中交替的字线，并且可以理解，本发明的范围不限于任何特定数量(无论偶数或奇数)的字线。
38.参考图2a和图2b，存储器单元阵列mca可以包括多个子阵列sa1至san和多个子字线驱动器swd0至swdn。
39.多个子阵列sa1至san可以包括多条字线wl11至wln8。例如，第一子阵列sa1可以包括字线wl11至wl18，第二子阵列sa2可以包括字线wl21至wl28，以及第n子阵列san可以包括字线wln1至wln8。在实施例中，附图标记wlxy可以指包括在第x子阵列中的第y行的字线。也就是说，字线wl11、wl21和wln1可以是包括在不同子阵列中但位于相同行(即第一行)的字线。在实施例中，位于相同行的字线可以在相同定时被使能或被驱动。也就是说，可以理解，字线wl11、wl21和wln1被称为与第一行相对应的第一字线wlx1或者共享与第一行相对应的第一字线wlx1。
40.多个子阵列sa1至san和多个子字线驱动器swd0至swdn可以交替地布置。例如，第一子阵列sa1可以被插置在第零子字线驱动器swd0和第一子字线驱动器swd1之间，第二子阵列sa2可以被插置在第一子字线驱动器swd1和第二子字线驱动器swd2之间，第n子阵列san可以被插置在第(n-1)子字线驱动器swdn-1和第n子字线驱动器swdn之间。
41.第零子字线驱动器swd0可以与第一子阵列sa1的字线wl11至wl18中偶数编号的字线wl12、wl14、wl16和wl18连接，并且可以被配置为控制字线wl12、wl14、wl16和wl18。第一子字线驱动器swd1可以与第一子阵列sa1的字线wl11至wl18中奇数编号的字线wl11、wl13、wl15和wl17以及第二子阵列sa2的字线wl21至wl28中奇数编号的字线wl21、wl23、wl25和wl27连接，并且可以被配置为响应于奇数编号的字线控制信号pxi_odd来控制字线wl11、wl13、wl15、wl17、wl21、wl23、wl25和wl27。第(n-1)子字线驱动器swdn-1可以与第n子阵列san的字线wln1至wln8中偶数编号的字线wln2、wln4、wln6和wln8连接，并且可以被配置为响应于偶数编号的字线控制信号pxi_even来控制字线wln2、wln4、wln6和wln8。第n子字线驱动器swdn可以与第n子阵列san的字线wln1至wln8中奇数编号的字线wln1、wln3、wln5和wln7连接，并且可以被配置为响应于奇数编号的字线控制信号pxi_odd来控制字线wln1、wln3、wln5和wln7。
42.在实施例中，被配置为控制奇数编号的字线wl11、wl13、wl15、wl17、wl21、wl23、wl25、wl27、wln1、wln3、wln5和wln7的第一子字线驱动器swd1和第n子字线驱动器swdn可以响应于奇数编号的字线控制信号pxi_odd而操作。被配置为控制偶数编号的字线wl12、wl14、wl16、wl18、wl22、wl24、wl26、wl28、wln2、wln4、wln6和wln8的第零子字线驱动器swd0、第二子字线驱动器swd2和第(n-1)子字线驱动器swdn-1可以响应于偶数编号的字线控制信号pxi_even而操作。
43.例如，如图2b所示，第一子字线驱动器swd1可以包括字线驱动电路wdc1_1和wdc1_3。字线驱动电路wdc1_1可以响应于第一字线控制信号pxi1来控制子阵列sa2的第一字线wl21。字线驱动电路wdc1_3可以响应于第三字线控制信号pxi3来控制子阵列sa2的第三字线wl23。
44.第二子字线驱动器swd2可以包括字线驱动电路wdc2_2和wdc2_4。字线驱动电路wdc2_2可以响应于第二字线控制信号pxi2来控制子阵列sa2的第二字线wl22。字线驱动电路wdc2_4可以响应于第四字线控制信号pxi4来控制子阵列sa2的第四字线wl24。
45.在实施例中，假设第三字线wl23是所选字线。在这种情况下，第一子字线驱动器swd1的字线驱动电路wdc1_3可以响应于第三字线控制信号pxi3来向第三字线wl23提供高电压high。第一子字线驱动器wdc1_1可以响应于第一字线控制信号pxi1来向第一字线wl21提供低电压low。第二子字线驱动器swd2的字线驱动电路wdc2_2和wdc2_4可以响应于第二
字线控制信号pxi2和第四字线控制信号pxi4来向第二字线wl22和第四字线wl24提供低电压low。如图2b所示，第二字线wl22和第四字线wl24在与第一子字线驱动器swd1相邻的区域中处于浮置状态(floating state)。在这种情况下，在与第一子字线驱动器swd1相邻的区域中，在第二字线wl22和第四字线wl24之间可能发生耦合(即，wl到wl耦合)，因此，噪声可能被引入到作为非选择字线的第二字线wl22和第四字线wl24中。这样的噪声可能会导致存储器设备的可靠性降低。
46.在实施例中，高电压high可以指示要提供给选择字线的选择电压，并且低电压low可以是要提供给非选择字线的非选择电压。存储器单元的选择晶体管可以由选择电压导通，并且可以由非选择电压截止。
47.图3是示出图1的存储器单元阵列的图。图4是示出图3的第一子字线驱动器和第二子字线驱动器的结构的图。为了描述方便，可以省略与类似于上述组件的组件相关联的附加描述，以避免冗余。参考图1、图3和图4，根据本公开的实施例的存储器单元阵列110可以包括多个子阵列sa1至san和多个子字线驱动器swd0至swdn。多个子阵列sa1至san和多个子字线驱动器swd0至swdn的布置类似于参考图2a所述的布置，因此，可以省略额外的描述以避免冗余。
48.如图3所示，第零子字线驱动器swd0可以与第一子阵列sa1的多条字线wl11至wl18连接。第一子字线驱动器swd1可以与第一子阵列sa1的多条字线wl11至wl18和第二子阵列sa2的多条字线wl21至wl28连接。第二子字线驱动器swd2可以与第二子阵列sa2的多条字线wl21至wl28连接。第(n-1)子字线驱动器swdn-1可以与第n子阵列san的多条字线wln1至wln8连接。第n子字线驱动器swdn可以与第n子阵列san的多条字线wln1至wln8连接。也就是说，与图2a的存储器单元阵列mca不同，根据本公开的实施例的存储器单元阵列110的子字线驱动器swd0至swdn可以与相邻子阵列的所有字线连接。
49.第零子字线驱动器swd0可以响应于奇数编号的字线控制信号pxi_odd和偶数编号的字线控制信号pxi_even来控制第一子阵列sa1的多条字线wl11至wl18。第一子字线驱动器swd1可以响应于奇数编号的字线控制信号pxi_odd和偶数编号的字线控制信号pxi_even来控制第一子阵列sa1的多条字线wl11至wl18和第二子阵列sa2的多条字线wl21至wl28。类似地，剩余的子字线驱动器swd2至swdn中的每个可以响应于奇数编号的字线控制信号pxi_odd和偶数编号的字线控制信号pxi_even来控制相邻子阵列的多条字线。
50.在实施例中，响应于偶数编号的字线控制信号pxi_even，第零子字线驱动器swd0可以使能第一子阵列sa1中偶数编号的字线wl12、wl14、wl16和wl18中的一条(即，所选字线)、或者可以向该所选字线施加高电压。响应于奇数编号的字线控制信号pxi_odd和偶数编号的字线控制信号pxi_even，第零子字线驱动器swd0可以向第一子阵列sa1的多条字线wl11至wl18中的未选字线施加低电压。响应于奇数编号的字线控制信号pxi_odd，第一子字线驱动器swd1可以使能第一子阵列sa1和第二子阵列sa2的奇数编号的字线wl11/wl21、wl13/wl23、wl15/wl25和wl17/wl27中的字线对(即，所选字线对)、或者可以向该所选字线对施加高电压。响应于奇数编号的字线控制信号pxi_odd和偶数编号的字线控制信号pxi_even，第一子字线驱动器swd1可以向第一子阵列sa1的多条字线wl11至wl18和第二子阵列sa2的多条字线wl21至wl28中的未选字线施加低电压。
51.更详细地，如图4所示，第一子字线驱动器swd1可以包括主字线驱动电路wdc1_1和
wdc1_3(为了描述方便，以下称为“主驱动电路”)。主驱动电路wdc1_1可以与第二子阵列sa2的第一字线wl21连接，并且可以响应于第一字线控制信号pxi1而操作。主驱动电路wdc1_3可以与第二子阵列sa2的第三字线wl23连接，并且可以响应于第三字线控制信号pxi3而操作。第二子字线驱动器swd2可以包括主驱动电路wdc2_2和wdc2_4。主驱动电路wdc2_2可以与第二子阵列sa2的第二字线wl22连接，并且可以响应于第二字线控制信号pxi2而操作。主驱动电路wdc2_4可以与第二子阵列sa2的第四字线wl24连接，并且可以响应于第四字线控制信号pxi4而操作。也就是说，当奇数编号的字线(即，wl21和wl23之一)是所选字线时，高电压可以由第一子字线驱动器swd1被施加到所选字线；当偶数编号的字线(即，wl22和wl24之一)是所选字线时，高电压可以由第二子字线驱动器swd2被施加到所选字线。
52.当奇数编号的字线是所选字线时，低电压可以由第一子字线驱动器swd1被施加到剩余的奇数编号的字线(即，未选奇数编号的字线)；当偶数编号的字线是所选字线时，低电压可以由第二子字线驱动器swd2被施加到剩余的偶数编号的字线(即，未选偶数编号的字线)。
53.在实施例中，根据本公开的实施例的子字线驱动器还可以包括被配置为控制非选择字线的辅助(supplementary)字线驱动电路(为了描述方便，以下称为“辅助驱动电路”)。
54.例如，第一子字线驱动器swd1可以包括辅助驱动电路swdc1_2和swdc1_4。辅助驱动电路swdc1_2可以与第二字线wl22连接，并且辅助驱动电路swdc1_4可以与第四字线wl24连接。辅助驱动电路swdc1_2可以响应于第二字线控制信号pxi2而操作，并且辅助驱动电路swdc1_4可以响应于第四字线控制信号pxi4而操作。例如，当第二字线wl22是非选择字线时，辅助驱动电路swdc1_2可以响应于第二字线控制信号pxi2来向第二字线wl22施加低电压。当第四字线wl24是非选择字线时，辅助驱动电路swdc1_4可以响应于第四字线控制信号pxi4来向第四字线wl24施加低电压。
55.第二子字线驱动器swd2可以包括辅助驱动电路swdc2_1和swdc2_3。辅助驱动电路swdc2_1可以与第一字线wl21连接，并且辅助驱动电路swdc2_3可以与第三字线wl23连接。辅助驱动电路swdc2_1可以响应于第一字线控制信号pxi1而操作，并且辅助驱动电路swdc2_3可以响应于第三字线控制信号pxi3而操作。例如，当第一字线wl21是非选择字线时，辅助驱动电路swdc2_1可以响应于第一字线控制信号pxi1来向第一字线wl21施加低电压。当第三字线wl23是非选择字线时，辅助驱动电路swdc2_3可以响应于第三字线控制信号pxi3来向第三字线wl23施加低电压。
56.如上所述，当特定字线是非选择字线时，可以从与该特定字线相邻的子字线驱动器向该特定字线施加低电压。在这种情况下，因为非选择字线的一端不是浮置的，所以可以减少由于选择字线和相邻非选择字线之间的耦合而导致的噪声引入。
57.例如，如图4所示，假设第三字线wl23是选择字线。在这种情况下，响应于第一字线控制信号pxi1，第一子字线驱动器swd1的主驱动电路wdc1_1和第二子字线驱动器swd2的辅助驱动电路swdc2_1可以向第一字线wl21施加低电压low。响应于第二字线控制信号pxi2，第一子字线驱动器swd1的辅助驱动电路swdc1_2和第二子字线驱动器swd2的主驱动电路wdc2_2可以向第二字线wl22施加低电压low。响应于第三字线控制信号pxi3，第一子字线驱动器swd1的主驱动电路wdc1_3可以向第三字线wl23施加高电压high，并且第二子字线驱动器swd2的辅助驱动电路swdc2_3可以使第三字线wl23浮置flt。响应于第四字线控制信号
pxi4，第二子字线驱动器swd2的主驱动电路wdc2_4和第一子字线驱动器swd1的辅助驱动电路swdc1_4可以向第四字线wl24施加低电压low。
58.如上所述，子字线驱动器的主驱动电路可以响应于相应的字线控制信号来将高电压high或低电压low施加到相应的字线，并且辅助驱动电路可以将低电压low施加到相应的字线或者可以使相应的字线浮置flt。在这种情况下，因为低电压low被施加到与选择字线相邻的非选择字线的相对端，所以可以减少/防止由于耦合导致的噪声引入。
59.图5a和图5b是更详细地示出图3的子字线驱动器的图。为了描述方便，可以省略与上述组件相关联的额外描述，以避免冗余。为了描述方便，图5中示出了存储器单元阵列110的部分配置，但是本公开不限于此。
60.参考图3、图5a和图5b，第一子字线驱动器swd1可以包括主驱动电路wdc1_1和wdc1_3以及辅助驱动电路swdc1_2a、swdc1_2b、swdc1_4a和swdc1_4b。主驱动电路wdc1_1可以响应于第一字线控制信号pxi1来将低电压low或高电压high施加到第一子阵列sa1的第一字线wl11和第二子阵列sa2的第一字线wl21。主驱动电路wdc1_3可以响应于第三字线控制信号pxi3来将低电压low或高电压high施加到第一子阵列sa1的第三字线wl13和第二子阵列sa2的第三字线wl23。
61.响应于第二字线控制信号pxi2，辅助驱动电路swdc1_2a可以向第一子阵列sa1的第二字线wl12施加低电压low、或者可以浮置flt第二字线wl12。响应于第二字线控制信号pxi2，辅助驱动电路swdc1_2b可以向第二子阵列sa2的第二字线wl22施加低电压low、或者可以浮置flt第二字线wl22。响应于第四字线控制信号pxi4，辅助驱动电路swdc1_4a可以向第一子阵列sa1的第四字线wl14施加低电压low、或者可以浮置flt第四字线wl14。响应于第四字线控制信号pxi4，辅助驱动电路swdc1_4b可以向第二子阵列sa2的第四字线wl24施加低电压low、或者可以浮置flt第四字线wl24。
62.第二子字线驱动器swd2可以包括主驱动电路wdc2_2和wdc2_4以及辅助驱动电路swdc2_1a、swdc2_1b、swdc2_3a和swdc2_3b。
63.主驱动电路wdc2_2可以响应于第二字线控制信号pxi2来将低电压low或高电压high施加到第二子阵列sa2的第二字线wl22和第三子阵列sa3的第二字线wl32。主驱动电路wdc2_4可以响应于第四字线控制信号pxi4来将低电压low或高电压high施加到第二子阵列sa2的第四字线wl24和第三子阵列sa3的第四字线wl34。
64.响应于第一字线控制信号pxi1，辅助驱动电路swdc2_1a可以向第二子阵列sa2的第一字线wl21施加低电压low、或者可以浮置flt第二字线wl21。响应于第一字线控制信号pxi1，辅助驱动电路swdc2_1b可以向第三子阵列sa3的第一字线wl31施加低电压low、或者可以浮置flt第一字线wl31。响应于第三字线控制信号pxi3，辅助驱动电路swdc2_3a可以向第二子阵列sa2的第三字线wl23施加低电压low、或者可以浮置flt第三字线wl23。响应于第三字线控制信号pxi3，辅助驱动电路swdc2_3b可以向第三子阵列sa3的第三字线wl33施加低电压low、或者可以浮置flt第三字线wl33。
65.在实施例中，被配置为控制相同行的字线的辅助驱动电路可以被集成为一个辅助驱动电路。例如，在第一子字线驱动器swd1中，被配置为驱动第二行的字线(例如，wl12和wl22)的辅助驱动电路swdc1_2a和swdc1_2b可以用一个辅助驱动电路来实现。
66.为了简要描述本公开的实施例，假设第三字线(即，wl13、wl23、wl33等)是所选字
线。在这种情况下，如图5b所示，第一子字线驱动器swd1可以向第一子阵列sa1的第三字线wl13和第二子阵列sa2的第三字线wl23(即，选择字线)施加高电压high，并且可以向第一子阵列sa1的第一字线wl11、第二字线wl12和第四字线wl14以及第二子阵列sa2的第一字线wl21、第二字线wl22和第四字线wl24(即，非选择字线)施加低电压low。第二子字线驱动器swd2可以向第二子阵列sa2的第一字线wl21、第二字线wl22和第四字线wl24以及第三子阵列sa3的第一字线wl31、第二字线wl32和第四字线wl34(即，非选择字线)施加低电压low，并且可以浮置flt第二子阵列sa2的第三字线wl23和第三子阵列sa3的第三字线wl33(即，选择字线)。
67.在这种情况下，因为将高电压high施加到两条第三字线(例如，wl13和wl23)的第一子字线驱动器swd1将低电压low一起施加到相邻非选择字线(例如，wl12、wl14、wl22和wl24)，所以可以减少/防止与第一子字线驱动器swd1相邻的区域处的字线耦合。
68.图6是示出图1的存储器单元阵列的图。参考图1和图6，存储器单元阵列110-1可以包括多个子字线驱动器swd0至swdn和多个子阵列sa1至san。多个子字线驱动器swd0至swdn和多个子阵列sa1至san的布置类似于参考图3所述的布置，因此，可以省略额外的描述以避免冗余。
69.在实施例中，字线控制信号pxi可以包括字线选择信号pxid和字线非选择信号pxib。字线选择信号pxid可以是指示选择字线的信号，而字线非选择信号pxib可以是指示非选择字线的信号。
70.奇数编号的字线控制信号pxi_odd可以包括奇数编号的字线选择信号pxid_odd和奇数编号的字线非选择信号pxib_odd。偶数编号的字线控制信号pxi_even可以包括偶数编号的字线选择信号pxid_even和偶数编号的字线非选择信号pxib_even。
71.在实施例中，第0子字线驱动器swd0、第2子字线驱动器swd2和第n子字线驱动器swdn可以响应于偶数编号的字线选择信号pxid_even来选择性地将高电压施加到偶数编号的字线，可以响应于偶数编号的字线非选择信号pxib_even来选择性地将低电压施加到偶数编号的字线，并且可以响应于奇数编号的字线非选择信号pxib_odd来选择性地将低电压施加到奇数编号的字线。
72.第一子字线驱动器swd1和第(n-1)子字线驱动器swdn-1可以响应于奇数编号的字线选择信号pxid_odd来选择性地将高电压施加到奇数编号的字线，可以响应于奇数编号的字线非选择信号pxib_odd来选择性地将低电压施加到奇数编号的字线，并且可以响应于偶数编号的字线非选择信号pxib_even来选择性地将低电压施加到偶数编号的字线。
73.也就是说，根据本公开的实施例，字线非选择信号pxib_odd和pxib_even可以被提供给所有子字线驱动器swd0至swdn，并且字线选择信号pxid_odd和pxid_even可以被提供给相应的子字线驱动器。
74.图7是示出图6的第一子字线驱动器和第二子字线驱动器的图。参考图6和图7，第一子字线驱动器swd1可以包括选择电路sc1_1和sc1_3以及非选择电路unsc1_1、unsc1_2、unsc1_3和unsc1_4。第二子字线驱动器swd2可以包括选择电路sc2_2和sc2_4以及非选择电路unsc2_1、unsc2_2、unsc2_3和unsc2_4。
75.第一子字线驱动器swd1的选择电路sc1_1可以与第一字线wl21的第一端连接，并且可以响应于第一字线选择信号pxid1而操作。第一子字线驱动器swd1的非选择电路
unsc1_1可以与第一字线wl21的第一端连接，并且可以响应于第一字线非选择信号pxib1而操作。第二子字线驱动器swd2的非选择电路unsc2_1可以与第一字线wl21的第二端连接，并且可以响应于第一字线非选择信号pxib1而操作。
76.也就是说，当第一字线wl21是选择字线时，第一子字线驱动器swd1的选择电路sc1_1可以响应于第一字线选择信号pxid1来向第一字线wl21施加高电压。当第一字线wl21是非选择字线时，第一子字线驱动器swd1的非选择电路unsc1_1和第二子字线驱动器swd2的非选择电路unsc2_1可以响应于第一字线非选择信号pxib1来向第一字线wl21施加低电压。换句话说，当第一字线wl21是非选择字线时，低电压可以由第一子字线驱动器swd1和第二子字线驱动器swd2被施加到第一字线wl21的相对端(即，第一端和第二端)。
77.第一子字线驱动器swd1的非选择电路unsc1_2可以与第二字线wl22的第一端连接，并且可以响应于第二字线非选择信号pxib2而操作。第二子字线驱动器swd2的选择电路sc2_2可以与第二字线wl22的第二端连接，并且可以响应于第二字线选择信号pxid2而操作。第二子字线驱动器swd2的非选择电路unsc2_2可以与第二字线wl22的第二端连接，并且可以响应于第二字线非选择信号pxib2而操作。
78.第一子字线驱动器swd1的选择电路sc1_3可以与第三字线wl23的第一端连接，并且可以响应于第三字线选择信号pxid3而操作。第一子字线驱动器swd1的非选择电路unsc1_3可以与第三字线wl23的第一端连接，并且可以响应于第三字线非选择信号pxib3而操作。第二子字线驱动器swd2的非选择电路unsc2_3可以与第三字线wl23的第二端连接，并且可以响应于第三字线非选择信号pxib3而操作。
79.第一子字线驱动器swd1的非选择电路unsc1_4可以与第四字线wl24的第一端连接，并且可以响应于第四字线非选择信号pxib4而操作。第二子字线驱动器swd2的选择电路sc2_4可以与第四字线wl24的第二端连接，并且可以响应于第四字线选择信号pxid4而操作。第二子字线驱动器swd2的非选择电路unsc2_4可以与第四字线wl24的第二端连接，并且可以响应于第四字线非选择信号pxib4而操作。
80.选择电路sc1_3和sc2_2以及非选择电路unsc1_2、unsc1_3、unsc1_4、unsc2_2、unsc2_3和unsc2_4的操作类似于上述选择电路sc1_1和非选择电路unsc1_1和unsc2_1的操作，因此，可以省略额外的描述以避免冗余。
81.在实施例中，与一条字线连接并且包括在一个子字线驱动器中的选择电路和非选择电路(例如，sc1_1和unsc1_1)可以对应于参考图4、图5a和图5b所述的主字线驱动器(例如，wdc1_1)。与一条字线连接并且包括在一个子字线驱动器中的非选择电路(例如，unsc1_2)可以对应于参考图4、图5a和图5b所述的辅助字线驱动器(例如，swdc1_2)。
82.图8是示出图7的第一子字线驱动器和第二子字线驱动器的电路图。为了描述方便，可以省略与上述组件相关联的额外描述，以避免冗余。参考图1、图7和图8，第一子字线驱动器swd1的选择电路sc1_1可以响应于子字线驱动器使能信号nweib来向第一字线wl21提供第一字线选择信号pxid1。例如，第一子字线驱动器swd1的选择电路sc1_1可以包括连接在第一字线选择信号pxid1和第一字线wl21之间的pmos晶体管以及连接在第一字线wl21和低电压端子之间的nmos晶体管。pmos晶体管和nmos晶体管可以响应于子字线驱动器使能信号nweib而操作。也就是说，当子字线驱动器使能信号nweib处于低电平l时，第一选择电路sc1_1可以向第一字线wl21提供第一字线选择信号pxid1。在实施例中，第一字线选择信
号pxid1可以是高电压high。
83.第一子字线驱动器swd1的非选择电路unsc1_1可以包括连接在第一字线wl21和低电压端子之间并且响应于第一字线非选择信号pxib1而操作的nmos晶体管。也就是说，当第一字线非选择信号pxib1处于高电平h时，nmos晶体管可以向第一字线wl21提供低电压。
84.除了输入到它们的信号不同，剩余的选择电路sc1_3、sc2_2和sc2_4以及剩余的非选择电路unsc1_2、unsc1_3、unsc1_4、unsc2_1、unsc2_2、unsc2_3和unsc2_4的操作和结构类似于选择电路sc1_1和非选择电路unsc1_1的操作和结构，因此，可以省略额外的描述以避免冗余。
85.为了容易地描述第一子字线驱动器swd1和第二子字线驱动器swd2，假设第三字线wl23是选择字线。在这种情况下，如图8所示，第三字线选择信号pxid3以及第一字线非选择信号pxib1、第二字线非选择信号pxib2和第四字线非选择信号pxib4可以是高电平h或高电压high，并且第一字线选择信号pxid1、第二字线选择信号pxid2和第四字线选择信号pxid4以及第三字线非选择信号pxib3可以是低电平l或低电压low。也就是说，字线选择信号和相应的字线非选择信号可以是互补的。
86.选择电路sc1_1、sc1_3、sc2_2和sc2_4可以响应于低电平l的子字线驱动器使能信号nweib而操作。因为子字线驱动器使能信号nweib处于低电平l，并且第三字线选择信号pxid3处于高电平h，所以与第三字线wl23相对应的选择电路sc1_3的pmos晶体管可以被导通，因此，第三字线选择信号pxid3可以被提供给第三字线wl23。与第三字线wl23相对应的非选择电路unsc1_3和unsc2_3可以响应于低电平l的第三字线非选择信号pxib3而被截止。
87.因为子字线驱动器使能信号nweib以及第一字线选择信号pxid1、第二字线选择信号pxid2和第四字线选择信号pxid4处于低电平l，所以选择电路sc1_1、sc2_2和sc2_4的pmos晶体管不会被导通。与第一字线wl21相对应的非选择电路unsc1_1和unsc2_1可以响应于高电平h的第一字线非选择信号pxib1而被导通，因此，低电压low可以被提供给第一字线wl21。类似地，与第二字线wl22相对应的非选择电路unsc1_2和unsc2_2可以响应于高电平h的第二字线非选择信号pxib2而被导通，与第四字线wl24相对应的非选择电路unsc1_4和unsc2_4可以响应于高电平h的第四字线非选择信号pxib4而被导通，因此，低电压low可以被提供给第二字线wl22和第四字线wl24。
88.根据图8的示例，当第三字线wl23是选择字线时，高电压high可以由第一子字线驱动器swd1被施加到第三字线wl23。在这种情况下，低电压low可以通过第一子字线驱动器swd1和第二子字线驱动器swd2被施加到作为与选择字线相邻的非选择字线的第二字线wl22和第四字线wl24。(例如，第二字线wl22和第四字线wl24可以是第二子阵列sa2中最靠近第三字线wl23的字线，因为第二子阵列sa2的任何其他字线都不会在第二字线wl22和第三字线wl23之间或者在第三字线wl23和第四字线wl24之间)。因此，可以抑制/防止由于字线耦合而引起的噪声被引入到与选择字线相邻的非选择字线中。
89.图9是用于描述图8的示例的操作的时序图。为了附图的简洁和描述的方便，省略了用于区分信号的附图标记。参考图8和图9，可以在从第一时间t1到第二时间t2的时间段期间使能选择字线。在这种情况下，在第一时间t1，子字线驱动器使能信号nweib可以从第一电压v1降低到第二电压v2。在实施例中，第一电压v1可以对应于足以导通选择电路sc1_1、sc1_3、sc2_2和sc2_4的nmos晶体管的电压，第二电压v2可以对应于足以截止选择电路
sc1_1、sc1_3、sc2_2和sc2_4的nmos晶体管的电压。
90.在第一时间t1，与选择字线相对应的字线选择信号pxid可以从第三电压v3增加到第四电压v4。在实施例中，第三电压v3可以具有与第二电压v2相同的电平。可替代地，第二电压v2和第三电压v3之间的差可以小于包括在选择电路sc1_1、sc1_3、sc2_2和sc2_4中的每个中的nmos晶体管的阈值电压。第四电压v4可以对应于用于导通存储器单元阵列110的每个存储器单元的选择晶体管tr(参考图1)的高电压high。也就是说，与选择字线相对应的选择电路可以响应于第二电压v2的子字线驱动器使能信号nweib和第四电压v4的字线选择信号pxid，来向选择字线提供第四电压v4(即，高电压high)。
91.在实施例中，与非选择字线相对应的字线选择信号pxid可以在字线使能时段中保持第三电压v3。也就是说，与非选择字线相对应的选择电路可以响应于第二电压v2的子字线驱动器使能信号nweib和第三电压v3的字线选择信号pxid而被截止。
92.在第一时间t1，与选择字线相对应的字线非选择信号pxib可以从第五电压v5降低到第六电压v6。在实施例中，第五电压v5可以对应于用于导通非选择电路unsc1_1、unsc1_2、unsc1_3、unsc1_4、unsc2_1、unsc2_2、unsc2_3和unsc2_4的nmos晶体管的电压。第六电压v6可以对应于用于截止非选择电路unsc1_1、unsc1_2、unsc1_3、unsc1_4、unsc2_1、unsc2_2、unsc2_3和unsc2_4的nmos晶体管的电压。
93.在实施例中，与非选择字线相对应的字线非选择信号pxib可以在字线使能时段中保持第五电压v5。也就是说，与非选择字线相对应的非选择电路unsc可以响应于第五电压v5的字线非选择信号pxib而被导通，从而可以向非选择字线提供低电压low。
94.根据响应于上述信号的选择电路和非选择电路的操作，在字线使能时段期间，选择字线的电压可以从第七电压v7增加到第八电压v8。第七电压v7可以对应于用于截止存储器单元的选择晶体管的低电压low，第八电压v8可以对应于用于导通存储器单元的选择晶体管的高电压high。
95.选择字线和相邻字线(即，非选择字线)可以保持第七电压v7。在这种情况下，如上所述，噪声可能由于选择字线的电压被引入到相邻字线中。在这种情况下，如图9所示，在传统的存储器单元阵列中(即，在子阵列的每条字线的一端都浮置的结构中)，第二幅度v2的噪声被引入到相邻字线中；另一方面，在根据本公开的实施例的存储器单元阵列中(即，在子阵列的每条字线的相对端都与子字线驱动器连接的结构中、或者在低电压被施加到子阵列的每条非选择字线的相对端的结构中)，小于第二幅度v2的第一幅度v1的噪声被引入到相邻字线中。也就是说，当从非选择字线的相对端或边缘施加低电压时，可以防止或减少由于选择字线的高电压而出现的噪声引入。
96.图10是示出根据本公开的实施例的存储器单元阵列的图。为了附图的简洁和描述的方便，上述组件由相似的附图标记指代，并且可以省略对其的额外描述以避免冗余。
97.参考图1和图10，存储器单元阵列100-2可以包括多个子阵列sa1至san和多个子字线驱动器swd0至swdn。多个子阵列sa1至san和多个子字线驱动器swd0至swdn的布置类似于参考图2a所述的布置，因此，可以省略额外的描述以避免冗余。
98.如图10所示，第0子字线驱动器swd0可以与第一子阵列sa1的多条字线wl11至wl18连接。第一子字线驱动器swd1可以与第一子阵列sa1的多条字线wl11至wl18和第二子阵列sa2的多条字线wl21至wl28连接。第二子字线驱动器swd2可以与第二子阵列sa2的多条字线
wl21至wl28连接。第(n-1)子字线驱动器swdn-1可以与第n子阵列san的多条字线wln1至wln8连接。第n子字线驱动器swdn可以与第n子阵列san的多条字线wln1至wln8连接。
99.在图10的实施例中，第零子字线驱动器swd0、第二子字线驱动器swd2和第n子字线驱动器swdn可以接收偶数编号的字线选择信号pxid_even和偶数编号的字线非选择信号pxib_even。第零子字线驱动器swd0、第二子字线驱动器swd2和第n子字线驱动器swdn可以响应于偶数编号的字线选择信号pxid_even和偶数编号的字线非选择信号pxib_even来控制偶数编号的字线。第零子字线驱动器swd0、第二子字线驱动器swd2和第n子字线驱动器swdn可以响应于奇数编号的字线辅助信号pxis_odd来控制奇数编号的字线。例如，当奇数编号的字线辅助信号pxis_odd指示所有奇数编号的字线是非选择字线时，第零子字线驱动器swd0、第二子字线驱动器swd2和第n子字线驱动器swdn可以向奇数编号的字线施加低电压low。
100.在实施例中，奇数编号的字线辅助信号pxis_odd可以是指示多条字线的奇数编号的字线是非选择字线或者指示多条字线的偶数编号的字线之一是选择字线的信号。例如，奇数编号的字线辅助信号pxis_odd可以基于偶数编号的字线选择信号pxid_even的or(或)运算、偶数编号的字线非选择信号pxib_even的nand(与非)运算、奇数编号的字线选择信号pxid_odd的nor(或非)运算或奇数编号的字线非选择信号pxib_odd的or(或)运算来生成。
101.在实施例中，奇数编号的字线辅助信号pxis_odd可以由x解码器120或由单独的字线信号生成器来生成。可替代地，奇数编号的字线辅助信号pxis_odd可以由包括在第零子字线驱动器swd0、第2子字线驱动器swd2和第n子字线驱动器swdn中的每个中的逻辑运算电路来生成，并且逻辑运算电路可以对上述信号执行逻辑运算。
102.第一子字线驱动器swd1和第(n-1)子字线驱动器swdn-1可以接收奇数编号的字线选择信号pxid_odd和奇数编号的字线非选择信号pxib_odd。第一子字线驱动器swd1和第(n-1)子字线驱动器swdn-1可以响应于奇数编号的字线选择信号pxid_odd和奇数编号的字线非选择信号pxib_odd来控制奇数编号的字线。第一子字线驱动器swd1和第(n-1)子字线驱动器swdn-1可以接收偶数编号的字线辅助信号pxis_even。第一子字线驱动器swd1和第(n-1)子字线驱动器swdn-1可以响应于偶数编号的字线辅助信号pxis_even来向偶数编号的字线施加低电压low。
103.在实施例中，偶数编号的字线辅助信号pxis_even可以是指示多条字线的偶数编号的字线是非选择字线或者指示多条字线的奇数编号的字线之一是选择字线的信号。例如，偶数编号的字线辅助信号pxis_even可以基于奇数编号的字线选择信号pxid_odd的or运算、奇数编号的字线非选择信号pxib_odd的nand运算、偶数编号的字线选择信号pxid_even的nor运算或偶数编号的字线非选择信号pxib_even的or运算来生成。
104.在实施例中，偶数编号的字线辅助信号pxis_even可以由x解码器120或单独的字线信号生成器来生成。可替代地，偶数编号的字线辅助信号pxis_even可以由包括在第一子字线驱动器swd1和第(n-1)子字线驱动器swdn-1中的每一个中的逻辑运算电路来生成，并且逻辑运算电路可以对上述信号执行逻辑运算。
105.图11是示出图10的第一子字线驱动器和第二子字线驱动器的图。参考图10和图11，第一子字线驱动器swd1可以包括与第一字线wl21连接的选择电路sc1_1和非选择电路unsc1_1，以及与第三字线wl23连接的选择电路sc1_3和非选择电路unsc1_3。第二子字线驱
动器swd2可以包括与第二字线wl22连接的选择电路sc2_2和非选择电路unsc2_2，以及与第四字线wl24连接的选择电路sc2_4和非选择电路unsc2_4。上述组件可以响应于字线选择信号pxid1至pxid4和字线非选择信号pxid1至pxid4而操作，并且上述组件的操作类似于上述的那些操作。因此，可以省略额外的描述以避免冗余。
106.第一子字线驱动器swd1还可以包括偶数编号的字线非选择电路unsc_even。偶数编号的字线非选择电路unsc_even可以响应于偶数编号的字线辅助信号pxis_even来选择性地将低电压low施加到第二字线wl22和第四字线wl24(即，偶数编号的字线)。例如，如上所述，偶数编号的字线辅助信号pxis_even可以是指示所有偶数编号的字线都是非选择字线或者选择字线是奇数编号的字线之一的信号。如图11所示，当第三字线wl23(或奇数编号的字线)是选择字线时，偶数编号的字线非选择电路unsc_even可以响应于偶数编号的字线辅助信号pxis_even来向第二字线wl22和第四字线wl24(即偶数编号的字线)施加低电压low。
107.第二子字线驱动器swd2还可以包括奇数编号的字线非选择电路unsc_odd。奇数编号的字线非选择电路unsc_odd可以响应于奇数编号的字线辅助信号pxis_odd来选择性地将低电压low施加到第一字线wl11和第三字线wl13(即，奇数编号的字线)。例如，如上所述，奇数编号的字线辅助信号pxis_odd可以是指示所有奇数编号的字线都是非选择字线或者选择字线是偶数编号的字线之一的信号。如图11所示，当第三字线wl23(或奇数编号的字线)是选择字线时，奇数编号的字线非选择电路unsc_odd可以响应于奇数编号的字线辅助信号pxis_odd来浮置flt第一字线wl21和第三字线wl23(即奇数编号的字线)。因为奇数编号的字线之一是选择字线，并且奇数编号的字线的选择字线被第一子字线驱动器swd1控制为高电压high来保持选择字线(即奇数编号的字线)的电平，所以奇数编号的字线非选择电路unsc_odd可以浮置奇数编号的字线wl21和wl23。
108.在实施例中，如图11所示，当第三字线wl23是选择字线时，第一子字线驱动器swd1可以将高电压high施加到第三字线wl23，并且可以将低电压low施加到第二字线wl22和第四字线wl24。在这种情况下，因为与作为选择字线的第三字线wl23相邻的第二字线wl22和第四字线wl24在与第一子字线驱动器swd1相邻的区域中保持在低电压low，所以可以阻止由于字线耦合而被引入到第二字线wl22和第四字线wl24中的噪声。
109.图12是示出根据本公开的实施例的集成电路设备200的布局，图13是示出集成电路设备200的透视图，图14是沿着图12的线x1-x1’和线y1-y1’截取的集成电路设备200的截面图。
110.在实施例中，参考图1至图11描述的存储器设备100可以被参考以下附图描述的集成电路设备200代替。也就是说，包括在存储器设备100中的多个存储器单元可以具有将参考以下附图描述的存储器单元的结构(或者包括垂直沟道晶体管(vertical channel transistor，vct)的结构)。集成电路设备200可以包括参考图1至图11描述的子字线驱动器。
111.参考图12至图14，集成电路设备200可以包括基底210、多条第一导电线220、沟道层230、栅极电极240、栅极绝缘层250和电容器结构280。集成电路设备200可以是包括垂直沟道晶体管(vct)的存储器设备。垂直沟道晶体管可以具有其中沟道层230的沟道长度从基底210沿着垂直方向延伸的结构。
112.下绝缘层212可以设置在基板210上，并且多条第一导电线220可以设置在下绝缘层212上，以在第一方向(即，x方向)上彼此间隔开并且在第二方向(即，y方向)上延伸。多个第一绝缘图案222可以设置在下绝缘层212上，以填充多条第一导电线220之间的空间。多个第一绝缘图案222可以在第二方向(即，y方向)上延伸，并且多个第一绝缘图案222的上表面可以设置在与多条第一导电线220的上表面相同的水平面(level)上。多条第一导电线220可以用作集成电路设备200的位线。
113.在一些实施例中，多条第一导电线220可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，多条第一导电线220可以是掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、irox、ruox或其组合，但不限于此。多条第一导电线220可以包括由上述材料形成的单个层或多个层。在一些实施例中，多条第一导电线220可以包括二维半导体材料，并且例如，二维半导体材料可以包括石墨烯(graphene)、碳纳米管(carbon nanotube)或其组合。
114.沟道层230可以以矩阵形式被布置在多条第一导电线220上，以便在第一方向(即，x方向)和第二方向(即，y方向)上彼此间隔开。沟道层230可以在第一方向(即，x方向)上具有第一宽度，可以在第三方向上(即，z方向)具有第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以是第一宽度的大约2至10倍，但不限于此。沟道层230的底部可以用作第一源极/漏极区(未示出)，沟道层230的上部可以用作第二源极/漏极区(未示出)，并且沟道层230在第一源极/漏极区和第二源极/漏极区之间的部分可以用作沟道区(未示出)。
115.在一些实施例中，沟道层230可以包括氧化物半导体。例如，氧化物半导体可以包括inxgayznzo、inxgaysizo、inxsnyznzo、inxznyo、znxo、znxsnyo、znxoyn、zrxznysnzo、snxo、hfxinyzonzo、alxgaysnz或inxgaysnzo、gaxgaysnz或者其组合。沟道层230可以包括由氧化物半导体形成的单个层或多个层。在一些实施例中，沟道层230可以具有大于硅的带隙能量(bandgap energy)的带隙能量。例如，沟道层230可以具有约为1.5ev到5.6ev的带隙能量。例如，当沟道层230具有约为2.0ev到4.0ev的带隙能量时，沟道层230可以具有改进的/最佳的沟道性能。例如，沟道层230可以是多晶的或非晶的，但不限于此。在一些实施例中，沟道层230可以包括二维半导体材料，并且例如，二维半导体材料可以包括石墨烯、碳纳米管或其组合。
116.栅极电极240可以在沟道层230的相对侧壁上沿第一方向(即，x方向)延伸。栅极电极240可以包括面向沟道层230的第一侧壁的第一子栅极电极240p1和面向沟道层230的第二侧壁的第二子栅极电极240p2，第二侧壁与第一侧壁相对。由于一个沟道层230被插置在第一子栅极电极240p1和第二子栅极电极240p2之间，所以集成电路设备200可以具有双栅极晶体管结构。然而，本公开不限于此。例如，可以通过省略第二子栅极电极240p2并且仅形成面向沟道层230的第一侧壁的第一子栅极电极240p1来实现单栅极晶体管结构。
117.栅极电极240可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，栅极电极240可以是掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、irox、ruox或其组合，但不限于此。
118.栅极绝缘层250可以围绕沟道层230的侧壁，并且可以被插置在沟道层230和栅极
电极240之间。例如，如图12所示，沟道层230的整个侧壁可以被栅极绝缘层250包围，并且栅极电极240的侧壁的一部分可以与栅极绝缘层250接触。在其他实施例中，栅极绝缘层250可以在栅极电极240的延伸方向(即，第一方向(即，x方向))上延伸，并且沟道层230的侧壁当中仅面向栅极电极240的两个侧壁可以与栅极绝缘层250接触。
119.在一些实施例中，栅极绝缘层250可以由氧化硅层、氮氧化硅层、介电常数高于氧化硅层的介电常数的高k介电层或其组合来形成。高k介电层可以由金属氧化物或金属氧氮化物来形成。例如，可用作栅极绝缘层250的高k介电层可以由hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、al2o3或其组合来形成，但不限于此。
120.多个第二绝缘图案232可以在多个第一绝缘图案222上沿着第二方向(即，y方向)延伸，并且沟道层230可以设置在多个第二绝缘图案232中彼此相邻的两个第二绝缘图案232之间。此外，在彼此相邻的两个第二绝缘图案232之间，第一掩埋层234和第二掩埋层236可以设置在两个相邻沟道层230之间的空间中。第一掩埋层234可以设置在两个相邻沟道层230之间的空间的底部，而第二掩埋层236可以形成在第一掩埋层234上，以填充两个相邻沟道层230之间的剩余空间。第二掩埋层236的上表面可以设置在与沟道层230的上表面相同的水平面，并且第二掩埋层236可以覆盖栅极电极240的上表面。与以上描述不同，多个第二绝缘图案232可以由与多个第一绝缘图案222接续的材料层来形成、或者第二掩埋层236可以由与第一掩埋层234接续的材料层来形成。
121.电容器接触260可以设置在每个沟道层230上。电容器接触260可以被设置为垂直地与沟道层230重叠，并且可以以矩阵形式来布置，使其在第一方向(即，x方向)和第二方向(即，y方向)上彼此间隔开。电容器接触260可以是掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、irox、ruox或其组合，但不限于此。上绝缘层262可以在多个第二绝缘图案232和第二掩埋层236上围绕电容器接触260的侧壁。
122.蚀刻停止(etch-stop)层270可以设置在上绝缘层262上，并且电容器结构280可以设置在蚀刻停止层270上。电容器结构280可以包括下电极282、电容器介电层284和上电极286。
123.下电极282可以通过蚀刻停止层270与电容器接触260的上表面电连接。下电极282可以形成为沿第三方向(即，z方向)延伸的柱状，但不限于此。在一些实施例中，下电极282可以被设置为与电容器接触260垂直重叠，并且可以以矩阵形式来布置，使其在第一方向(即，x方向)和第二方向(即，y方向)上彼此间隔开。与以上描述不同，着陆垫(landing pad)(未示出)可以进一步被设置在电容器接触260和下电极282之间，使得下电极282以六边形形状来布置。
124.图15是示出根据一些实施例的集成电路设备200a的布局，图16是示出集成电路设备200a的透视图。
125.参考图15和图16，集成电路设备200a可以包括基底210a、多条第一导电线220a、沟道结构230a、接触栅极电极240a、多条第二导电线242a和电容器结构280。集成电路设备200a可以是包括垂直沟道晶体管(vct)的存储器设备。
126.可以由第一设备隔离层212a和第二设备隔离层214a在基底210a中限定多个有源区ac。沟道结构230a可以设置在每个有源区ac中，并且沟道结构230a可以包括在垂直方向
上延伸的第一有源柱230a1和第二有源柱230a2，以及与第一有源柱230a1的底部和第二有源柱230a2的底部连接的连接部分230l。第一源极/漏极区sd1可以设置在连接部分230l中，并且第二源极/漏极区sd2可以设置在第一有源柱230a1和第二有源柱230a2的上侧。第一有源柱230a1和第二有源柱230a2中的每一个可以构成独立的单位存储器单元。
127.多条第一导电线220a可以在与多个有源区ac中的每一个相交的方向上延伸。例如，多条第一导电线220a可以在第二方向(即，y方向)上延伸。多条第一导电线220a中的一条第一导电线220a可以设置在第一有源柱230a1和第二有源柱230a2之间的连接部分230l上，并且该一条第一导电线220a可以设置在第一源极/漏极区sd1上。与该一条第一导电线220a相邻的另一条第一导电线220a可以设置在两个沟道结构230a之间。多条第一导电线220a中的一条第一导电线220a可以用作与2个单位存储器单元相关联的公共位线，该2个单位存储器单元由设置在该一条第一导电线220a的相对侧上的第一有源柱230a1和第二有源柱230a2构成。
128.一个接触栅极电极240a可以设置在沿第二方向(即，y方向)相邻的两个沟道结构230a之间。例如，接触栅极电极240a可以设置在包括在一个沟道结构230a中的第一有源柱230a1和与该一个沟道结构230a相邻的沟道结构230a的第二有源柱230a2之间，并且可以由设置在其相对侧壁上的第一有源柱230a1和第二有源柱230a2共享。栅极绝缘层250a可以设置在接触栅极电极240a和第一有源柱230a1之间以及接触栅极电极240a和第二有源柱230a2之间。多条第二导电线242a可以在接触栅极电极240a上沿第一方向(即，x方向)延伸。多条第二导电线242a可以用作集成电路设备200a的字线。
129.电容器接触260a可以设置在沟道结构230a上。电容器接触260a可以设置在第二源极/漏极区sd2上，并且电容器结构280可以设置在电容器接触260a上。
130.根据本公开，存储器设备可以向子阵列的非选择字线的边缘(或末端)施加低电压。在这种情况下，可以减少由于选择字线和相邻非选择字线之间的耦合而引起的噪声生成或噪声引入。因此，提供了一种具有改进的可靠性的存储器设备。
131.尽管已经参考本公开的实施例描述了本公开，但是对于本领域的普通技术人员来说显而易见的是，可以在不脱离如所附权利要求中阐述的本公开的范围的情况下对本公开做出各种改变和修改。

技术特征：

1.一种存储器设备，包括：行解码器，被配置为基于从外部设备接收到的行地址来生成多个字线控制信号；第一子阵列，包括与多条字线连接的多个存储器单元；第一子字线驱动器，被配置为基于与奇数编号的字线相对应的奇数编号的字线控制信号，向多条字线中奇数编号的字线提供选择电压或非选择电压；以及第二子字线驱动器，被配置为基于与偶数编号的字线相对应的偶数编号的字线控制信号，向多条字线中偶数编号的字线提供选择电压或非选择电压，其中，所述第一子字线驱动器还被配置为响应于偶数编号的字线控制信号，向偶数编号的字线的非选择字线施加非选择电压，并且其中，所述第二子字线驱动器还被配置为响应于奇数编号的字线控制信号，向奇数编号的字线的非选择字线施加非选择电压。2.根据权利要求1所述的存储器设备，其中，所述第一子阵列中的奇数编号的字线与偶数编号的字线是交替的。3.根据权利要求1所述的存储器设备，其中，所述多条字线沿着第一方向延伸，其中，所述第一子字线驱动器、所述第一子阵列和所述第二子字线驱动器沿着第一方向被布置，其中，所述第一子阵列在所述第一子字线驱动器和所述第二子字线驱动器之间，其中，所述第一子字线驱动器连接到所述多条字线的各自的第一端，并且其中，所述第二子字线驱动器连接到与第一端相对的所述多条字线的各自的第二端。4.根据权利要求1所述的存储器设备，其中，所述第一子字线驱动器包括：多个奇数编号的主驱动电路，被配置为响应于奇数编号的字线控制信号来向奇数编号的字线施加选择电压或非选择电压；以及多个偶数编号的辅助驱动电路，被配置为响应于偶数编号的字线控制信号来选择性地向偶数编号的字线施加非选择电压，并且其中，所述第二子字线驱动器包括：多个偶数编号的主驱动电路，被配置为响应于偶数编号的字线控制信号来向偶数编号的字线施加选择电压或非选择电压；以及多个奇数编号的辅助驱动电路，被配置为响应于奇数编号的字线控制信号来选择性地向奇数编号的字线施加非选择电压。5.根据权利要求4所述的存储器设备，其中，所述多个奇数编号的主驱动电路中的每一个包括：奇数编号的选择电路，连接到奇数编号的字线中的一条相应的字线，并且被配置为响应于奇数编号的字线控制信号之一，选择性地向所述一条相应的字线施加选择电压；以及奇数编号的非选择电路，连接到奇数编号的字线中的所述一条相应的字线，并且被配置为响应于奇数编号的字线控制信号之一，选择性地向所述一条相应的字线施加非选择电压，并且其中，所述多个偶数编号的辅助驱动电路中的每一个包括：
偶数编号的选择电路，连接到偶数编号的字线中的一条相应的字线，并且被配置为响应于偶数编号的字线控制信号之一，选择性地向所述偶数编号的字线中的所述一条相应的字线施加非选择电压。6.根据权利要求1所述的存储器设备，其中，所述多个存储器单元中的每一个包括：选择晶体管，被配置为响应于多条字线中的相应的字线而操作；以及存储电容器，连接到所述选择晶体管。7.根据权利要求6所述的存储器设备，其中，所述选择晶体管包括垂直沟道晶体管(vct)。8.一种存储器设备，包括：行解码器，被配置为基于从外部设备接收到的行地址来生成第一字线选择信号、第一字线非选择信号、第二字线选择信号和第二字线非选择信号；第一子阵列，包括连接到第一字线的多个第一存储器单元和连接到第二字线的多个第二存储器单元；第一子字线驱动器，连接到第一字线，并且被配置为响应于第一字线选择信号来向第一字线施加选择电压，并且响应于第一字线非选择信号来向第一字线施加非选择电压；以及第二子字线驱动器，连接到第二字线，并且被配置为响应于第二字线选择信号来向第二字线施加选择电压，并且响应于第二字线非选择信号来向第二字线施加非选择电压，其中，所述第一子字线驱动器连接到第二字线，并且还被配置为响应于第二字线非选择信号来向第二字线施加非选择电压，并且其中，所述第二子字线驱动器连接到第一字线，并且还被配置为响应于第一字线非选择信号来向第一字线施加非选择电压。9.根据权利要求8所述的存储器设备，其中，所述第一子阵列在第一子字线驱动器和第二子字线驱动器之间。10.根据权利要求8所述的存储器设备，其中，所述第一字线和所述第二字线中的每一个都沿着第一方向延伸，并且其中，所述第一字线和所述第二字线沿着垂直于第一方向的第二方向在物理上彼此相邻。11.根据权利要求8所述的存储器设备，其中，当第一字线是选择字线时，所述第一子字线驱动器被配置为向第一字线施加选择电压并向第二字线施加非选择电压，并且所述第二子字线驱动器被配置为浮置第一字线并向第二字线施加非选择电压，并且其中，当第二字线是选择字线时，所述第一子字线驱动器被配置为向第一字线施加非选择电压并浮置第二字线，并且所述第二子字线驱动器被配置为向第一字线施加非选择电压并向第二字线施加选择电压。12.根据权利要求8所述的存储器设备，其中，所述第一子字线驱动器和所述第二子字线驱动器被配置为响应于子字线驱动器使能信号而操作。13.根据权利要求12所述的存储器设备，其中，所述第一子字线驱动器包括：
第一选择电路，被配置为响应于第一字线选择信号和子字线驱动器使能信号，向第一字线施加选择电压；第一非选择电路，被配置为响应于第一字线非选择信号，向第一字线施加非选择电压；以及第二非选择电路，被配置为响应于第二字线非选择信号，向第二字线施加非选择电压，并且其中，所述第二子字线驱动器包括：第三非选择电路，被配置为响应于第一字线非选择信号，向第一字线施加非选择电压；第二选择电路，被配置为响应于第二字线选择信号和子字线驱动器使能信号，向第二字线施加选择电压；以及第四非选择电路，被配置为响应于第二字线非选择信号，向第二字线施加非选择电压。14.根据权利要求13所述的存储器设备，其中，所述第一选择电路包括：第一pmos晶体管，连接在被配置为接收第一字线选择信号的第一输入端子和第一字线之间，所述第一pmos晶体管被配置为响应于子字线驱动器使能信号而操作；以及第一nmos晶体管，连接在第一字线和被配置为接收非选择电压的低电压端子之间，所述第一nmos晶体管被配置为响应于子字线驱动器使能信号而操作，并且其中，所述第二选择电路包括：第二pmos晶体管，连接在被配置为接收第二字线选择信号的第二输入端子和第二字线之间，所述第二pmos晶体管被配置为响应于子字线驱动器使能信号而操作；以及第二nmos晶体管，连接在第二字线和低电压端子之间，并且被配置为响应于子字线驱动器使能信号而操作。15.根据权利要求13所述的存储器设备，其中，所述第一非选择电路包括连接在第一字线和被配置为接收非选择电压的低电压端子之间的第三nmos晶体管，所述第三nmos晶体管被配置为响应于第一字线非选择信号而操作，其中，所述第二非选择电路包括连接在第二字线和低电压端子之间并且被配置为响应于第二字线非选择信号而操作的第四nmos晶体管，其中，所述第三非选择电路包括连接在第一字线和低电压端子之间并且被配置为响应于第一字线非选择信号而操作的第五nmos晶体管，并且其中，所述第四非选择电路包括连接在第二字线和低电压端子之间并且被配置为响应于第二字线非选择信号而操作的第六nmos晶体管。16.根据权利要求8所述的存储器设备，还包括：第二子阵列，包括连接到第三字线的多个第三存储器单元和连接到第四字线的多个第四存储器单元，其中，所述第二子字线驱动器连接到第四字线，并且还被配置为响应于第二字线选择信号来向第四字线施加选择电压以及响应于第二字线非选择信号来向第四字线施加非选择电压，并且其中，所述第二子字线驱动器连接到第三字线，并且还被配置为响应于第一字线非选
择信号来向第三字线施加非选择电压。17.根据权利要求16所述的存储器设备，其中，所述第二子字线驱动器包括：第一非选择电路，被配置为响应于第一字线非选择信号来向第一字线施加非选择电压；第二选择电路，被配置为响应于第二字线选择信号来向第二字线和第四字线施加选择电压；第二非选择电路，被配置为响应于第二字线非选择信号来向第二字线和第四字线施加非选择电压；以及第三非选择电路，被配置为响应于第一字线非选择信号来向第三字线施加非选择电压。18.根据权利要求17所述的存储器设备，其中，所述第一字线和所述第三字线在第一行中，并且所述第二字线和所述第四字线在第二行中。19.一种存储器设备，包括：第一存储器单元，包括存储电容器和连接在所述存储电容器和第一字线之间的选择晶体管；第一子字线驱动器，连接到第一字线的第一端，并且被配置为响应于第一字线控制信号来向第一字线施加选择电压和非选择电压之一；以及第二子字线驱动器，连接到第一字线的第二端，其中，响应于第一字线控制信号，所述第二子字线驱动器被配置为浮置第一字线或者向第一字线施加非选择电压。20.根据权利要求19所述的存储器设备，其中，当第一字线控制信号指示第一字线是选择字线时，所述第一子字线驱动器被配置为通过第一字线的第一端来施加选择电压，并且所述第二子字线驱动器被配置为浮置第一字线的第二端，并且其中，当第一字线控制信号指示第一字线是非选择字线时，所述第一子字线驱动器被配置为通过第一字线的第一端来施加非选择电压，并且所述第二子字线驱动器被配置为通过第一字线的第二端来施加非选择电压。

技术总结

公开了一种存储器设备，包括：基于来自外部设备的行地址来生成字线(WL)控制信号的行解码器；包括连接到字线的存储器单元的第一子阵列；基于与奇数编号的字线相对应的奇数编号的WL控制信号来向字线中奇数编号的字线提供选择电压或非选择电压的第一子字线驱动器(SWD)；以及基于与偶数编号的字线相对应的偶数编号的WL控制信号来向字线中偶数编号的字线提供选择电压或非选择电压的第二SWD。第一SWD响应于偶数编号的WL控制信号来向偶数编号的字线的非选择字线施加非选择电压，并且第二SWD响应于奇数编号的WL控制信号来向奇数编号的字线的非选择字线施加非选择电压。的字线的非选择字线施加非选择电压。的字线的非选择字线施加非选择电压。

技术研发人员：

李玟洙 柳民泰 李元锡 赵珉熙

受保护的技术使用者：

三星电子株式会社

技术研发日：

2022.04.06

技术公布日：

2022/10/17