存储器装置及存储器系统的制作方法

1.本公开实施例涉及半导体技术领域，涉及但不限于一种存储器装置及存储器系统。

背景技术：

2.存储器装置(例如，相变存储器(phrase change memory，pcm))通常包括设置有多个存储库(bank)的存储区和外围电路，该存储区中的存储库主要用于储存数据，而外围电路主要用于包括提供各种信号以对存储区中的存储库进行各种存储操作。
3.目前的存储器装置中，通常是将多个存储库集中在一个存储区内，并利用设置在存储区外侧的外围电路供给信号。然而，随着信息技术的飞速发展对存储器装置的存储容量的需求也随之增加，当存储器装置的存储容量增大时，其存储区内布置的存储库的数量也相应的增多，此时由外围电路为各个存储库提供信号时，随着存储库距离外围电路越远，该存储库可读取存储数据的有效窗口就越小。
4.因此，如何确保存储区内远端的存储库也能够接收到满足要求的信号，成为了亟需解决的问题。

技术实现要素：

5.有鉴于此，本公开实施例提供一种存储器装置及存储器系统。
6.第一方面，本公开实施例提供一种存储器装置，所述存储器装置包括：
7.存储区，所述存储区包括多个第一存储库，多个所述第一存储库沿第一方向依次排布；
8.外围电路，位于所述存储区中边缘的一个所述第一存储库的一侧；
9.以及，
10.第一延长线，包括相互平行且沿所述第一方向延伸的第一子延长线和第二子延长线；所述第一子延长线和所述第二子延长线电连接且长度均为第一长度；所述第一长度大于或等于所述外围电路到所述存储区中最远的第一存储库的距离；
11.其中，每个所述第一存储库与所述外围电路之间的第一信号回路至少经过部分所述第一延长线；
12.不同的所述第一存储库与所述外围电路之间的所述第一信号回路的路径长度相等。
13.在一些实施例中，所述第一信号回路包括：
14.由所述外围电路到所述第一存储库的第一信号通路；和
15.由所述第一存储库到所述外围电路的第二信号通路。
16.在一些实施例中，所述第一信号通路至少经过部分所述第一延长线。
17.在一些实施例中，所述第一信号通路至少经过全部所述第一子延长线和至少部分所述第二子延长线。
18.在一些实施例中，所述存储器装置还包括：
19.多条与所述第二子延长线连接且沿第二方向延伸的第一支线；其中，所述第二方向与所述第一方向垂直；每条所述第一支线分别连接一个所述第一存储库；
20.所述第一信号通路还经过一条所述第一支线。
21.在一些实施例中，所述存储器装置还包括：
22.沿所述第一方向延伸连接所述外围电路与所述存储区中各所述第一存储库的第一主线；所述第二信号通路经过至少部分所述第一主线。
23.在一些实施例中，所述第二信号通路经过位于对应的所述第一存储库与所述外围电路之间的部分所述第一主线。
24.在一些实施例中，所述存储区还包括：
25.沿所述第一方向依次排布的多个第二存储库；所述多个第二存储库与所述多个第一存储库并列排布；
26.每个所述第二存储库与所述外围电路之间的第二信号回路至少经过部分所述第一延长线；
27.不同的所述第二存储库与所述外围电路之间的所述第二信号回路的路径长度相等；
28.所述第一信号回路的路径长度与所述第二信号回路的路径长度相等。
29.在一些实施例中，所述第二信号回路包括：
30.由所述外围电路到所述第二存储库的第三信号通路；和
31.由所述第二存储库到所述外围电路的第四信号通路。
32.在一些实施例中，所述第二信号通路至少经过部分所述第一延长线。
33.在一些实施例中，所述第二信号通路至少经过全部所述第一子延长线和至少部分所述第二子延长线。
34.在一些实施例中，所述存储器装置还包括：
35.多条与所述第二子延长线连接且沿第二方向延伸的第二支线；每条所述第二支线分别连接一个所述第二存储库；其中，所述第二方向与所述第一方向垂直；
36.所述第二信号通路还经过一条所述第二支线。
37.在一些实施例中，所述存储器装置还包括：
38.沿所述第一方向延伸连接所述外围电路与所述存储区中各所述第二存储库的第二主线；所述第四信号通路经过至少部分所述第二主线。
39.在一些实施例中，所述第四信号通路经过位于对应的所述第二存储库与所述外围电路之间的部分所述第二主线。
40.第二方面，本公开实施例还提供一种存储器系统，包括：
41.如上述实施例任一所述的存储器装置；
42.存储控制器，与所述存储器装置耦接，用于控制所述存储器装置。
43.本公开实施例通过设置第一延长线可使得不同的第一存储库与外围电路之间的第一信号回路的路径长度相等。各第一信号回路具有相等的长度，从而使得外围电路发出的信号与各第一存储库交互具有相同的时延，且数据有效窗口相同。
附图说明
44.图1为在一些实施例中提供的存储器装置的示意图；
45.图2为在一些实施例中读取不同存储库的数据有效读取窗口的示意图；
46.图3为本公开实施例中读取不同存储库的数据有效读取窗口的示意图；
47.图4至6为本公开实施例提供的一种存储器装置的示意图；
48.图7a至图7f本公开实施例中不同存储库所对应的第一信号回路的简化图。
49.图8a为一些实施例中连续读取不同存储库的波形图；
50.图8b为采用本公开实施例连续读取不同存储库的波形图
51.图9至图13为本公开实施例提供的另一种存储器装置的示意图；
52.图14为本公开实施例提供的一种存储器系统的示意图。
具体实施方式
53.为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以多种不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
54.除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了实现描述具体的实施例的目的，不是旨在限制本公开。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
55.在一些实施例中，如图1所示，示出了一种相变存储器的平面结构。其包括外围电路100和存储区200。其中，存储区200又包括多个存储库，图1中示出了16个存储库206，其分别编号为bank0、bank1
……
bank14以及bank15。存储库206的数量还可以为其他任意自然数，在此不做限制。外围电路100与存储区200相邻设置。
56.外围电路100包括信号解码器110和数据输出通路120(data out path，dout path)。信号解码器101还可以包括命令解码器101和存储库地址解码器120。命令解码器101可以锁存和解码从存储器装置的外部接收的命令信号(cmd，command)(例如，读取命令(rd cmd，read command))，并且根据解码的命令设置存储器装置的操作模式(例如，读、写、擦等)。存储库地址解码器102可以锁存和解码从存储器装置接收的地址信号(addr，address)，并且启动根据解码的结果选择多个存储库206中的一个，并输出对应的使能信号。例如，若选择读取bankn(其中，n为任意自然数)，则输出的读取使能信号为rd_en_bn。例如，若选择读取bank15，则输出的读取使能信号为rd_en_b15，该信号可以给bank15输入一个高电平，使得bank15中的数据输出。外围电路100与每个存储库206之间都可具有一个信号回路，外围电路100与各存储库206通过对应的信号回路进行交互。信号回路包括第一信号线201、第二信号线202以及第三信号线203。
57.可以看出，不同的存储库206与外围电路100之间的信号回路的长度是不同。例如，bank0与外围电路100之间的信号回路的长度为：第一信号线中的有效长度l1、第二信号线中的有效长度w1以及第三信号线的有效长度w1’之和。bank15与外围电路100之间的信号回路的长度为：第一信号线中的有效长度l15、第二信号线中的有效长度w1与第三信号线的有效长度w15’。在各信号回路第二信号线中的有效长度w1相同的情况下。因为l15大于l1且
l15’大于l1’，故bank15的信号回路的长度会大于bank0。易知，距离外围电路100越远的存储库206所对应的信号回路越长。
58.图2所示的读取情况为：先读取bank0中的数据，再读取bank15中的数据，再继续回读bank0中的数据。图3所示的读取情况为：先读取bank15中的数据，再读取bank0中的数据，再继续回读bank15中的数据。在如图2和图3的读取情况下，bank15的数据的有效读取窗口会被压缩。数据的有效读取窗口为数据可被读取的有效时间的长度。
59.这是因为不同的存储库206与外围电路100之间的信号回路的长度不同会导致在读取不同存储库206时存在不同的读取延迟，从而导致读取不同存储库206的有效读取窗口不同。bank0是距离外围电路最近的存储库，bank15是距离外围电路最远的存储库。故对于bank0和bank15来说，外围电路发出的读取信号到存储区，再返回的读取数据具有延时不同。例如，信号回路越长，有效读取窗口就越小。
60.在一些实施例中，为了解决上述问题可以对距离外围电路100较近的存储库206与外围电路100之间增加延迟单元，延迟单元可用于对外围电路100发出的命令信号进行延时处理，并且与外围电路100距离不同的存储库206可具有不同的延迟单元，从而使得较近的存储库206与较远的存储库206在接收命令后可以具有相同或相近的时延。
61.而延迟单元在补偿不同存储库206的延时时可能会存在偏差，这是因为在io速度(读写速度)较快时，数据的有效窗口本身就很小，由延迟单元的延时和不同存储库206实际不同走线的延时引起的不匹配会进一步减少数据的有效窗口，让数据的有效数据窗口变的更小。
62.本公开实施例提供一种存储器装置，如图4所示，该存储器装置包括：
63.存储区200，存储区200包括多个第一存储库300，多个第一存储库300沿第一方向依次排布；
64.外围电路100，位于存储区200中边缘的一个第一存储库300的一侧；
65.以及，
66.第一延长线，包括相互平行且沿第一方向延伸的第一子延长线501和第二子延长线502；第一子延长线501和第二子延长线502电连接且长度均为第一长度；第一长度大于或等于外围电路到存储区中最远的第一存储库的距离；
67.其中，每个第一存储库300与外围电路之间的第一信号回路至少经过部分第一延长线；
68.不同的第一存储库300与外围电路100之间的第一信号回路的路径长度相等。
69.如图4所示，第一方向可为x轴的沿延伸方向。多个(例如，16个)第一存储库300可沿x方向顺序排布，外围电路100可位于存储区200中边缘的一个第一存储库300的一侧。例如，外围电路100可位于bank0的一侧也可以位于bank15的一侧。如图4所示，外围电路100位于bank0的一侧，并且bank0与外围电路100的距离最近，bank15与外围电路100的距离最远。
70.外围电路100，被配置为执行将数据存储在存储区200各第一存储库300的编程操作、输出各第一存储库300所存储的数据的读操作、检查包括在存储区200中各存储器库300的状态的状态检查操作、以及擦除各第一存储库300所存储的数据的擦除操作。外围电路100可以包括信号解码器110和数据输出通路120。信号解码器110包括命令解码器101和存储库地址解码器102。存储库地址解码器102向存储区200发出第一存储库300选择信号，其
可表示为rd_en_bn(其中，n可为任意自然数)，例如，rd_en_b0表示读取bank0使能信号，该信号可以给bank0一个高电平，用于选中bank0，并将bank0中的数据输出。rd_en_b15表示读取bank15使能信号，该信号可以给bank15一个高电平，用于选中bank15，并将bank15中的数据输出。外围电路100还可以包括电压发生器、页缓冲器电路等等。其中，电压发生器可生成编程操作所需的编程电压v
pgm
和通过电压v
pass
，还可生成读操作所需的读电压v
read
和通过电压v
pass
等等。页缓冲器电路包括多个页缓冲器，被配置为可在编程操作中暂时地存储要编程到存储区200各第一存储库300中的数据，还可在读取操作中暂时的存储从存储区200中各第一存储库300中读出的数据等等。
71.存储区200中的多个存储库300与外围电路100之间可通过第一信号回路进行信号传输，该信号包括但不限于读取命令、数据以及时钟信号。
72.在一些实施例中，外围电路100向第一信号回路发送读取命令，并通过第一信号回路向外围电路100的数据输出通路120输出存储的数据。在一些实施例中，每次读取一个存储库，可以输出256位(bit)的数据，用rd_data《255:0》表示。外围电路100与存储区200之间可通过第一延长线进行连接。即外围电路100与存储区200之间的第一信号回路可经过至少部分第一延长线实现信号交互。
73.本公开实施例通过设置第一延长线可使得不同的第一存储库300与外围电路100之间的第一信号回路的路径长度相等。每个第一存储库300与所述外围电路100之间的第一信号回路至少经过部分所述第一延长线。这里，将每个第一信号回路都经过的第一延长线的部分叫做公共延长线。通过这段公共延长线使得外围电路发出的信号先到达第一位置701，再从第一位置701经过第一信号回路的剩余路径回到外围电路中。
74.第一位置701与距离外围电路100最远的第一存储库300(例如，bank15)在x方向上重叠。信号从第一位置701到达外围电路100所经过的距离包括：第一位置701与任一第一存储库300第一距离(其包括沿x方向上的距离x1和y方向上的距离y1)加上任一第一存储库300到外围电路100的第二距离(其包括沿x方向上的距离x2)，x1与x2的和为固定值，该固定值由bank15与外围电路100之间在x方向上的距离决定，y1由第一位置701与各第一存储库300在y方向上的距离决定。
75.故，第一信号回路的长度为：公共延长线的长度、bank15与外围电路100之间的长度与第一位置701与任意第一存储库300在y方向上的距离之和决定。所以各第一信号回路具有相等的长度，从而使得外围电路发出的信号与各第一存储库300交互具有相同的时延。
76.在一些实施例中，信号从外围电路100发出的第二位置702与第一位置701之间的公共延长线可为任意连接第二位置702与第一位置701导线。
77.在一些实施例中，第一延长线包括沿x方向延伸的第一子延长线501和平行于第一子延长线501的第二子延长线502。
78.在一些实施例中，第一子延长线501与第二子延长线502可通过通孔互连件(该通孔互连件垂直于z方向延伸)进行连接。即第一子延长线501与第二子延长线502在z方向位于不同层。例如，第一子延长线501可位于第一结构层，第二子延长线502可位于第二结构层。第一结构层或第二结构层中可以包括金属层。此时第一子延长线501与第二子延长线502可以在xy平面重叠。
79.在一些实施例中，第一子延长线501与第二子延长线502还可通过第三子延长线
503进行连接，如图4所示，第三子延长线503沿y方向延伸。此时第一子延长线501与第二子延长线502在z方向可位于同一层。例如，第一子延长线501可位于第一结构层或第二结构层，第二子延长线502也可位于第一结构层或第二结构层。第一结构层或第二结构层中可以包括金属层。此时第一子延长线501与第二子延长线502可以在xz平面重叠。
80.第一子延长线501和第二子延长线502的长度可均为第一长度。外围电路100到所述存储区200中最远的第一存储库300(例如，bank15)的距离为第二长度。第一长度可大于或等于第二长度。如图4所示，第一子延长线501(或第二子延长线502)的第一长度大于外围电路100到bank15的第二长度。如图5所示，第一子延长线501(或第二子延长线502)的第一长度等于外围电路100到bank15的第二长度第二长度。
81.在一些实施例中，如图5和图6所示，第一信号回路包括：
82.由外围电路100到第一存储库300的第一信号通路601；和
83.由第一存储库300到外围电路100的第二信号通路602。
84.在一些实施例中，如图5所示，外围电路100发出的信号(例如，读取数据信号)经过第一信号通路601到达第一存储库300，第一存储库300输出所存储的数据再经过第二信号通路602传输至外围电路100中。从任一第一存储库300中输出的信号可经过该第一存储库300与外围电路100之间的第一存储库300输出至外围电路100中。
85.在一些实施例中，如图6所示，外围电路100发出的信号(例如，时钟信号)经过第一信号通路601到达第一存储库300，再经过第二信号通路602传输至外围电路100中。从任一第一存储库300中输出的信号可通过第二信号通路602直接输出至外围电路100中，而无需经过其他第一存储库300。
86.在一些实施例中，第一信号通路至少经过部分第一延长线。
87.外围电路从第二位置702发出的信号可经过至少部分第一延长线以到达第一位置701。各个第一信号通路都可经过的至少部分第一延长线，可为公共延长线。
88.在一些实施例中，第一信号通路至少经过全部第一子延长线和至少部分第二子延长线。
89.在一些实施例中，如图5所示，任意第一信号通路601可至少经过全部第一子延长线501以到达第一位置701。
90.在一些实施例中，如图4所示，任意第一信号通路601可至少经过全部第一子延长线501和至少部分第二子延长线502以达到第一位置701。
91.在一些实施例中，所述存储器装置还包括：
92.多条与所述第二子延长线连接且沿第二方向延伸的第一支线；其中，所述第二方向与所述第一方向垂直；每条所述第一支线分别连接一个所述第一存储库；
93.所述第一信号通路还经过一条所述第一支线。
94.如图5所示，第二子延长线502可与多个通孔互连结构与多条沿y方向的第一支线505连接。第一支线505可位于第三结构层或第一结构层中，第三结构层中也可以包含有金属层。
95.每条所述第一支线505分别连接一个所述第一存储库300，即第一存储库300的数量与第一支线505的数量相同。例如，第一存储库300的数量为16个，则第一支线505的数量为16条。
96.第一信号回路601还可经过第一支线505与第一存储库300连接。即第一信号通路601还经过一条所述第一支线505。
97.在一些实施例中，所述存储器装置还包括：
98.沿所述第一方向延伸连接所述外围电路与所述存储区中各所述第一存储库的第一主线；所述第二信号通路经过至少部分所述第一主线。
99.如图5所示，在一些实施例中，若信号为读取数据信号，第一存储库300中输出的数据可通过第一主线504输出至外围电路中。
100.第一主线504可将各个第一存储库300连接起来，并根据存储库地址解码器发出的使能信号，将选择的第一存储库300中的数据输出至外围电路100中。
101.如图6所示，在一些实施例中，若信号为时钟信号，第一存储库300中输出的数据还可通过第三支线506与第一主线504输出至外围电路中。
102.第三支线506沿y方向延伸分别连接第一存储库300与第一主线504。每个第三支线506与一个第一存储库300对应，即第一存储库300的数量与第三支线506的数量相同。例如，第一存储库的数量为16个，则第三支线的数量为16条。每个第三支线506的长度可以是相同的。
103.第二信号通路602可经过第一主线504或第三支线506与第一主线504，即第二信号通路602经过至少部分所述第一主线504。
104.在一些实施例中，所述第二信号通路经过位于对应的所述第一存储库与所述外围电路之间的部分所述第一主线。
105.如图5所示，各个第一存储库300与外围电路100之间的任意第二信号通路602经过至少部分第一主线504，该至少部分第一主线504为：各个第一存储库300与所述外围电路100之间的部分所述第一主线504。最边缘的第一存储库300(bank15)可经过全部的第一主线504，最靠近外围电路100的第一存储库300(bank0)可经过最短的第一主线504。即距离外围电路100越近，经过的第一主线504的长度就越短。
106.各个第一存储库300与外围电路100之间的任意第二信号通路602都可经过bank0与外围电路100之间的第一主线504。
107.通过设置第一延长线可使得外围电路100发出的信号经过第一信号通路601输入至第一存储库300，第一存储库300中的数据通过第二信号通路602输出至外围电路时，信号所经过的第一信号回路的路径长度是相同的，从而使得信号走过第一信号回路所需的时间是相同的。
108.图7a至图7f分别代表bank0、bank3、bank6、bank10、bank13以及bank15所对应的第一信号回路的简化图。可以看出由不同第一信号通路和不同第二信号通路组成的各第一信号回路的路径长度是相同的。
109.图8a在一些实施例中的连续读取不同存储库的波形图，图8b为采用本公开实施例连续读取不同存储库的波形图。信号rd_bankn(n可为任意自然数)为读取存储库输出数据的信号。例如，rd_bank0表示读取bank0输出的数据。如图8a所示，在t1至t2时间段内，可读取bank15输出的数据。在t2至t3时间段内，可读取bank0输出的数据。在t3至t4时间段内，可读取bank14输出的数据。t4至t5时间段内，可读取bank1输出的数据。
110.如图8b所示，在t1至t2时间段内，可读取bank15输出的数据。在t2至t3时间段内，
可读取bank0输出的数据。在t3至t4时间段内，可读取bank14输出的数据。t4至t5时间段内，可读取bank1输出的数据。
111.图8a中较远bank(例如，bank15、bank14)输出的数据有效窗口相较于较近的bank(bank0、bank1)输出的数据的有效窗口窄。
112.而图8b中，较远bank(例如，bank15、bank14)的输出的数据有效窗口相较于较近的bank(bank0、bank1)输出的数据有效窗口区别不大，甚至可以相同。
113.故图8b相较于图8a，其较远的bank的输出的数据有效窗口明显增加。
114.连续读取不同存储库时，数据有效窗口很均匀，更有利于后一级采样获取数据。
115.采用本公开实施例即使在更高io速度下，仍可得到有效的数据窗口，并采集到数据。
116.在一些实施例中，如图9所示，存储区200还包括：
117.沿第一方向依次排布的多个第二存储库310；多个第二存储库310与多个第一存储库300并列排布；
118.在一些实施例中，多个第二存储库310沿x方向依次排布，且一个第一存储库300与一个第二存储库310可沿y方向依次排布。
119.在一些实施例中，第一存储库300可为一存储库的第一部分，第二存储库310可为一存储库的第二部分，即一个第一存储库300和一个第二存储库310可组成一个存储库。
120.在一些实施例中，第一存储库300与第二存储库310可为不同的存储库。
121.与每个所述第一存储库300与所述外围电路100之间的第一信号回路至少经过部分所述第一延长线的原理类似，每个第二存储库310与外围电路100之间的第二信号回路也至少经过部分第一延长线。第一存储库与第二存储库可将第二子延长线(第一位置701沿x方向上的延长线)作为对称轴，进行对称设置。
122.则在x方向上重叠的第一存储库与第二存储库可经过相同的部分第一延长线，通过设置第一延长线可使得不同的第一存储库300与外围电路100之间的第一信号回路的路径长度相等。不同的第二存储库310与外围电路100之间的第二信号回路的路径长度相等。并且第一信号回路的路径长度与第二信号回路的路径长度也可相等。
123.每个第一存储库300/第二存储库310与所述外围电路100之间的第一信号回路/第二信号回路至少经过部分所述第一延长线。这里，将每个第一信号回路/第二信号回路都经过的第一延长线的部分叫做公共延长线。通过这段公共延长线使得外围电路发出的信号先到达第一位置701，再从第一位置701经过第一信号回路/第二信号回路的剩余路径回到外围电路中。
124.第一位置701与距离外围电路100最远的第二存储库310(例如，bank31)在x方向上重叠。第一位置701与外围电路100之间的距离为：第一位置701与任一第二存储库310第三距离(其包括沿x方向上的距离x3和y方向上的距离y2)加上任一第二存储库310到外围电路100的第二距离(其包括沿x方向上的距离x4)，x3与x4的和为固定值，该固定值由bank31与外围电路100之间在x方向上的距离决定，y2由第一位置701与各第二存储库310在y方向上的距离决定。
125.故，第二信号回路的长度为：公共延长线的长度、bank31与外围电路100之间的长度与第一位置701与任意第二存储库300在y方向上的距离之和决定。所以各第一信号回路
具有相等的长度，从而使得信号与各第二存储库310交互具有相同的时延。
126.由于第一存储库300与第二存储库310可将第二子延长线(第一位置701沿x方向上的延长线)作为对称轴，进行对称设置。则bank15与外围电路100之间在x方向上的距离等于则bank31与外围电路100之间在x方向上的距离。第一位置701与各第一存储库300在y方向上的距离等于第一位置701与各第二存储库310在y方向上的距离。
127.故第一信号回路的路径长度与第二信号回路的路径长度相等。从而外围电路发送的信号达到任意一个第一存储库再回到外围电路与到达任意一个第二存储库再回到外围电路的时延都是相同的。
128.在一些实施例中，所述第二信号回路包括：
129.由所述外围电路到所述第二存储库的第三信号通路；和
130.由所述第二存储库到所述外围电路的第四信号通路。
131.在一些实施例中，如图9所示，外围电路100发出的信号(例如，读取数据信号)经过第三信号通路603到达第二存储库310，第二存储库310输出所存储的数据再经过第四信号通路604传输至外围电路中。从任一第二存储库310中输出的信号可经过该第二存储库310与外围电路100之间的第二存储库310输出至外围电路100中。
132.在一些实施例中，如图11所示，外围电路100发出的信号(例如，时钟信号)经过第三信号通路603到达第二存储库，再经过第四信号通路604传输至外围电路100中。
133.一些实施例中，如图12所示，外围电路100可发出多种信号(例如，读取数据信号与时钟信号)。通过相同的第三信号通路603到达第二存储库310，再经过不同的第四信号通路604传输至外围电路100中。
134.在一些实施例中，所述第二信号通路至少经过部分所述第一延长线。
135.外围电路从第二位置702发出的信号可经过至少部分第一延长线以到达第一位置701。各个第二信号通路都可经过的至少部分第一延长线，可为公共延长线。
136.在一些实施例中，所述第二信号通路至少经过全部所述第一子延长线和至少部分所述第二子延长线。
137.在一些实施例中，如图10所示，任意第二信号通路603可至少经过全部第一子延长线501以到达第一位置701。
138.在一些实施例中，如图9、11、12所示，任意第二信号通路603可至少经过全部第一子延长线501和至少部分第二子延长线502以达到第一位置701。
139.在一些实施例中，所述存储器装置还包括：
140.多条与所述第二子延长线连接且沿所述第二方向延伸的第二支线；每条所述第二支线分别连接一个所述第二存储库；
141.所述第二信号通路还经过一条所述第二支线。
142.如图9所示，第二子延长线502可与多个通孔互连结构与多条沿y方向的第二支线507连接。第二支线507可位于第三结构层或第一结构层中，第三结构层也可以包括金属层。第二支线507可与第一支线505位于同一结构层中或不同的结构层中。
143.每条所述第二支线507分别连接一个所述第二存储库300，即第二存储库310的数量与第二支线507的数量相同。例如，第二存储库300的数量为16个，则第二支线507的数量为16条。第一存储库300的数量可与第二储存库的数量相同，也可以与第二存储库的数量不
同。
144.第二信号回路603还可经过第二支线507与第二存储库310连接。即第二信号通路603还经过一条所述第二支线507。
145.在一些实施例中，所述存储器装置还包括：
146.沿所述第一方向延伸连接所述外围电路与所述存储区中各所述第二存储库的第二主线；所述第四信号通路经过至少部分所述第二主线。
147.如图9和图10所示，在一些实施例中，若信号为读取数据信号，第二存储库310中输出的数据可通过第二主线508输出至外围电路中。
148.第二主线508可将各个第二存储库310连接起来，并根据存储库地址解码器发出的使能信号，将选择的第二存储库310中的数据输出至外围电路100中。
149.如图11所示，在一些实施例中，若信号为时钟信号，第二存储库310中输出的数据可通过第四支线509与第二主线508输出至外围电路中。
150.第四支线509沿y方向延伸分别连接第二存储库310与第二主线508。每个第四支线509与一个第二存储库310对应，即第二存储库310的数量与第四支线509的数量相同。例如，第一存储库的数量为16个，则第四支线509的数量为16条。每个第四支线509的长度可以是相同的。
151.第二信号通路602可经过第二主线508或第四支线509与第二主线508，即第二信号通路602经过至少部分所述第二主线508。
152.在一些实施例中，所述第四信号通路经过位于对应的所述第二存储库与所述外围电路之间的部分所述第二主线。
153.如图9至图12示，各个第二存储库310与外围电路100之间的任意第四信号通路604经过至少部分第二主线508，该至少部分第二主线508为：各个第二存储库310与所述外围电路100之间的部分所述第二主线508。最边缘的第二存储库310(bank15)可经过全部的第二主线508，最靠近外围电路100的第二存储库310(bank0)可经过最短的第二主线508。即距离外围电路100越近，经过的第二主线508的长度就越短。
154.各个第二存储库310与外围电路100之间的任意第四信号通路604都可经过bank0与外围电路100之间的第二主线508。
155.本公开实施例还提供如下示例：
156.存储器装置包括存储区200，存储区200包括多个沿第x方向依次排布第一存储库300和多个沿x方向依次排布第二存储库310。
157.第二存储库310与第一存储库300沿y方向并列排布。第一存储库300可为一存储库的上存储库，第二存储库310可为一存储库的下存储库，上存储库和下存储库可构成同一存储库。
158.外围电路100，位于所述存储区200中边缘的存储库的一侧。如图13所示，外围电路100可位于bank0 up与bank0 down组成的bank0的左侧。
159.上存储库与下存储库之间具有第一延长线，包括相互平行且沿第一方向延伸的第一子延长线501和第二子延长线502；第一子延长线501和第二子延长线502电连接且长度均为第一长度；第一长度大于或等于外围电路到存储区中最远的第一存储库300bank15 up和/或第二存储库310bank15 down的距离。
160.每个第一存储库300与外围电路100之间的第一信号回路至少经过部分第一延长线，每个第二存储库310与外围电路100之间的第二信号回路也至少经过部分第一延长线501。不同的第一存储库300与外围电路100之间的第一信号回路的路径长度相等，不同的第二存储库310与外围电路之间的第二信号回路的路径长度相等。第一信号回路的路径长度与第二信号回路的路径长度相等。
161.每个第一存储库300可包含至少一个(例如，8个)行单元210。
162.每个第二存储库310可包含至少一个(例如，8个)行单元220。
163.不同第一存储库300中沿x方向排布的多个行单元210，可连接同一第一主线504。第一主线504的数量可与第一存储库310中行单元210的数量相同。
164.存储库地址解码器102向存储区200发出第一存储库300选择信号，其可表示为rd_en_bn_up(其中，n可为任意自然数)，例如，rd_en_b0_up表示读取bank0 up使能信号，该信号可以给bank0 up一个高电平，用于选中bank0up，并将bank0 up中的数据输出。bank0 up可通过多个第一主线504输出例如，128bits的数据，这128bits数据可表示为rd data《255,128》。
165.不同第二存储库310中沿x方向排布的多个行单元220，可连接同一第二主线508。第二主线508的数量可与第二存储库310中行单元220的数量相同。存储库地址解码器102还可以向存储区200发出第二存储库310选择信号，其可表示为rd_en_bn_down(其中，n可为任意自然数)。bank0 down可通过多个第二主线508输出例如，128bits的数据，这128bits数据可表示为rd data《127,0》。rd data《255,128》与rd data《127,0》可共同构成256bits的数据，这256bits的数据可表示为rd data《255,0》。
166.对于任意第一存储库300，每次读取后都可输出128bits。若不对读取的数据进行处理，则可需要16(第一存储库的数量)*128根线去输出这些数据。同理，对于任意第二存储库310，每次读取后都可输出128bits。若不对读取的数据进行处理，则也可需要16(第一存储库的数量)*128根线去输出这些数据。
167.在一些实施例中，为了减少数据输出的线，每个第一存储库300和/或第二存储库310中还包括数据选择器802，且各数据选择器802之间可由第一主线504和/或第二主线508连接。即第一主线504和/或第二主线508可串接各个数据选择器802。利用数据选择器802可使得多个第一存储库300和/或第二存储库310共用第一主线504和/或第二主线508便可将信号传输至外围电路中。例如，bank15 up输出了128bits的数据，然后将bank15 up输出的128bits的数据传至bank14 up，此时bank14 up也会输出128bits数据，通过数据选择器802对这两个128bits数据做一个选择。依次类推，直到128bits数据输出至外围电路的数据输出通路中，同理，bank15 down也可输出128bits的数据，并通过各数据选择器802，将128bits数据输出至外围电路的数据输出通路中。bank up和bank down可共输出256bits的数据。
168.在一些实施例中，第一信号回路和第二信号回路所经过的第一延长线、第一主线504、第二主线508等都可包括多个信号驱动器801。这是因为信号会随着导线长度的增加而衰减，在各导线上放置信号驱动器801可增强信号的强度，减少信号的衰减。
169.在一些实施例中，可以利用虚设路径(dummy routine)来设置第一延长线、第一主线504、第二主线508中的一个或多个。虚设路径是设置在存储区周围的导电层，虚设路径接
地时其可用于减少噪音等对存储区中的数据或施加在存储器中的电信号的干扰。虚设路径还可以用于增加金属密度(metal density)，使得存储区200外的虚设路径中的金属密度与存储区200中的金属密度相同，利用虚设路径可以减少布线，这不但节约了成本也减少了工艺步骤，并且可以达到本公开实施例的目标效果。
170.本公开实施例还提供一种存储器系统1000，如图14所示：包括：
171.如上述实施例任一所述的存储器装置1010；
172.存储控制器1020，与所述存储器装置1010耦接，用于控制所述存储器装置1010。
173.在一些实施例中，所述存储器系统1000可以是ssd等产品，也可以是包含存储器装置1010的电子设备，如计算机设备等。
174.应理解，说明书通篇中提到的“一些实施例”、“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
175.需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
176.以上所述，仅为本公开的实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

技术特征：

1.一种存储器装置，其特征在于，所述存储器装置包括：存储区，所述存储区包括多个第一存储库，多个所述第一存储库沿第一方向依次排布；外围电路，位于所述存储区中边缘的一个所述第一存储库的一侧；以及，第一延长线，包括相互平行且沿所述第一方向延伸的第一子延长线和第二子延长线；所述第一子延长线和所述第二子延长线电连接且长度均为第一长度；所述第一长度大于或等于所述外围电路到所述存储区中最远的第一存储库的距离；其中，每个所述第一存储库与所述外围电路之间的第一信号回路至少经过部分所述第一延长线；不同的所述第一存储库与所述外围电路之间的所述第一信号回路的路径长度相等。2.根据权利要求1所述的存储器装置，其特征在于，所述第一信号回路包括：由所述外围电路到所述第一存储库的第一信号通路；和由所述第一存储库到所述外围电路的第二信号通路。3.根据权利要求2所述的存储器装置，其特征在于，所述第一信号通路至少经过部分所述第一延长线。4.根据权利要求3所述的存储器装置，其特征在于，所述第一信号通路至少经过全部所述第一子延长线和至少部分所述第二子延长线。5.根据权利要求2所述的存储器装置，其特征在于，所述存储器装置还包括：多条与所述第二子延长线连接且沿第二方向延伸的第一支线；其中，所述第二方向与所述第一方向垂直；每条所述第一支线分别连接一个所述第一存储库；所述第一信号通路还经过一条所述第一支线。6.根据权利要求2所述的存储器装置，其特征在于，所述存储器装置还包括：沿所述第一方向延伸连接所述外围电路与所述存储区中各所述第一存储库的第一主线；所述第二信号通路经过至少部分所述第一主线。7.根据权利要求6所述的存储器装置，其特征在于，所述第二信号通路经过位于对应的所述第一存储库与所述外围电路之间的部分所述第一主线。8.根据权利要求1至7任一所述的存储器装置，其特征在于，所述存储区还包括：沿所述第一方向依次排布的多个第二存储库；所述多个第二存储库与所述多个第一存储库并列排布；每个所述第二存储库与所述外围电路之间的第二信号回路至少经过部分所述第一延长线；不同的所述第二存储库与所述外围电路之间的所述第二信号回路的路径长度相等；所述第一信号回路的路径长度与所述第二信号回路的路径长度相等。9.根据权利要求8所述的存储器装置，其特征在于，所述第二信号回路包括：由所述外围电路到所述第二存储库的第三信号通路；和由所述第二存储库到所述外围电路的第四信号通路。10.根据权利要求9所述的存储器装置，其特征在于，所述第二信号通路至少经过部分所述第一延长线。11.根据权利要求10所述的存储器装置，其特征在于，所述第二信号通路至少经过全部
所述第一子延长线和至少部分所述第二子延长线。12.根据权利要求9所述的存储器装置，其特征在于，所述存储器装置还包括：多条与所述第二子延长线连接且沿第二方向延伸的第二支线；每条所述第二支线分别连接一个所述第二存储库；其中，所述第二方向与所述第一方向垂直；所述第二信号通路还经过一条所述第二支线。13.根据权利要求9所述的存储器装置，其特征在于，所述存储器装置还包括：沿所述第一方向延伸连接所述外围电路与所述存储区中各所述第二存储库的第二主线；所述第四信号通路经过至少部分所述第二主线。14.根据权利要求13所述的存储器装置，其特征在于，所述第四信号通路经过位于对应的所述第二存储库与所述外围电路之间的部分所述第二主线。15.一种存储器系统，其特征在于，包括：如权利要求1至9任一所述的存储器装置；存储控制器，与所述存储器装置耦接，用于控制所述存储器装置。

技术总结

本公开实施例提供一种存储器装置及存储器系统，所述存储器装置包括：存储区，所述存储区包括多个第一存储库，多个所述第一存储库沿第一方向依次排布；外围电路，位于所述存储区中边缘的一个所述第一存储库的一侧；以及，第一延长线，包括相互平行且沿所述第一方向延伸的第一子延长线和第二子延长线；所述第一子延长线和所述第二子延长线电连接且长度均为第一长度；所述第一长度大于或等于所述外围电路到所述存储区中最远的第一存储库的距离；其中，每个所述第一存储库与所述外围电路之间的第一信号回路至少经过部分所述第一延长线；不同的所述第一存储库与所述外围电路之间的所述第一信号回路的路径长度相等。述第一信号回路的路径长度相等。述第一信号回路的路径长度相等。