分时共享的存储器内计算位单元的制作方法

分时共享的存储器内计算位单元
1.根据美国法典第35章第119条要求优先权
2.本专利申请要求于2020年3月6日提交的、题为“time-shared compute-in-memory bitcell”的非临时申请no.16/811,480的优先权，该申请被转让给本技术的受让人，并在此通过引用明确地并入本文。
技术领域
3.本技术涉及存储器内计算(compute-in-memory)，并且更具体地，涉及分时共享的(time-shared)存储器内计算位单元。

背景技术：

4.数据的计算机处理通常使用冯诺依曼架构，在冯诺依曼架构中，数据被从存储器中取回以在算术和逻辑单元中被处理。在诸如机器学习之类的计算密集型应用中，来自和去往存储器的数据流成为处理速度的瓶颈。为了解决该数据移动瓶颈，已经开发了存储器内计算架构，在该架构中，数据处理硬件跨位单元分布。

技术实现要素：

5.根据本公开的第一方面，提供了一种存储器内计算位单元阵列，包括：读取位线；共享电容器，共享电容器具有连接到读取位线的第一极板；第一存储器内计算位单元，第一存储器内计算位单元包括具有用于第一存储位的第一输出节点的第一对交叉耦合反相器，并且包括连接在第一输出节点与共享电容器的第二极板之间的第一传输门，该第一传输门被配置为响应于第一输入位为真而闭合并且响应于第一输入位为假而断开；以及第二存储器内计算位单元，第二存储器内计算位单元包括具有用于第二存储位的第二输出节点的第二对交叉耦合反相器，并且包括连接在第二输出节点与共享电容器的第二极板之间的第二传输门，该第二传输门被配置为响应于第二输入位为真而闭合并且响应于第二输入位为假而断开。
6.根据本公开的第二方面，提供了一种存储器内计算方法，该方法包括：在第一位单元中，控制第一对传输门，以利用响应于第一输入位与第一存储位的第一乘法的第一乘法信号来驱动共享电容器的第二极板，该共享电容器具有连接到读取位线的第一极板；在第一乘法之后，对读取位线的第一电荷进行采样，同时将共享电容器的第二极板接地，以提供读取位线的第一采样电荷；在第二位单元中，控制第二对传输门以利用响应于第二输入位与第二存储位的第二乘法的第二乘法信号来驱动共享电容器的第二极板；在第二乘法之后，对读取位线的第二电荷进行采样，同时将共享电容器的第二极板接地，以提供读取位线的第二采样电荷。
7.根据本公开的第三方面，提供了一种存储器内计算电路，包括：读取位线；第一共享电容器，第一共享电容器具有连接到读取位线的第一极板；第二共享电容器，第二共享电容器具有连接到读取位线的第一极板；第一组存储器内计算位单元，第一组中的每个存储
器内计算位单元具有连接到第一共享电容器的第二极板的第一输出节点；以及第二组存储器内计算位单元，第二组中的每个存储器内计算位单元具有连接到第二共享电容器的第二极板的第二输出节点。
8.通过以下详细描述，可以更好地理解这些和其他有利特征。
附图说明
9.图1a图示了根据本公开的一方面的对共享电容器进行分时共享的第一对存储器内计算位单元。
10.图1b是根据本公开的一个方面的图1a的存储器内计算位单元中的任一者中的一对交叉耦合反相器的电路图。
11.图1c图示了根据本公开的一个方面的用于图1a的第一对存储器内计算位单元的半导体布局。
12.图2a图示了根据本公开的一个方面的四位单元阵列中的对共享电容器进行分时共享的第一对存储器内计算位单元。
13.图2b图示了根据本公开的一个方面的图2a的四位单元阵列中的第二存储器内计算位单元。
14.图2c图示了根据本公开的一个方面的用于图2a的第一对存储器内计算位单元和用于图2b的第二对存储器内计算位单元的半导体布局。
15.图3图示了根据本公开的一个方面的一列分时共享的存储器内计算位单元和对应的模数转换器。
16.图4是根据本公开的一个方面的示例存储器内计算方法的流程图。
17.图5图示了一些示例电子系统，每个电子系统合并了根据本公开的一个方面的存储器内计算位单元的阵列。
18.通过参考下面的详细描述，本公开的实施例及其优点得到最好的理解。应当了解，相似的附图标记被用来标识一个或多个附图中所图示的相似元件。
具体实施方式
19.提供了一种存储器内计算存储单元(诸如存储器内计算位单元)，其包括使用两个交叉耦合反相器存储位的sram单元。交叉耦合反相器中的一个反相器用存储位来驱动真(q)输出节点，而剩余的交叉耦合反相器用存储位的补码驱动补码(qb)输出节点。存储器内计算位单元还包括共享电容器，该共享电容器具有连接到读取位线(rbl)的第一极板。如本文中所使用的，“连接”指的是直接电连接，尽管这种直接连接可以通过诸如电阻器、电容器或电感器之类的中间元件来实现。q输出节点通过第一传输门而耦合到共享电容器的第二极板。类似地，qb输出节点通过第二传输门而耦合到共享电容器的第二极板。q输出节点在本文中也被标示为第一输出节点。类似地，qb输出节点在本文中也被标示为第二输出节点。输入向量位(其在机器学习领域中通常被标示为类似于生物神经元的激活位)控制是否断开和闭合第一传输门和第二传输门。由激活位进行的这种控制是互补的，使得如果激活位为真，则传输门中的一个传输门断开，而传输门中的剩余传输门闭合。如果激活位为假，则传输门的断开和闭合状态与真正的激活位状态配置相反。
20.用于共享电容器的第二极板通过诸如n型金属氧化物半导体(nmos)复位晶体管之类的复位晶体管耦合到地，复位晶体管具有由读取字线(rwl)控制的栅极。在用于存储器内计算位单元的复位阶段期间，读取位线被充电为高电平至电源电压vdd，同时读取字线被断言为电源电压vdd以对共享电容器充电，同时第一传输门和第二传输门同时断开。在复位阶段之后的计算阶段期间，读取字线被放电以截止复位晶体管，同时读取位线保持被充电至电源电压vdd。如果激活位和存储位都为真，则第一传输门接通，以将共享电容的第二极板充电至电源电压vdd。类似地，如果激活位和存储位都为假，则第二传输门接通，以对共享电容器的第二极板充电。由于共享电容器的第一极板在计算阶段期间保持连接到用于电源电压vdd的电源节点，因此第二极板充电到电源电压vdd会使共享电容器放电。另一方面，如果输入向量位和存储位具有互补值，则共享电容器的第二极板保持被放电，使得电容器保持被充电至电源电压vdd。
21.如果激活位是低电平有效信号，则存储器内计算位单元在计算阶段期间执行激活位和存储位的同或(xnor)运算，其中如果激活位和存储位二者具有相同的二进制值，则获得逻辑真输出(电容器保持被充电)，而如果激活位和存储位不具有相同的二进制值，则获得逻辑假输出(电容器被放电)。如果激活位替代地是高电平有效信号，则存储器内计算位单元将执行存储位和输入向量位的异或(xor)操作。
22.因为所得到的共享电容器的充电是全轨的(即，要么被充电到电源电压vdd，要么被放电到地)，所以所得到的存储器内计算位单元是非常有利的。此外，不需要将用于接通复位晶体管的读取字线断言升压到电源电压vdd以上以用于所得到的轨到轨输出。最后，复位晶体管以及存储器内计算位单元中的剩余晶体管都可以是高压(厚氧化物)晶体管以限制泄漏。现在将更详细地讨论一些示例存储器内计算位单元。尽管这样的存储器内计算sram位单元架构是有优势的，但是它不如传统的六晶体管sram位单元密集。特别要注意的是，传统的六晶体管sram位单元可以使用四多晶硅(多晶硅(poly))线间距而被布局在半导体裸片上。换言之，传统的六晶体管sram位单元占据跨越四个连续的多晶硅线(poly线)的裸片空间(半导体衬底部分)。但是传统的存储器内计算sram位单元需要5条多晶硅线以用于其在半导体裸片上实现。此外，这样的传统的存储器内计算sram位单元的电容器是金属层电容器，使得第一极板被形成在与半导体裸片相邻的一个金属层中。类似地，用于电容器的第二极板被形成在另一金属层中。尽管位单元中的晶体管尺寸随着现代工艺节点而减小，但是电容器需要满足一定数量的电容(例如，毫微微法拉(femto-farad)的三分之一)，因此电容器需要不能减少的对应数量的裸片空间。
23.为了解决存储器内计算sram位单元架构的多晶硅间距和电容器裸片空间约束，引入了分时共享方法。正如术语“分时共享”(time-sharing)所暗示的那样，这种方法跨多个位单元对共享电容器进行分时共享。这种共享可以仅在两个位单元之间，或者可以在两个以上的位单元之间。随着对共享电容器进行共享的位单元数量增加，针对计算阶段的延迟也会增加。关于这种并行架构，请注意，在深度学习应用中传统的做法是在卷积操作中将各种激活位和对应的存储权重位相乘，通常被标示为“过滤器”。因此，过滤器将包括用于对应的激活(输入位)和存储的权重位的乘法的多个存储器内计算位单元。本文所公开的分时共享位单元架构很容易被组织成并行处理的多个过滤器(例如，128个过滤器)。因此，由多个存储器内计算位单元分时共享地使用单个共享电容器所增加的延迟被典型机器学习应用
的大规模并行架构所抵消。
24.现在转到附图，图1a中示出了存储器内计算sram位单元的示例对100。共享电容器c由存储器内计算sram位单元105和存储器内计算sram位单元110分时共享。每个位单元105和110包括存储权重位的一对交叉耦合反相器120和125。位单元105存储第零权重位(wt0)及其补码wt0b，而位单元110存储第一权重位(wt1)及其补码wt1b。在每个位单元中，权重位通过第一传输门t1耦合到共享电容器c的第二极板。共享电容器c的第一极板连接到读取位线(rbl)。p型金属氧化物半导体(pmos)晶体管p3与n型金属氧化物半导体(nmos)晶体管n3并联形成每个第一传输门t1。类似地，每个位单元中的补码权重位通过第二传输门t2耦合到共享电容器的第二极板。pmos晶体管p4与nmos晶体管n4并联形成每个第二传输门t2。
25.在每个位单元105和110中，nmos复位晶体管n5具有连接到地的源极和连接到共享电容器c的第二极板的漏极。读取字线rwl连接到每个复位晶体管n5的栅极。在计算阶段之前，共享电容器c在复位阶段中针对位单元105和110被复位。在复位阶段期间，复位线上承载的复位信号被断言以闭合连接在读取位线与电源电压vdd的节点之间的复位开关s1。读取位线因此在复位阶段期间被充电到电源电压vdd。在复位信号被生效的同时，读取字线也被断言为电源电压vdd，使得每个复位晶体管n5接通以将共享电容器c的第二极板接地。因此，共享电容器c在复位阶段期间被充电到电源电压vdd。在此复位阶段期间，所有的传输门t1和t2都被断开。
26.每个位单元105和110在复位阶段之后具有其自己的计算阶段。在每个计算阶段中，在计算阶段中处于活动的位单元的激活位控制位单元的传输门。例如，第零激活位控制位单元105中的传输门t1和t2。第零激活位控制第零预充电字线pcwla《0》，该第零预充电字线pcwla《0》驱动位单元105中的第一传输门t1中的晶体管p3的栅极。第零激活位的补码控制第零预充电补码字线pcwlab《0》，该第零预充电补码字线pcwlab《0》驱动相同的第一传输门t1中的晶体管n3的栅极。读取字线在计算阶段期间被取消断言，以使得共享电容器c的第二极板相对于地浮接。位单元105和110中的哪个传输门在其计算阶段期间断开或闭合取决于对应的激活位是低电平有效还是高电平有效。在低电平有效的实施例中，如果第零激活位为真，则第零预充电字线pcwla《0》被放电。同时，第零预充电补码字线pcwlab《0》然后被充电为高电平至电源电压vdd。位单元105中的第一传输门t1中的晶体管p3和n3两者将因此被接通，以使得该第一传输门t1闭合以将第零权重位wt0的节点连接到共享电容器c的第二极板。如果第零权重wt0为真，则共享电容c的第二极板将因此被充电至电源电压vdd以对共享电容c放电。
27.因为第零激活位还控制驱动晶体管n4的栅极的第零预充电字线pclwb《0》的状态，所以位单元105中的第二传输门t2的控制是互补的。类似地，第零激活位的补码控制驱动晶体管p4的栅极的第零预充电补码字线pcwlbb《0》的状态。如果第零权重wt0为假，同时低电平有效第零激活位也为假，则第零补码权重位wtb0的充电状态流过位单元105中的闭合的传输门t2，以对共享电容器c的第二极板进行充电，以使共享电容器c放电。因此，所得到的第零权重位wt0与第零激活位的乘法是同或(xnor)运算，这是因为如果这两个位都具有相同的二进制值，则共享电容器c的第二极板将被充电。如果这些位是彼此的补码，则共享电容器c的第二极板在计算阶段期间保持被放电。另一方面，如果第零激活位是高电平有效信号，则乘法将在位单元105中进行异或(xor)。
28.在复位阶段和计算阶段之前，在写入阶段中将第零权重位wt0写入到位单元105中。在写入阶段期间，读取字线被断言为将共享电容器的第二极板接地。取决于第零权重位wt0的值，传输门t1和t2中的一个传输门接通(闭合)，而传输门中的另一个传输门关断(断开)。例如，如果第零权重位wt0是二进制1，则接通的是传输门t2。然后通过复位晶体管n5的接地流过传输门t2以驱动反相器120的输入，然后反相器120将其输出节点断言为vdd以锁存第零权重位wt0的二进制高电平状态。相反，如果二进制权重位wt0是二进制0，则接通的是传输门t1。然后，通过复位晶体管n5的地流过传输门t1以驱动反相器125的输入节点。因此，补码零权重位wt0b被驱动为高电平至电源电压vdd，以将二进制零锁存到位单元105中。因此，传输门t1和t2在写入阶段和计算阶段期间都以互补的方式被控制。但是这两个传输门在复位阶段期间都被关断，以使得在共享电容器c被充电的同时，第二电容器板的接地不会干扰存储的权重位的存储状态。
29.在位单元110中，第一激活位以类似方式控制第一预充电字线pcwla《1》和第一预充电补码字线pcwlab《1》，以控制其传输门t1。类似地，第一激活位控制第一预充电字线pcwlb《1》和第一预充电补码字线pcwlbb《1》，以控制位单元110中的传输门t2。但是位单元105和位单元110中的计算阶段是交错的或时间复用的，以使得位单元中的第一位单元执行其计算阶段，然后另一个位单元执行其计算阶段。这些计算阶段中的每一个计算阶段都被其自己的累加阶段跟随着。在每个累加阶段中，读取字线被断言，而复位信号被取消断言。因此在累加阶段期间，读取位线与电源节点隔离，这是因为它通过复位信号的取消断言而与电源节点隔离。共享电容器c的第二极板在累加阶段期间接地，因为晶体管n5由于读取字线断言至电源电压vdd而被接通。因此，位单元105和110的复位阶段之后可以是用于位单元中的一个位单元的计算/累加阶段，随后是用于位单元中的剩余位单元的计算/累加阶段。
30.在图1b中更详细地示出了用于位单元105和110的交叉耦合反相器120和125。每个反相器由p型金属氧化物半导体(pmos)晶体管与n型金属氧化物半导体(nmos)晶体管串联形成。例如，反相器120由pmos晶体管p1与nmos晶体管n1串联形成。晶体管n1的源极连接到地，而晶体管n1的漏极连接晶体管p1的漏极。晶体管p1的源极连接到电源节点。晶体管p1和n1的漏极形成反相器120的输出节点，反相器120在该输出节点上驱动权重位wt。由于图1b中的反相器120对于位单元105或110中的任一个位单元都是通用的，所以在图1b中没有给出权重位wt的第零或第一索引。反相器125是类似的，它由pmos晶体管p2与nmos晶体管n2串联形成。晶体管n2的源极连接到接地，而晶体管n2的漏极连接到晶体管p2的漏极。晶体管p2的源极连接到电源节点。晶体管p2和n2的漏极形成反相器125的输出节点，反相器125在该输出节点上驱动补码权重位wtb。为了完成交叉耦合，反相器120的输出节点连接到晶体管n2和p2的栅极，而反相器125的输出节点连接到晶体管n1和p1的栅极。
31.每个位单元105和110因此包括其自己的晶体管n1、p1、n2、p2、n3、p3、n4、p4和n5。这些晶体管可以被布局在如图1c中所示的5多晶硅间距内的半导体衬底上。位单元105的多晶硅线从1到5编号。类似地，位单元110的多晶硅线从6到10编号。pmos晶体管被形成在pmos扩散区域上，而nmos晶体管被形成在nmos扩散区域上。多晶硅线与nmos或pmos扩散区域的交叉形成用于对应nmos或pmos晶体管的栅极。再次参考图1b，反相器120中的晶体管p1的栅极可以被标记为对应于多晶硅栅极区域lp1。类似地，反相器120中的晶体管n1的栅极被标记为对应于多晶硅栅极区域ln1。图1c中使用了相同的命名法。位单元105中的晶体管p1的
栅极因此由多晶硅线3中的多晶硅栅极区域lp1形成。pmos扩散区域中与多晶硅栅极区域lp1相邻的vdd节点形成晶体管p2的源极，而pmos扩散区域中与多晶硅栅极区域lp1相邻的权重位节点形成漏极。在位单元105中，该权重位节点是第零权重位节点wt0，而它在位单元110中是第一权重位节点wt1。反相器120的晶体管n1是类似的，其栅极由多晶硅线3中的多晶硅栅极区域ln1形成(注意，未示出的多晶硅切口将多晶硅线3中的多晶硅栅极区域lp1和ln1隔离)。
32.再次参考图1b，反相器125中的晶体管p2的栅极可以被标记为对应于多晶硅栅极区域lp2。类似地，反相器120中的晶体管n1的栅极被标记为对应于多晶硅栅极区域ln2。图1c中再次使用了相同的命名法。晶体管p2的栅极因此由位单元105的多晶硅线4中的多晶硅栅极区域lp2形成。pmos扩散区域中与该多晶硅栅极区域lp2相邻的vdd节点形成该晶体管p2的源极，而pmos扩散区域中与多晶硅栅极区域lp2相邻的互补权重位节点形成漏极。在位单元105中，该补码权重位节点是第零补码权重位节点wt0b，而它在位单元110中是第一补码权重位节点wt1b。反相器125的晶体管n2是类似的，这是因为其栅极由多晶硅线4中的多晶硅栅极区域ln2形成。
33.再次参考图1a，每个第一传输门t1中的晶体管p3的栅极节点可以被标示为tp1。类似地，每个第一传输门t1中的晶体管n3的栅极节点可以被标示为tn1。图1c中的用于位单元105的多晶硅线2因此形成用于晶体管p3的对应的多晶硅栅极区域tp1并形成用于晶体管p3的对应的多晶硅栅极区域tn1。如图1a中所见，每个第二传输门t2中的晶体管p4的栅极节点可以被标示为tp2，而每个第二传输门t2中的每个晶体管n4的栅极节点可以被标示为tn2。图1c中的用于位单元105的多晶硅线4因此形成用于晶体管p4的对应的多晶硅栅极区域tp2并形成用于晶体管n4的对应的多晶硅栅极区域tn2。
34.从图1c中可以看出，位单元110是位单元105的镜像。因此位单元110中的多晶硅线6类似于位单元105中的多晶硅线5，位单元110中的多晶硅线7类似于位单元105中的多晶硅线4，等等。位单元105中的多晶硅线2-5因此形成其晶体管p1、n1、p2、n2、p3、n3、p4和n4的栅极。类似地，位单元110中的多晶硅线6-9形成其晶体管p1、n1、p2、n2、p3、n3、p4和n4的栅极。请注意，类似的四多晶硅间距可以被用来构建传统的六晶体管sram位单元。在位单元105和110中，复位晶体管n5因此可以被认为是关于该四多晶硅间距的“孤儿”(orphan)，因为它不能适合到多晶硅线2-9中的任何一条中。在位单元105中，形成对应复位晶体管n5的栅极的是多晶硅线1。如图1a中所见，每个复位晶体管n5的栅极节点可以被标示为mrn。因此针对位单元105中的复位晶体管n5，在图1c中的多晶硅线1中存在多晶硅栅极区域mrn。位单元110中的镜像多晶硅线10形成用于其复位晶体管n5的对应的多晶硅栅极区域mrn。
35.由于每个复位晶体管n5需要其自己的对应多晶硅线，因此，相同的多晶硅线也将与pmos扩散区域相交。再次参考图1a，具有连接到电源节点的源极和连接到共享电容器c的第二极板的漏极的pmos晶体管p5因此是“自由的”，因为它不需要任何附加的多晶硅线而是可以针对对应的复位晶体管n5共享多晶硅线。晶体管p5在其他模式中对位单元105和110是有用的。例如，晶体管p5可以被用作复位高电平操作模式或被用作逐次逼近模数转换器内的电容数模转换器的一部分。晶体管p5的栅极节点可以被标示为mrp。晶体管p5的对应mrp栅极多晶硅区域如图1c中所示，用于多晶硅线1中的位单元105和多晶硅线10中的位单元110。
36.由于使用了共享电容器c，因此其金属板可以占据由位单元105和位单元110所占据的所有(或一部分)裸片空间。这是有利的，因为随着使用越来越先进的工艺节点，针对每个位单元的多晶硅间距(以及因此的裸片空间)可能会继续缩小，但是针对共享电容器c的金属板(第一和第二板)仍有足够的裸片空间。
37.共享电容器c的分时共享可以由更多的多个位单元来实施。虽然因为每个位单元都有它自己的计算阶段和累加阶段，所以会增加延迟，但是包含两个以上的位单元会增加密度，使得接近用于传统6tsram位单元的理想的四多晶硅间距。例如，可以形成四位单元组合，其包括如图2a中所示的第一位单元205和第二位单元210并且包括如图2b中所示的第三位单元215和第四位单元220。第零激活位控制用于第一位单元205的一组预充电字线。类似地，第一激活位、第二激活位和第三激活位分别控制用于第二位单元210、第三位单元215和第四位单元220的预充电字线。第一位单元205如针对位单元105所讨论的那样布置。类似地，第四位单元220如针对位单元110所讨论的那样布置。因此，第一位单元205和第四位单元220各自包括如图2c的布局视图中所示的五个多晶硅线。但是第二位单元210和第三位单元215不包括复位晶体管n5，也不包括对应的晶体管p5。因此在这些位单元中的任何一个位单元中都不需要第五多晶硅线，使得第二位单元210和第三位单元215各自仅包括用于实现对应的晶体管p1、n1、p2、n2、p3、n3、p4和n4的四个多晶硅线，如关于图1c类似地讨论的。对于这样的四位单元组合，每个位单元的多晶硅线的平均比率因此是十八除以四，等于4.5。为了从这样的四位单元组合中进行概括，请注意，从第一位单元到最后一个位单元的中间位单元各自将仅包括四个多晶硅线。在八位单元组合(未示出)中，每个位单元的多晶硅线的数量的平均比率因此为34/8，即4.25。因此可以看出，随着组合中的位单元的数量增加，密度变得越来越像六晶体管传统sram位单元的密度(每个位单元四个多晶硅线)。例如，16位单元组合提供每个位单元4.125个多晶硅线的平均比率。无论对共享电容器c进行分时共享的位单元的数量n是多少，都可以表明：从跨位单元的计算所得到的读取位线电压与如下情况下得到的是相同的：如果所有的位单元都使其自己的电容器具有共享电容器c的电容1/n的电容。
38.在如本文所公开的被组织成行和列的位单元阵列中，位单元的每一列可以共享读取位线。如果存在多个n列，则因此将存在多个(n个)读取位线，每列一个读取位线。激活位在这样的阵列中按行布置。图3中示出了阵列的位单元的示例列300(注意，为了说明清楚起见，列300被示为沿行方向布置)。在列300中，位单元成对100布置，对100各自对共享电容器c进行共享，如关于图1a所讨论的。在第一计算阶段中，每对100中的位单元105执行它们的位乘法。在读取位线上产生的电荷由第一电容数模转换器(cdac1)通过开关s1进行采样。在第二计算阶段中，每对100中的位单元110执行它们的位乘法。然后，在读取位线上产生的电荷由第二cdac(cdac2)通过开关s2进行采样。然后可以闭合cdac1与cdac2之间的平均开关(avg)以对采样电荷进行平均。cdac1和cdac2是逐次逼近寄存器模数转换器305的一部分，其然后将平均电荷转换成数字值，该数字值表示用于列300的激活位与对应的存储权重位的乘积的总和。
39.示例存储器内计算方法的流程图在图4中示出。该方法包括动作400：在第一位单元中，控制第一对传输门，以利用响应于第一输入位与第一存储位的第一乘法的第一乘法信号来驱动共享电容器的第二极板，该共享电容器具有连接到读取位线的第一极板。由第
零激活位控制位单元105中的传输门t1和t2使得乘法信号可以驱动共享电容器c的第二极板是动作400的示例。
40.该方法还包括动作405：在第一乘法之后，对读取位线的第一电荷进行采样，同时将共享电容器的第二极板接地，以提供读取位线的第一采样电荷。由cdac1对读取位线电荷的采样是动作405的示例。
41.此外，该方法包括动作410：在第二位单元中，控制第二对传输门，以利用响应于第二输入位与第二存储位的第二乘法的第二乘法信号来驱动共享电容器的第二极板。通过第一激活位控制位单元110中的传输门t1和t2使得另一乘法信号可以驱动共享电容器c的第二极板是动作410的示例。
42.最后，该方法包括动作415：在与第二存储位的第二乘法之后，对读取位线的第二电荷进行采样，同时将共享电容器的第二极板接地，以提供读取位线的第二采样电荷。由cdac2对读取位线电荷的采样是动作415的示例。
43.如本文所公开的具有共享电容器的存储器内计算位单元可以有利地被合并在任何合适的移动设备或电子系统中。例如，如图5中所示，蜂窝电话500、膝上型计算机505和平板pc 510全部都可以包括根据本公开的具有诸如用于机器学习应用的存储器内计算位单元的存储器内计算。诸如音乐播放器、视频播放器、通信设备和个人计算机之类的其他示例性电子系统也可以配置有根据本公开所构建的存储器内计算。
44.应当理解，在不背离本公开范围的情况下，可以对本公开的设备的材料、装置、配置和使用方法进行许多修改、替换和变化。鉴于此，本公开的范围不应限于本文所图示和描述的特定实施例的范围——因为它们仅作为其一些示例，而是应与此后所附权利要求及其功能等效物的范围完全相称。

技术特征：

1.一种存储器内计算位单元阵列，包括：读取位线；共享电容器，所述共享电容器具有连接到所述读取位线的第一极板；第一存储器内计算位单元，所述第一存储器内计算位单元包括具有用于第一存储位的第一输出节点的第一对交叉耦合反相器，并且包括连接在所述第一输出节点与所述共享电容器的第二极板之间的第一传输门，所述第一传输门被配置为响应于第一输入位为真而闭合并且响应于所述第一输入位为假而断开；以及第二存储器内计算位单元，所述第二存储器内计算位单元包括具有用于第二存储位的第二输出节点的第二对交叉耦合反相器，并且包括连接在所述第二输出节点与所述共享电容器的所述第二极板之间的第二传输门，所述第二传输门被配置为响应于第二输入位为真而闭合并且响应于所述第二输入位为假而断开。2.根据权利要求1所述的存储器内计算位单元阵列，其中所述第一对交叉耦合反相器包括用于所述第一存储位的补码的第三输出节点，并且所述第一存储器内计算位单元还包括连接在所述第三输出节点与所述共享电容器的所述第二极板之间的第三传输门，所述第三传输门被配置为响应于所述第一输入位为真而断开并且响应于所述第一输入位为假而闭合。3.根据权利要求2所述的存储器内计算位单元阵列，其中所述第二对交叉耦合反相器包括用于所述第二存储位的补码的第四输出节点，并且所述第二存储器内计算位单元还包括连接在所述第四输出节点与所述共享电容器的所述第二极板之间的第四传输门，所述第四传输门被配置为响应于所述第二输入位为真而断开并且响应于所述第二输入位为假而闭合。4.根据权利要求1所述的存储器内计算位单元阵列，其中所述第一存储器内计算位单元还包括：连接在地与所述共享电容器的所述第二极板之间的第一复位n型金属氧化物半导体(nmos)晶体管；以及连接在所述共享电容器的所述第二极板与用于电源电压的电源节点之间的第一p型金属氧化物半导体(pmos)晶体管。5.根据权利要求4所述的存储器内计算位单元阵列，其中所述第二存储器内计算位单元还包括：连接在地与所述共享电容器的所述第二极板之间的第二复位nmos晶体管；以及连接在所述共享电容器的所述第二极板与所述电源节点之间的第二pmos晶体管。6.根据权利要求5所述的存储器内计算位单元阵列，其中所述存储器内计算阵列被集成到半导体衬底上，所述第一存储器内计算位单元被集成到所述半导体衬底的第一部分上，所述第一部分跨越第一组五个多晶硅线，所述第二存储器内计算位单元被集成到所述半导体衬底的第二部分上，所述第二部分跨越第二组五个多晶硅线。7.根据权利要求6所述的存储器内计算位单元阵列，还包括：第三存储器内计算位单元，所述第三存储器内计算位单元包括具有用于第三存储位的第三输出节点的第三对交叉耦合反相器，并且包括连接在所述第三输出节点与所述共享电容器的所述第二极板之间的第三传输门，所述第三传输门被配置为响应于第三输入位为真
而闭合并且响应于所述第三输入位为假而断开。8.根据权利要求7所述的存储器内计算位单元阵列，还包括：第四存储器内计算位单元，所述第四存储器内计算位单元包括具有用于第四存储位的第四输出节点的第四对交叉耦合反相器，并且包括连接在所述第四输出节点与所述共享电容器的所述第二极板之间的第四传输门，所述第四传输门被配置为响应于第四输入位为真而闭合并且响应于所述第四输入位为假而断开。9.根据权利要求8所述的存储器内计算位单元阵列，其中：所述第三存储器内计算位单元被集成到所述半导体衬底的第三部分上，所述第三部分跨越第一组四个多晶硅线，并且所述第二存储器内计算位单元被集成到所述半导体衬底的第四部分上，所述第四部分跨越第二组四个多晶硅线。10.根据权利要求1所述的存储器内计算位单元阵列，其中所述存储器内计算阵列被集成到机器学习应用中。11.根据权利要求10所述的存储器内计算位单元阵列，其中所述机器学习应用被集成在蜂窝电话内。12.根据权利要求1所述的存储器内计算位单元阵列，还包括：复位开关，所述复位开关连接在所述读取位线与用于电源电压的电源节点之间。13.根据权利要求12所述的存储器内计算位单元阵列，其中所述第一存储器内计算位单元和所述第二存储器内计算位单元被布置到所述存储器内计算位单元阵列的列中，并且其中所述读取位线跨所述列延伸。14.根据权利要求1所述的存储器内计算位单元阵列，还包括：模数转换器，所述模数转换器被配置为将所述读取位线的电压转换为数字字，所述数字字表示所述第一存储位与所述第一输入位的第一乘法和所述第二存储位与所述第二输入位的第二乘法的总和。15.根据权利要求14所述的存储器内计算阵列，其中所述模数转换器为逐次逼近寄存器模数转换器。16.一种存储器内计算方法，包括：在第一位单元中，控制第一对传输门，以利用响应于第一输入位与第一存储位的第一乘法的第一乘法信号来驱动共享电容器的第二极板，所述共享电容器具有连接到读取位线的第一极板；在所述第一乘法之后，对所述读取位线的第一电荷进行采样，同时将所述共享电容器的所述第二极板接地，以提供所述读取位线的第一采样电荷；在第二位单元中，控制第二对传输门，以利用响应于第二输入位与第二存储位的第二乘法的第二乘法信号来驱动所述共享电容器的所述第二极板；以及在所述第二乘法之后，对所述读取位线的第二电荷进行采样，同时将所述共享电容器的所述第二极板接地，以提供所述读取位线的第二采样电荷。17.根据权利要求16所述的存储器内计算方法，还包括：将所述读取位线的所述第一采样电荷与所述读取位线的所述第二采样电荷进行平均，以提供所述读取位线的平均电荷。18.根据权利要求17所述的存储器内计算方法，还包括：
将所述读取位线的所述平均电荷转换为数字字，所述数字字表示所述第一乘法与所述第二乘法的总和。19.根据权利要求16所述的存储器内计算方法，还包括：在第三位单元中，控制第三对传输门，以利用响应于第三输入位与第三存储位的第三乘法的第三乘法信号来驱动所述共享电容器的所述第二极板；以及在所述第三乘法之后，对所述读取位线的第三电荷进行采样，同时将所述共享电容器的所述第二极板接地，以提供所述读取位线的第三采样电荷。20.根据权利要求19所述的存储器内计算方法，还包括：在第四位单元中，控制第四对传输门，以利用响应于第四输入位与第四存储位的第四乘法的第四乘法信号来驱动所述共享电容器的所述第二极板；以及在所述第四乘法之后，对所述读取位线的第四电荷进行采样，同时将所述共享电容器的所述第二极板接地，以提供所述读取位线的第四采样电荷。21.根据权利要求16所述的存储器内计算方法，还包括：在所述第一位单元中使用同或(xnor)逻辑运算执行所述第一乘法。22.根据权利要求16所述的存储器内计算方法，还包括：在所述第一位单元中使用异或(xor)逻辑运算执行所述第一乘法。23.一种存储器内计算阵列，包括：读取位线；第一共享电容器，所述第一共享电容器具有连接到所述读取位线的第一极板；第二共享电容器，所述第二共享电容器具有连接到所述读取位线的第一极板；第一组存储器内计算位单元，所述第一组存储器内计算位单元中的每个存储器内计算位单元具有连接到所述第一共享电容器的第二极板的第一电容器节点；以及第二组存储器内计算位单元，所述第二组存储器内计算位单元中的每个存储器内计算位单元具有连接到所述第二共享电容器的第二极板的第二电容器节点。24.根据权利要求23所述的存储器内计算阵列，其中所述第一组存储器内计算位单元中的每个存储器内计算位单元包括：第一反相器，所述第一反相器与第二反相器交叉耦合；第一传输门，所述第一传输门连接在所述第一反相器的第一输出节点与所述第一电容器节点之间；以及第二传输门，所述第二传输门连接在所述第二反相器的第二输出节点与所述第一电容器节点之间。

技术总结

提供了一种存储器内计算阵列，该存储器内计算阵列包括一组存储器内计算位单元，该组存储器内计算位单元对连接在该组存储器内计算位单元与读取位线之间的共享电容器进行分时共享。共享。共享。

技术研发人员：

A

受保护的技术使用者：

高通股份有限公司

技术研发日：

2021.03.04

技术公布日：

2022/10/25