H03K3/02
1.一种JKFF构建的QC产生电路，用输入的二值时钟CLK及其反信号 产生出序列为0→1→2→3→2→1→0的四值时钟QCLK，它包括一个上 升沿触发的JK触发器(FF0)、一个下降沿触发的JK触发器(FF1)、四个 PMOS管(P1、P2、P3和P4)和四个NMOS管(N1、N2、N3和N4)；首 先，用所述JK触发器FF0和FF1对二值时钟CLK进行三分频，分别得到在 CLK上升沿处和下降沿处改变状态的三分频输出信号Q 0和Q 1，它们的占空比 分别为33.3％和66.7％，信号 和 分别是Q 0和Q 1的反信号；然后，用所述八 个MOS管组成产生四值时钟的MOS管网络，其电路为所述PMOS管P1的源 极和漏极分别与逻辑值3的信号源和所述PMOS管P2的源极相接，所述PMOS 管P3的源极和漏极分别与逻辑值2的信号源和所述PMOS管P4的源极相接， 所述NMOS管N1的源极和漏极分别与逻辑值1的信号源和所述NMOS管N2 的源极相接，所述NMOS管N3的源极和漏极分别与电源地和所述NMOS管 N4的源极相接，所述MOS管P2、P4、N2和N4的漏极连接在一起作为四值 时钟QCLK的输出端；最后，用CLK、 和 控制所述MOS管网络 产生四值时钟QCLK；
所述一种JKFF构建的QC产生电路的特征在于：所述JK触发器FF0的 两个输入信号的表达式为J 0＝Q 1，K 0＝3；所述JK触发器FF1的两个输入信号 表达式为J 1＝3， 所述四个表达式在电路上实现为信号 和Q 1分别接 入所述JK触发器FF1的输入端K 1和FF0的输入端J 0，所述JK触发器FF0的 输入端K 0和FF1的输入端J 1都与逻辑值为3的电压源相接；控制所述MOS管 网络的信号具体连接为信号CLK、 CLK和 分 别与所述MOS管P1、P2、P3、P4、N1、N2、N3和N4的栅极相接。
技术领域 本发明涉及一种由门电路、两种触发边沿的JK触发器(JKFF) 和MOS管组成的四值时钟(Quaternary Clock，简称QCLK或QC)产生电路。
背景技术 由于四值时钟QCLK有着丰富的信息量，它在一个时钟周期 中有六种跳变沿，其跳变沿的种类和数量都比传统的二值时钟的多得多，所以 基于四值时钟的触发器有着结构简单和功耗低等特点[1]。
从现有技术看，文献[1]提出了基于四值时钟QCLK的六边沿触发器，文 献[2，3]也利用四值时钟设计了相关的多值触发器。从相关的研究文献中可以看 出，四值时钟QCLK在数字电路中已经得到了切实可行的应用并显示出了其 优越性。然而，上述文献中使用的四值时钟有一个共同的特点，即被用到的四 值时钟都是用仿真软件模拟产生，而非由实际的集成电路产生。调查研究发现， 目前尚无研究文献提及产生四值时钟QCLK的方法及相关的电路，也即，一 个简单而实用的四值时钟QCLK产生电路目前还是个空缺。而时钟是数字系 统中最重要的信号，在时序电路中的作用是控制和协调整个数字系统正常地工 作。二值时钟信号可由石英晶体多谐振荡器产生，而四值时钟目前还只能通过 仿真软件模拟产生。这将限制四值时钟的实际应用，文献[1-3]中基于四值时钟 的触发器也将难以得到实用。
为解决实际应用中没有四值时钟QCLK产生电路的问题，本发明利用石 英晶体振荡器或锁相环等产生的二值时钟作为输入信号，应用传输电压开关理 论[4，5]等知识从开关级来发明一种主要用JKFF构建的四值时钟产生电路，发明 的电路要简单、工作稳定高效和实用，以解决目前没有集成电路产生四值时钟 QCLK的问题。
参考文献：
[1]Lang，Y.-F.，Shen，J.-Z..A general structure of all-edges-triggered flip-flop based on multivalued clock，International Journal of Electronics，2013，100，(12)， pp.1637-1645.
[2]夏银水，吴训威，多值时钟与并列式多拍多值触发器，电子学报，1997，25， (8)，pp.52-54.
[3]Xia Y.S.，Wang L.Y.，Almaini A.E.A.，A Novel Multiple-Valued CMOS Flip-Flop Employing Multiple-Valued Clock，Journal of Computer Science and Technology，2005，20，(2)，pp.237-242.
[4]Wu，X.，Prosser，F..Design of ternary CMOS circuits based on transmission function theory，International Journal of Electronics，1988，65，(5)，pp.891-905.
[5]Prosser，F.，Wu，X.，Chen，X.CMOS Ternary Flip-Flops&Their Applications. IEE Proceedings on Computer&Digital Techniques，1988，135，(5)，pp.266-272.
发明内容 针对目前四值时钟不能由简单的集成电路产生的问题，发明的 内容就是创造一种能产生文献[1]中使用的四值时钟QCLK的电路，且发明的 四值时钟QCLK产生电路要结构简单、工作高效，且其输入输出信号要满足 以下四项要求：
1)发明的QC产生电路有两个输入信号：二值时钟CLK及其反信号
它们逻辑值取值为{0，3}且占空比为50％，即高低电平的时间比为1∶1；
2)发明的QC产生电路有一个输出信号：四值时钟QCLK，它的电平逻辑 值取值为{0，1，2，3}，在一个时钟周期内其电平逻辑值的输出次序为0→1→2→3 →2→1→0，每次输出电平的持续时间相等；
3)输入的二值时钟CLK与输出的四值时钟QCLK的频率比为3∶1；
4)四值时钟QCLK应有极高的频率和幅度稳定度，满足有关时钟信号的 设计要求。
附图说明 下面结合附图和具体实施方式对本发明作进一步详细说明。
图1是本发明一种JKFF构建的QC产生电路的线路图。
图2是二值时钟CLK、信号Q0和Q1的时序电压波形示意图。
图3是图1所示电路中输入的二值时钟CLK、触发器FF0的输出信号Q0和 FF1的输出信号Q1和输出的四值时钟QCLK的电压瞬态波形图。
具体实施方式 本发明利用逻辑值切换为0→3→0的二值时钟CLK来生 成逻辑值切换为0→1→2→3→2→1→0的四值时钟QCLK。根据文献[1]中的 时钟切换规律，本发明使用二值时钟CLK的逻辑值0来控制产生四值时钟 QCLK逻辑值1和3；而利用二值时钟CLK的逻辑值3来控制产生四值时钟 QCLK逻辑值0和2。由于四值时钟QCLK的逻辑值切换次序为0→1→2→3 →2→1→0，所以当CLK＝0时四值时钟QCLK产生电路要依次轮流输出逻辑 值1、3和1；当CLK＝3时它则要依次轮流输出逻辑值2、0和2。为此，还需 两个辅助控制信号Q0和Q1来实现这种轮流输出，用Q0的0和3分别来控制四值 时钟逻辑值1和3的输出；用Q1的0和3分别控制四值时钟逻辑值0和2的输 出。Q0和Q1的低电平与高电平的持续时间之比应分别为2∶1和1∶2，即Q0和Q1的 占空比分别为33.3％和66.7％，这样，在二值时钟CLK以及信号Q0和Q1的控 制下才能产生逻辑值切换次序为0→1→2→3→2→1→0的四值时钟QCLK。本 发明用JK触发器对二值时钟CLK进行分频来获得Q0和Q1信号。由于考虑到 在实际电路中二值时钟CLK的有效边沿与触发器的输出Q0和Q1之间有时钟输 出延迟，此延迟将在输出的四值时钟波形中产生毛刺，为消去毛刺，输出信号 Q0和Q1应分别在二值时钟CLK的上升沿和下降沿处改变状态。综上可知，信 号Q0和Q1是二值时钟CLK的三分频信号，二值时钟CLK与信号Q0和Q1的时序 波形示意图如图2所示。
为由二值时钟CLK获得Q0和Q1两信号，本发明采用一个上升沿触发的JK
触发器(FF0)和一个下降沿触发的JK触发器(FF1)来组成二值时钟CLK
的三分频电路。所述JK触发器FF0和FF1分别输出在CLK上升沿处和下降
沿处改变状态的三分频输出信号Q0和Q1，信号和分别是Q0和Q1的反信号。
在本发明中，所述三分频电路的线路连接情况如图1中的左电路所示，其电路
设计具体描述为：信号和Q1分别接入所述JK触发器FF1的输入端K1和FF0
的输入端J0，所述JK触发器FF0的输入端K0和FF1的输入端J1都与逻辑值为
3的电压源相接；即，所述JK触发器FF0的两个输入信号的表达式为
J0＝Q1，K0＝3；所述JK触发器FF1的两个输入信号表达式为J1＝3，
触发器FF0和FF1的时钟信号为输入的二值时钟CLK。这样，触发器FF0对
CLK的上升沿敏感，其输出信号Q0是二值时钟CLK的三分频信号且Q0的低电
平与高电平的持续时间之比为2∶1；触发器FF1对CLK的下降沿敏感，其输
出信号Q1也为二值时钟CLK三分频信号且Q1的低电平与高电平的持续时间比
为1∶2。信号Q0和Q1就是本发明所需的产生四值时钟QCLK的控制信号。有了
产生四值时钟QCLK的控制信号，根据发明内容和文献[4，5]中的传输电压开
关理论，列出四值时钟QCLK与二值时钟CLK、信号Q0和Q1的开关级函数表
达式：
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