一种量子芯片、量子处理器和量子计算机的制作方法

1.本技术属于量子芯片制备领域，具体涉及一种量子芯片、量子处理器和量子计算机。

背景技术：

2.随着量子比特数目的增加，量子芯片的尺寸会逐渐地增大。因此为了控制量子芯片的尺寸，会考虑优化量子芯片中的各种线路和元器件的布局，以便预留空间用以布置更多的量子比特，避免非期望的尺寸增加。
3.当量子比特的数目进一步增加时，仅仅对芯片中的内容的布局进行优化已经难以避免量子芯片尺寸的增大。为此，业内选择将量子芯片通过诸如硅通孔(through silicon via，简称tsv)方案进行结构的改进，从而可以将各种芯片的内容布局到芯片中衬底的两侧，以便更高效地利用量子芯片的有限面积。但是，当希望在芯片中设计更多的量子比特时，目前仅通过tsv技术构建量子芯片的方案已经不能实现目的。

技术实现要素：

4.有鉴于此，本技术公开了一种量子芯片、量子处理器和量子计算机。其能够通过配置多个衬底以及相应地将量子电路分配到这些衬底，从而使得量子电路的排布更加从容和自由，也因此空间利用率更高。由此本技术的示例方案可以在不显著地增加芯片尺寸的同时，实现较大的量子比特数量和量子电路配置质量。
5.本技术示例的方案，通过如下内容实施。
6.在第一方面，本技术示例提出了一种量子芯片。其包括：
7.基层，具有层叠的至少三个衬底；
8.量子电路，具有量子比特，量子电路分布到基层的各个衬底；以及
9.对准元件，分布到基层的各个衬底，对准元件被构造为确保基层中的各个衬底在层叠状态下对准。
10.在量子芯片中，通过将量子电路分配到具有至少三个衬底的基层中。因此，相比于将量子电路分配到一个衬底，本技术示例的方案可以有效地减小量子芯片的平面尺寸。
11.由于量子芯片中量子电路中的线路、元器件等的空间位置与量子芯片的质量具有很大的关联性，因此，示例中的量子芯片还配置了对准元件。对准元件可以作为不同层的衬底和其相应的量子电路对准操作的依据，使量子芯片中的各种内容能够有效和高精度的在空间位置对准，从而提高量子芯片的质量、降低以立体方式构建的量子芯片的制作难度。
12.此外，利用配置的对准元件在制作量子芯片的过程中，将各种芯片内容予以对准，可以在一定程度上降低立体形式构建的量子芯片制作过程中的对准操作的难度，从而可以提高制作效率、缩短制作周期。
13.根据本技术的一些示例，至少三个衬底中的各个衬底分别独立地选自硅衬底或蓝宝石衬底；和/或，至少三个衬底是三个衬底；和/或，沿层叠的方向，基层中的各个衬底的轮
廓重合。
14.根据本技术的一些示例，沿层叠方向，基层中的各个衬底的轮廓不重合。
15.根据本技术的一些示例，沿层叠的方向，基层中的各个衬底投影在同一平面，形成由多个环形轮廓构成的图形；在图形中，由外层向内层环形轮廓逐渐收缩，且相邻两个环形轮廓不相交。
16.根据本技术的一些示例，在基层中，相邻的衬底之间通过多个互联件实现连接。
17.根据本技术的一些示例，量子电路在不同衬底之间通过信号连接器实现信号联通；信号连接器由多个互联件中的部分或全部提供，或者信号连接器由独立于多个互联件的元件提供。
18.根据本技术的一些示例，至少三个衬底包括第一顶层、第二顶层，以及层叠地位于第一顶层、第二顶层之间的至少一个插入层；第一顶层、第二顶层各自在一个表面具有量子电路；和/或，至少一个插入层中的一个或多个插入层的两个表面具有量子电路。
19.根据本技术的一些示例，第一顶层在面向插入层的表面设置量子电路，第二顶层在面向插入层的表面设置量子电路。
20.根据本技术的一些示例，对准元件包括第一类型元件，第一类型元件具有第一预设排列方向。
21.根据本技术的一些示例，对准元件还包括第二类型元件，第二类型元件具有第二预设排列方向，第一预设排列方向和第二预设排列方向不同。
22.根据本技术的一些示例，第一预设排列方向和第二预设排列方向纵横交错。
23.根据本技术的一些示例，基层中的任意一个衬底均同时配置有第一类型元件和第二类型元件。
24.根据本技术的一些示例，衬底是透明的。
25.在第二方面，本技术示例提出了一种量子处理器。该量子处理器包括前述的量子芯片。
26.在第三方面，本技术示例提出了一种量子计算机，量子计算机包括前述的量子芯片。
27.有益效果：
28.与现有技术相比，本技术示例的量子芯片、量子处理器和量子计算机具有更可控的平面尺寸。在具有相同的量子比特数目的情况下，本技术示例的量子芯片可以具有更小的尺寸，同时具有易制作的优点，以及可接受的量子芯片质量。此外，基于本技术示例方案构建量子芯片以及其处理器和计算机，可以有效地控制其制作周期。
附图说明
29.为了更清楚地说明本技术实施例或现有技术中的技术方案，以下将对实施例或现有技术描述中所需要使用的附图作简单地介绍。
30.图1公开了平面结构的量子芯片和本技术实施例提供的立体结构的量子芯片的对比结构示意图；
31.图2为本技术实施例提供的具有三个衬底的量子芯片的结构示意图；
32.图3为图2的量子芯片在俯视角度下的结构示意图；
33.图4示出了本技术实施例的量子芯片中的对准元件精确地对准状态下的排布结构示意图；
34.图5示出了本技术实施例的量子芯片中的对准元件第一种未对准状态下的排布结构示意图；
35.图6示出了本技术实施例的量子芯片中的对准元件第二种未对准状态下的排布结构示意图。
36.图标：101-第一顶层；102-第二顶层；103-插入层；104-互联件；106-金属膜。
具体实施方式
37.超导量子比特是量子比特多种物理实现中的一种非常有潜力的方案。超导量子比特依赖于超导电路和超导元器件。其关键器件为一个二能级系统。该二能级系统大体上是非谐lc振荡电路，且主要包括电容器以及非线性电感器件—约瑟夫森结。而为了对量子比特进行操作和读取，需要使用微波信号。并且量子芯片中需要通过适当的微波元器件传输这些微波信号。因此，量子芯片中会配置很多部件—例如量子比特和各种线路、元器件(例如可以被描述为量子内容，或者简称为内容)。
38.作为量子计算核心的量子比特，其数量在很大程度上决定了量子计算设备如量子计算机的性能。因此，目前在量子计算领域内的一个重要研究方向就是如何增加量子比特的数目。但是如前述超导量子芯片中会具有很多的内容，因此，如果量子比特数目增加，其尺寸会不可避免地增加。并且，随着量子比特数目不断增加，其尺寸可能会超出可有效使用的程度。
39.基于此现状，一些研究中尝试优化量子比特的结构和形式、多比特的架构。例如，将一维线性分布的多比特，以二维阵列的方式进行排列。又或者，在制作的量子比特中应用硅通孔技术；即将位于量子芯片的衬底的一个表面的各种内容，通过应用硅通孔技术，将这些内容分布到衬底的两个表面，从而能够在衬底上布局更多的内容，例如量子比特。
40.当上述方式不能满足在量子芯片中扩展更多的量子比特的要求时，需要寻其他方案。在一些实践中，本技术发明人尝试以倒装互联的方式制作量子芯片。在这样的方案中，配置两个对置的衬底结构，从而可以将量子内容分布到对置的衬底结构上，以便留出更多空间布局各种适当的量子内容。
41.进一步地，在具体的衬底布局量子内容时也可以考虑结合硅通孔技术，以便更充分地利用衬底的空间。或者，其他的改进方案中，也可以考虑结合其他各种手段进行量子芯片的空间利用率的优化。
42.作为一种尝试，在本技术的示例中，发明人选择的其中一个优化、改进点在于：将量子芯片的平面结构调整为立体结构，参阅图1。示例中，选择在量子芯片中配置更多的衬底，并且以立体方式配置这些衬底。
43.示例性地，发明人提出了一种量子芯片。其包括基层、量子电路以及对准元件，参阅图2。其中，基层是多层结构，而量子电路和对准元件则分散地分布到基层中的多层结构的不同层，从而避免量子电路和对准元件集中到一层结构。
44.因此，相比于将全部的量子电路和对准元件分布到一层结构，本技术示例的方案将量子电路和对准元件分布到基层中的多层结构的不同层，使得任意一层结构上的配置物
相对更少，从而在每一层可以设置其他的配置物。相应地，基于本技术示例的方案，可以将原来需要在平面维度内“铺展”开的各种配置物，调整为在基层的多层结构的立体维度内分散地进行分布，从而使得其基于其所形成的量子芯片的平面尺寸可以更小。
45.基于上述描述可知，以具有相同数量的量子比特的量子芯片而言，本技术示例的方案，所设计的量子芯片的构建方式可以具有更小的平面尺寸。例如，既有的量子芯片，从其俯视方向的形状而言，量子芯片的形状为第一矩形。相应地，本技术示例的方案的量子芯片，从其俯视方向的形状而言，该量子芯片的形状也为第二矩形。因此，第一矩形的平面尺寸为其面积，而第二矩形的平面尺寸也为其面积，并且第一矩形的面积大于第二矩形的面积。
46.或者说，就相同的平面尺寸而言，本技术示例的方案，所设计的量子芯片的构建方式可以容纳更多的量子比特数量，进而可以构建更多的量子比特门，例如更多的单量子比特门和双量子比特门。
47.以下就本技术示例的量子芯片中的各个部分逐一进行详述。
48.量子芯片中的基层提供量子芯片中各种适当配置物的基础，用以供这些配置物固定、定位、彼此物理、信号关联等。示例中，基层具有至少三个衬底。例如，基层中的衬底的数量为三个、四个、五个，可以是奇数个，也可以是偶数个。并且如前述内容可知，为了减小平面尺寸，这些衬底是在立体空间内分布的。例如全部的衬底是按照层状方式排列地分布的。即基层中的至少三个衬底是按照层叠的方式布局。
49.另外可知，由于衬底上会设置各种量子内容，因此，为了避免这些量子内容被挤压损坏，相邻层的衬底之间具有适当的距离。也因此，相邻层的衬底可以通过一定的元器件和连接结构、部件等予以相对地定位。例如，相邻层的衬底之间通过诸如连接柱(例如金属柱)或凸块或凸球连接；连接柱的两端分别与相邻层的衬底的两个相对表面连接。其中的连接可以是热焊接，或者超声波焊接。部分示例中，前述之连接结构也可以被描述为互联件104。因此，在基层中，相邻的衬底之间可以通过一个或至少两个互联件104实现连接。
50.通常相邻层的衬底之间的距离以确保各衬底表面的元器件或线路不被挤压破损或失效为限。进一步地，在基层中的不同衬底之间的间距可以按照相同的方式设计，或者不同的间距也相应地按照不同设计。例如，以具有三层衬底的基层为例，第一层和第二层之间具有距离a，与第二层和第三层之间具有距离b；则距离a和距离b可以相同，也可以不相等。
51.对于基层中的衬底材料而言，可以选择为硅衬底或蓝宝石衬底或氧化硅衬底等。在不同的量子芯片的实现中，可以具有不同的选择。一般地，为了方便性考虑，基层中的各个衬底选择相同的材料制作是有益的。基于对衬底表面的量子内容进行观察、以及对制作过程进行一定的监控需要，衬底可以选择为透明的，或者至少局部是透明的。在一些示例中，透明的衬底能够方便于基于对准元件制作量子芯片，以确保各种量子内容的要求的空间位置合格。
52.在另一些示例中，还可以考虑对各个衬底的形状进行一定的限定。例如，以基层的厚度方向，即沿层叠的方向，基层中的各个衬底的轮廓重合。换言之，就基层的俯视角度而言，各个衬底的投影图形是相同的一个形状，且尺寸相同。
53.一些可替代的示例中，沿层叠方向，基层中的各个衬底的轮廓不重合。这可以是在俯视角度，各个衬底的投影图形的形状不同，或者投影图形的形状相同但是尺寸不同。作为
一种示例，基层中的各个衬底的轮廓不重合的方案可以描述为如下方式：沿基层的层叠方向，基层中的各个衬底投影在同一平面，从而形成由多个环形轮廓构成的图形。在此基础上，在前述的图形中，由外层向内层环形轮廓逐渐收缩，且相邻两个环形轮廓不相交。例如，当各个衬底在基层的厚度方向为投影图形为圆形时，则前述之图形为多个圆以共圆心的方式组合而成。或者也可以是多个矩形按照共对角线交点的方式组合成图形，请参阅图3。图3中公开了每个衬底上配置的对准元件以不同样式填充的矩形块的布示意图，但并非表示对准元件只能或必须以图示方位设置。
54.在量子芯片中的各种元器件、线路即量子内容可以组合构成量子电路。例如，对于超导量子芯片而言，量子电路可以包括量子比特(如并联的约瑟夫森结和电容)、xy控制线、z控制线、读取总线以及读取谐振腔等。进一步地，量子电路还可以包括量子比特之间耦合的耦合器等。量子电路中的各种部件、对象被分散地分布到基层中的各个衬底。因此，在描述量子电路时，通常也可以理解为其中的一个或多个部件。量子电路可以是通过在衬底表面形成金属膜106，再通过对其部分区域进行图形化或者再结合进一步的成膜等方式制作而成。
55.量子电路中的各种部件与基层中的各个衬底的配合方式可以根据实际情况进行选择，并无特比之限定。例如，其中的量子比特位于其中的一个衬底，而其控制线和读取线位于其他衬底。或者，量子比特和控制线位于同一衬底，而读取线位于其他衬底。这些部件在衬底的分布方式可以是在衬底的一个表面或其两个表面配置。各个部件的制作方法例如是通过蒸镀、沉积等方式在衬底的表面形成膜层，然后对其进行图形化处理(如局部刻蚀等)。当位于衬底的两个表面时，则可以通过硅通孔技术将其两个表面的部件予以连接。
56.一些示例中，为了方便描述，可以定义基层的至少三个衬底包括第一顶层101、第二顶层102，以及层叠地位于第一顶层101、第二顶层102之间的至少一个插入层103。基于此，部分示例中，第一顶层101、第二顶层102各自在一个表面(例如可以面向插入层103的表面)具有量子电路。顾名思义，第一顶层101和第二顶层102是基层的最外侧的两层。而插入层103则是位于第一顶.层和第二顶层102之间的层结构。而插入层103可以选择在其两个表面(也可以是在其中的一个表面)配置量子电路。因此，作为一种可替代的示例，在全部插入层103(即所描述的至少一个)中的一个或多个插入层103的两个表面具有量子电路。例如，在被选择的插入层103沿其厚度方向刻蚀通孔，并且孔的内壁镀有金属层。由此，衬底表面的如线路可以与前述之金属层电性连接。
57.当一些线路或元件需要分布到不同的衬底时，可以使用信号连接器来进行连通/联通。例如，读取线分布到不同的两层或更多层的衬底，则可以在不同层之间利用信号连接器进行连接。信号连接器除了起到传输信号之外，还可以起到不同层的衬底支撑。当信号连接器同时起到传输信号，且支撑衬底的作用时，信号连接器可以由前述的互联件104提供。因此，部分示例中，信号连接器可以由多个互联件104中的部分或全部提供，或者信号连接器由独立于多个互联件104的元件提供。并且信号连接器和互联件104可以采用相同材料制作。例如，对于超导量子芯片而言，且信号连接器和互联件104可以分别采用铟柱。
58.前述内容描述了量子电路分配到衬底中的一些示例方式，以下就量子芯片中的对准元件进行阐述。其中的对准元件被构造为用以确保基层中的各个衬底在层叠状态下对准。本技术示例中，对准元件分布到基层的各个衬底。由于基层中的每个衬底均需要对准，
因此，可以理解每个衬底配置有元件。该示例中，由于各个衬底均具有对准元件，因此可以在制作量子芯片时分别依据各个对准元件进行各衬底的对准操作。
59.另一些示例中，对准元件也可以分布到基层的衬底中一个或多个，即并非全部的衬底配置对准元件。在这样的示例中，配置了对准元件的衬底可以基准，用以在制作基层时将其他层的衬底对准。因此，基于该示例，制作量子芯片时，可以额外地配置定位系统，其具有识别相应的对准元件的装置(可以是图像识别装置)。
60.参阅图4，示例性地，对准元件可以包括第一类型元件，并且第一类型元件具有第一预设排列方向。进一步地，对准元件还可以包括第二类型元件，并且第二类型元件具有第二预设排列方向。第一预设排列方向和第二预设排列方向不同。由此，两类对准元件可以实现在不同方向的对准操作。一种示例中，第一预设排列方向和第二预设排列方向纵横交错。例如其中一者水平(如图4中的三、四)，另一者竖直(如图4中的一、二)，二者形成90度的夹角。或者，一者水平，另一者与其形成小于90度的夹角。各个衬底可以只设置第一类型元件，或只设置第二类型元件，或者同时配置第一类型元件和第二类型元件。其中矩形块的不同填充方式表示位于基层中的不同层中的对准元件。
61.按照图4所表示的对准元件的对准方式，其表示不同的衬底已经准确地对准，从而具有合格的对准质量。图5表示了未对准的状态下，对准元件的排布结构的示例形势。其中，对准元件在第一预设排列方向和第二预设排列方向发生偏离。其他示例中，对准元件还可以是按照旋转角度的方式发生偏移，如图6所示。
62.本技术一示例性实施例还提供了一种量子处理器，该量子处理器包括上文实施例的量子芯片。本技术一示例性实施例还提供了一种量子计算机，该量子计算机包括上文实施例介绍的量子芯片。量子处理器以及计算机中可以按需配置其他各种系统、装置和器件等。例如，针对超导量子计算机，该计算机中可以配置冷却装置(如稀释制冷机)、测量系统、信号发生系统等等。并且这些各种额外配置的系统可以按照本领域已知的技术予以实施，并无特别之要求。
63.前文通过参考附图描述的实施例是示例性的，仅用于解释本技术，而不能解释为对本技术的限制。为使本技术实施例的目的、技术方案和优点更加清楚，前述内容结合附图对本技术的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本技术各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。其中的各个实例的划分是为了描述方便，不应对本技术的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。
64.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
65.此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
66.另外，应该理解的是，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。
67.以上依据图式所示的实施例详细说明了本技术的构造、特征及作用效果，以上所述仅为本技术的较佳实施例，但本技术不以图面所示限定实施范围，凡是依照本技术的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本技术的保护范围内。

技术特征：

1.一种量子芯片，其特征在于，包括：基层，具有层叠的至少三个衬底；量子电路，具有量子比特，所述量子电路分布到基层的各个衬底；以及对准元件，分布到基层的各个衬底，所述对准元件被构造为确保基层中的各个衬底在层叠状态下对准。2.根据权利要求1所述的量子芯片，其特征在于，所述至少三个衬底中的各个衬底分别独立地选自硅衬底或蓝宝石衬底；和/或，所述至少三个衬底是三个衬底；和/或，沿层叠的方向，基层中的各个衬底的轮廓重合。3.根据权利要求1所述的量子芯片，其特征在于，沿层叠方向，基层中的各个衬底的轮廓不重合。4.根据权利要求3所述的量子芯片，其特征在于，沿层叠的方向，基层中的各个衬底投影在同一平面，形成由多个环形轮廓构成的图形；在所述图形中，由外层向内层所述环形轮廓逐渐收缩，且相邻两个环形轮廓不相交。5.根据权利要求1所述的量子芯片，其特征在于，在基层中，相邻的衬底之间通过多个互联件实现连接。6.根据权利要求5所述的量子芯片，其特征在于，所述量子电路在不同衬底之间通过信号连接器实现信号联通；所述信号连接器由所述多个互联件中的部分或全部提供，或者所述信号连接器由独立于所述多个互联件的元件提供。7.根据权利要求1所述的量子芯片，其特征在于，所述至少三个衬底包括第一顶层、第二顶层，以及层叠地位于第一顶层、第二顶层之间的至少一个插入层；所述第一顶层、第二顶层各自在一个表面具有量子电路；和/或，所述至少一个插入层中的一个或多个插入层的两个表面具有量子电路。8.根据权利要求7所述的量子芯片，其特征在于，所述第一顶层在面向插入层的表面设置量子电路，所述第二顶层在面向插入层的表面设置量子电路。9.根据权利要求1所述的量子芯片，其特征在于，所述对准元件包括第一类型元件，所述第一类型元件具有第一预设排列方向。10.根据权利要求9所述的量子芯片，其特征在于，所述对准元件还包括第二类型元件，所述第二类型元件具有第二预设排列方向，第一预设排列方向和第二预设排列方向不同。11.根据权利要求10所述的量子芯片，其特征在于，第一预设排列方向和第二预设排列方向纵横交错。12.根据权利要求10或11所述的量子芯片，其特征在于，基层中的任意一个衬底均同时配置有第一类型元件和第二类型元件。13.根据权利要求1所述的量子芯片，其特征在于，所述衬底是透明的。14.一种量子处理器，其特征在于，所述量子处理器包括如权利要求1至13任一项所述的量子芯片。15.一种量子计算机，其特征在于，所述量子计算机包括如权利要求1至13任一项所述的量子芯片。

技术总结

本申请公开了一种量子芯片、量子处理器和量子计算机，属于量子芯片制造领域。量子芯片包括量子电路、对准元件以及具有层叠的至少三个衬底的基层。其中量子电路和对准元件分布到基层的各个衬底，且各个衬底通过对准元件被对准而叠层布局。该量子芯片的结构设计具有可扩展更多量子比特且同时不会显著地增加芯片尺寸的特点，以及具有可靠的成品质量的优点。以及具有可靠的成品质量的优点。以及具有可靠的成品质量的优点。