存储电路及存储器的制作方法

1.本技术实施例涉及半导体领域，特别涉及一种存储电路及存储器。

背景技术：

2.dram(dynamic random access memory，动态随机存取存储器)作为高速大容量的数据存储载体，是大部分电子系统中必不可少的组成部分。dram中的最小存储单元由一个电容和一个晶体管组成，dram的操作机制分为读(read)和写(write)，在进行读取操作时，先将位线(bitline，bl)充电到操作电压的一半(vdd/2)，然后通过字线(wordline，wl)导通晶体管，使得电容和位线产生电荷共享的现象，若电容的内部储值为1，则位线的电压会被电荷共享抬高到高于操作电压的一半，若电容的内部储值为0，则会将位线的电压拉低到低于操作电压的一半，在得到位线的电压后，需要经过放大器进行放大，进而判断电容的内部储值；在进行写入操作时，通过字线控制晶体管导通，若需要写入1，则将位线电压抬高到操作电压，以使电容存储相应电荷，若需要写入0，则将位线电压降低至低电平，以泄放电容内的电荷。

技术实现要素：

3.本技术实施例提供一种存储电路及存储器，至少有利于在不改变外部尺寸的情况下提高存储电路的集成度和容量。
4.根据本技术一些实施例，本技术实施例一方面提供一种存储电路，包括：多个存储块，每一所述存储块包括依次排列的第一存储子块、第二存储子块和第三存储子块，所述第二存储子块包括第一存储部和第二存储部，所述第一存储子块和所述第一存储部用于存储高位字节，所述第二存储部和所述第三存储子块用于存储低位字节，在存储子块的排列方向上，并排的不同存储部的块选择地址不同。
5.另外，所述第一存储子块中存储段的数量与所述第三存储子块中存储段的数量相同，所述第一存储部中存储段的数量与所述第二存储部中存储段的数量相同。
6.另外，所述第一存储部和所述第二存储部的存储段数量之和等于所述第一存储子块的存储段数量。
7.另外，存储所述高位字节的存储段与存储所述低位字节的存储段包含条数相同的字线。
8.另外，所述第一存储子块包括第三存储部和第四存储部，所述第三存储子块包括第五存储部和第六存储部，所述第三存储部、所述第一存储部以及所述第五存储部并排设置，所述第四存储部、所述第二存储部以及所述第六存储部并排设置，所述第三存储部与所述第一存储部包含条数相同的字线，所述第二存储部与所述第六存储部包含条数相同的字线。
9.另外，存储电路包括：第一行解码器和第二行解码器，所述第一行解码器位于所述第三存储部和所述第一存储部之间，所述第二行解码器位于所述第四存储部和所述第二存
储部之间，所述第一行解码器用于激活所述第三存储部的字线，所述第二行解码器用于激活所述第四存储部和所述第二存储部的字线。
10.另外，存储电路还包括：第一开关电路、第二开关电路以及第三开关电路，所述第一开关电路串接于所述第一行解码器和所述第三存储部之间，所述第二开关电路串接于所述第二行解码器和所述第四存储部之间，所述第三开关电路串接于所述第二行解码器和所述第二存储部之间，所述第一开关电路和所述第二开关电路用于接收第一标志信号并导通，所述第三开关电路用于接收第二标志信号并导通，所述第一标志信号表征读取高位字节，所述第二标志信号表征读取低位字节。
11.另外，存储电路还包括：感测放大器，用于放大位线的读出信号，以形成第一放大信号，所述感测放大器包括第一感测放大器、第二感测放大器、第三感测放大器以及第四感测放大器，所述第一感测放大器用于放大所述第一存储部中位线的读出信号，所述第二感测放大器用于放大所述第二存储部中位线的读出信号，所述第三感测放大器用于放大所述第三存储部中位线的读出信号，所述第四感测放大器用于放大所述第四存储部中位线的读出信号；第一控制单元和第二控制单元，所述第一控制单元位于所述第一感测放大器和所述第三感测放大器之间，所述第二控制单元位于所述第二感测放大器与所述第四感测放大器之间，所述第一控制单元用于控制所述第三感测放大器，所述第二控制单元用于控制所述第四感测放大器和所述第二感测放大器。
12.另外，存储电路还包括：第四开关电路、第五开关电路以及第六开关电路，所述第四开关电路连接所述第一控制单元和所述第三感测放大器，所述第五开关电路连接所述第二控制单元和所述第四感测放大器，所述第六开关电路连接所述第二控制单元和所述第二感测放大器，所述第五开关电路和所述第六开关电路用于接收第一标志信号并导通，所述第四开关电路用于接收第二标志信号并导通，所述第一标志信号表征读取高位字节，所述第二标志信号表征读取低位字节。
13.另外，所述第一控制单元和所述第二控制单元均位于所述第一存储子块和所述第二存储子块之间。
14.另外，存储电路还包括：第三行解码器和第四行解码器，所述第三行解码器位于所述第一存储部和所述第五存储部之间，所述第四行解码器位于所述第二存储部与所述第六存储部之间，所述第三行解码器用于激活所述第一存储部和所述第五存储部中的字线，所述第四行解码器用于激活所述第六存储部中的字线。
15.另外，存储电路还包括：本地输入输出线、主放大器以及全局输入输出线，所述本地输入输出线用于传输感测放大器放大后的读出信号，记为第一放大信号，所述主放大器用于接收并放大所述第一放大信号，以得到第二放大信号，所述主放大器还用于将所述第二放大信号传输至所述全局输入输出线。
16.另外，所述本地输入输出线包括第一本地输入输出线和第三本地输入输出线，所述第一本地输入输出线与所述第一存储子块连接，所述第三本地输入输出线与所述第三存储子块连接，所述全局输入输出线包括高位全局输入输出线和低位全局输入输出线；还包括：第七开关电路，用于连接所述第一本地输入输出线和所述高位全局输入输出线，以及用于接收第一标志信号并导通，所述第一标志信号表征读取高位字节；第八开关电路，用于连接所述第三本地输入输出线和所述低位全局输入输出线，以及用于接收第二标志信号并导
通，所述第二标志信号表征读取低位字节。
17.另外，所述本地输入输出线还包括第二本地输入输出线，所述第二本地输入输出线与所述第二存储子块连接；还包括：选择器，一端与所述第二本地输入输出线连接，用于接收所述第一标志信号或所述第二标志信号，若接收到所述第一标志信号，则连接第二本地输入输出线与所述高位全局输入输出线，若接收到所述第二标志信号，则连接第二本地输入输出线与所述低位全局输入输出线。
18.根据本技术一些实施例，本技术实施例另一方面还提供一种存储器，包括上述存储电路。
19.本技术实施例提供的技术方案至少具有以下优点：
20.上述技术方案中，设置并排的三个存储子块，处于中间位置的存储子块可与相邻的存储子块共用同一行解码器，无需引入额外的行解码器，有利于在不增加存储子块中存储段数量的情况下，以较小的电路面积提高存储块的容量；此外，处于中间位置的第二存储子块用于存储高位字节和低位字节，处于两侧的存储子块用于存储高位字节或低位字节，如此，可使得存储高位字节的存储段与存储低位字节的存储段共用同一行解码器，避免被共用的行解码器激活错误的字线，有利于提高存储电路的读取准确性；此外，在存储子块的排列方向上，并排的不同存储部的块选择地址不同，有利于进一步避免被共用的行解码器激活错误的字线。
附图说明
21.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
22.图1至图4为本技术实施例提供的存储电路的结构示意图。
具体实施方式
23.下面将结合附图对本技术的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本技术各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
24.图1至图4为本技术实施例提供的存储电路的结构示意图。
25.参考图1至图2，存储电路包括：多个存储块10，每一存储块10包括依次排列的第一存储子块11、第二存储子块12和第三存储子块13，第二存储子块12包括第一存储部121和第二存储部122，第一存储子块11和第一存储部121用于存储高位字节，第二存储部122和第三存储子块13用于存储低位字节，在存储子块的排列方向上，并排的不同存储部的块选择地址不同。
26.以下将结合附图对本技术实施例进行更为详细的说明。
27.参考图1，存储电路中可包含多个存储块10，随着存储电路的容量发生变化，存储块10的容量、数量和排列方式也会相应发生变化。以存储电路的容量为16g，每一存储块10的容量为1g作为示例，存储电路包含16个存储块10(bk0～bk15)，存储块10的排列方式为4
×
4。此外，每一存储块具有对应的行解码器(未标示)和列解码器ydec，行解码器用于接收
行地址信号并激活相应的字线，列解码器用于获取特定列地址的位线的读出信号，读出信号经感测放大器放大后输入至本地输入输出线中。
28.需要说明的是，本技术实施例提供的存储电路结构不仅适用于16g及以下容量，还适用于16g以上容量。其中，相邻存储块10共用同一外围电路区域14，外围电路区域14内可包含解码电路，解码电路连接字线驱动器，字线驱动器用于驱动存储块10内的字线，在排列方式为4
×
4的情况下，每一排设置有两块外围电路区域14；此外，外围电路区域14与列解码器yedc位于存储块10的不同侧。
29.此外，存储电路还包括位于彼此相邻的四个存储块10(例如bk0、bk1、bk4和bk5)之间的交叉点区域电路xp，交叉点区域电路xp内可设置有上拉驱动电路、本地均衡电路、输入输出均衡电路、预充电电路以及均衡驱动电路等结构，上拉驱动电路用于为第一电极线提供操作电压，以激活感测放大器；本地均衡电路串接于第一电极线和第二电极线之间，用于连通或断开第一电极线和第二电极线，若第一电极线和第二电极线连通，则感测放大器无法被激活；输入输出均衡电路和预充电电路串接于位线对之间，预充电电路用于将位线对的电压抬高到操作电压的一半，输入输出均衡电路用于共享位线对的电荷，均衡驱动电路用于激活输入输出均衡电路和预充电电路。
30.在一些实施例中，第一存储子块11中存储段的数量与第三存储子块13中存储段的数量相同，第一存储部121中存储段的数量与第二存储部122中存储段的数量相同。如此，有利于使得存储高位字节的存储段的数量等于存储低位字节的存储段的数量，保证存储块能够有效存储位数相同的高位字节和低位字节，避免存储高位字节或低位字节的存储段发生冗余，提高存储块的利用率。
31.以图2所示实施例作为示例，第一存储子块11包含32个存储段(1u～32u对应的seg0u～seg31u)，其中“u”表征该存储段存储的是高位字节，第三存储子块13同样包含32个存储段(17l～48l对应的seg16l～seg47l)，其中“l”表征该存储段存储的是低位字节；相应地，第一存储部121包含16个存储段(1l～16l对应的seg0l～seg15l)，第二存储部122同样包含16存储段(33u～48u对应的seg32u～seg47u)，其中“u”表征该存储段存储的是高位字节。需要说明的是，随着存储电路以及存储块的容量发生变化，每一存储子块包含的存储段的数量也会发生变化，例如每一存储块的容量翻倍，则每一存储子块包含的存储段的数量翻倍。
32.此外，在高位字节存储段与低位字节存储段的数量相同的情况下，若每一存储段包含的字线的数量相同，则高位字节存储段与低位字节存储段包含条数相同的字线。需要说明的是，在不同存储器中，存储段包含的存储单元的数量可以有所不同。在一些实施例中，第一存储部121和第二存储部122存储段数量之和等于第一存储子块11的存储段数量，也就是说，第一存储子块11、第二存储子块12以及第三存储子块13的存储段数量相同。
33.如图2所示，第一存储子块11、第二存储子块12以及第三存储子块13均包含48个存储段；在另一些实施例中，第一存储部121和第二存储部122存储段数量之和还可以小于第一存储子块11的存储段数量，如此，第二存储子块12中的所有存储段也可以与第一存储子块11或第三存储子块13共用行解码器。
34.在一些实施例中，第一存储子块11中存储段的逻辑起始地址、第二存储子块12中存储段的起始逻辑地址以及第三存储子块13的起始逻辑地址依次顺延，其中，第二存储部
122中存储段的起始逻辑地址相较于第一存储部121中存储段的起始逻辑地址靠后。由于存储段中存储单元的物理地址＝所在段起始地址+段内偏移，因此，第二存储部122中存储单元的物理地址相较于第一存储部121中存储单元的物理地址靠后，第一存储子块11中存储单元的物理地址与第二存储部122中的存储单元的物理地址不连续，相应地，第一存储部121中存储单元的物理地址与第三存储子块13中的存储单元的物理地址不连续。
35.在一些实施例中，第一存储子块11包括第三存储部111和第四存储部112，第三存储子块13包括第五存储部131和第六存储部132，第三存储部111、第一存储部121以及第五存储部131并排设置，其中第四存储部112、第二存储部122以及第六存储部132并排设置，其中，第一存储部121和第三存储部111包含条数相同的字线，第二存储部122和第六存储部132包含条数相同的字线，如此，有利于使得第一存储部121和第二存储部122与相邻存储子块中的存储部共用同一行解码器。
36.进一步地，第一存储部121中字线条数等于第二存储部122中字线条数，第一存储部121、第三存储部111以及第五存储部131中字线条数相同，第二存储部122、第四存储部112以及第六存储部132中字线条数相同。
37.在一些实施例中，参考图3，存储电路包括：第一行解码器21和第二行解码器22，第一行解码器21位于第三存储部111和第一存储部121之间，第二行解码器22位于第四存储部112和第二存储部122之间，第一行解码器21用于激活第三存储部111和第一存储部121中的字线，第二行解码器22用于激活第四存储部112中的字线。采用同一行解码器激活不同存储子块中的字线，有利于节约电路面积，简化存储电路；此外，将共用的行解码器设置于对应的两个存储部之间，有利于缩短电路连接距离，避免导线电阻较大而导致的rc延迟较长，提高存储电路的读取速度；同时，设置共用行解码器的两个存储部分别用于存储高位字节和低位字节，有利于避免行解码器在接收到行地址之后激活错误的字线。
38.需要说明的是，存储段的逻辑地址由最高有效位和块选择地址组成，最高有效位为行地址最左边的一位ra《n》，块选择地址为行地址的其他位ra《n-1:0》，参考图2，存储高位字节的存储段的最高有效位(the most significant byte，msb)为0，存储低位字节的存储段的最高有效位为1，存储同一类型字节(高位字节或低位字节)的不同存储块的块选择地址不同，例如seg0～seg47，存储不同类型字节的不同存储块的块选择地址可能相同，例如均为seg0～seg47。
39.在一些实施例中，存储电路还包括：第一开关电路31、第二开关电路32以及第三开关电路33，第一开关电路31连接第一行解码器21与第三存储部111，第二开关电路32连接第二行解码器22与第四存储部112，第三开关电路33连接第一行解码器21与第一存储部121，第一开关电路31和第二开关电路32用于接收第一标志信号41并导通，第三开关电路用于接收第二标志信号42并导通，第一标志信号41表征读取高位字节，第二标志信号42表征读取低位字节。在行解码器和存储部之间串接开关电路，以在读取对应字节时导通行解码器与存储该字节的存储部，有利于进一步避免行解码器激活错误的字线，提高存储电路读取数据的准确性。
40.在一些实施例中，存储电路还包括：第三行解码器23和第四行解码器24，第三行解码器23位于第五存储部131和第一存储部121之间，第四行解码器24位于第六存储部132和第二存储部122之间，第三行解码器23用于激活第五存储部131的字线，第四行解码器24用
于激活第二存储部122和第六存储部132中的字线。其中，串接于第三行解码器23与第五存储部131之间的开关电路在接收到第二标志信号42时导通，串接于第四行解码器24与第六存储部132之间的开关电路在接收到第二标志信号42时导通，串接于第四行解码器24与第二存储部122之间的开关电路在接收到第一标志信号41时导通。与第一行解码器21及对应的开关电路同理，第四行解码器24的设置有利于简化电路和提升存储电路的读取速率；此外，同时设置连接关系和功能作用类似的第一行解码器21和第四行解码器24。
41.相应地，存储电路还包括：第一感测放大器41、第二感测放大器42、第三感测放大器43以及第四感测放大器44，第一感测放大器41用于放大第一存储部121中位线的读出信号，第二感测放大器42用于放大第二存储部122中位线的读出信号，第三感测放大器43用于放大第三存储部111中位线的读出信号，第四感测放大器44用于放大第四存储部112中位线的读出信号；第一控制单元51和第二控制单元52，第一控制单元51位于第一感测放大器41和第三感测放大器43之间，第二控制单元52位于第二感测放大器42和第四感测放大器44之间，第一控制单元51用于控制第一感测放大器41和第三感测放大器，第二控制单元52用于控制第四感测放大器44。与设置第一行解码器21类似，设置第一控制单元51，使其连接并控制相邻的两个感测放大器，有利于简化电路和缩短rc延迟；同时，使得第一控制单元51与第一行解码器21与各自相邻部件的连接关系类似，有利于简化存储电路的版图设计。
42.其中，第一行解码器21和第一控制单元51均位于第一存储部121和第三存储部111及其对应的感测放大器之间，第一控制单元51和第二控制单元52均位于第一存储子块11和第二存储子块12之间。
43.在一些实施例中，存储电路还包括：第四开关电路34、第五开关电路35以及第六开关电路36，第四开关电路34连接第一控制单元51和第一感测放大器41，第五开关电路35连接第一控制单元51和第三感测放大器43，第六开关电路36连接第二控制单元52和第四感测放大器44，第五开关电路35和第六开关电路36用于接收第一标志信号41并导通，第四开关电路34用于接收第二标志信号42并导通，第一标志信号41用于表征读取高位字节，第二标志信号42表征读取低位字节。与上述开关电路的设置同理，通过设置开关电路使得第一控制单元51在相应时机与对应的感测放大器连接，有利于保证第一控制单元51准备控制对应的感测放大器，进而准确放大对应位线上微小的读出信号，保证存储电路数据读取的准确性。
44.在一些实施例中，存储电路还包括：第三行解码器23和第四行解码器24，第三行解码器23位于第一存储部121和第五存储部131之间，第四行解码器24位于第二存储部122和第六存储部132之间，第三行解码器23用于激活第五存储部131中的字线，第四行解码器24用于激活第二存储部122与第六存储部132中的字线。
45.相应地，存储电路还包括第五感测放大器45和第六感测放大器46，第五感测放大器45用于放大第五存储部131中位线的读出信号，第六感测放大器46用于放大第六存储部132中位线的读出信号；此外，存储电路还包括第三控制单元43和第四控制单元44，第三控制单元43通过对应的开关电路与第五感测放大器45连接，以在存储电路读取低位字节时对其进行调整，第四控制单元44通过不同的开关电路分别与第二感测放大器42和第六感测放大器46连接，以在读取高位字节时调整第二感测放大器42以及在读取低位字节时调整第六感测放大器46。
46.在一些实施例中，参考图4，存储电路还包括：本地输入输出线lio，主放大器60以及全局输入输出线gio，本地输入输出线lio用于传输感测放大器放大后的读出信号，主放大器60用于接收并放大本地输入输出线lio输出的读出信号，以及将再次放大后的读出信号传输至全局输入输出线gio。
47.可以理解的是，每一条本地输入输出线lio对应一条位线，存储块10内的位线的条数与存储块10内存储阵列的列数相同，也就是说，存储阵列的列数越多，存储块10内位线的条数越多；同理，每一存储子块内的位线的条数与该存储子块内存储阵列的列数相同。此外，每一条本地输入输出线lio对应一个主放大器60，主放大器60用于接收并放大对应的本地输入输出线lio输出的读出信号，根据存储子块存储的字节类型，主放大器60与对应的全局输入输出线gio连接。
48.在多字节数据中，字节分为高位字节和低位字节，为保证数据读取的准确性，一般由高位全局输入输出线ugio传输高位字节，由低位全局输入输出线lgio传输低位字节。在一些实施例中，第一存储子块11、第二存储子块12以及第三存储子块13内均包含128条位线，全局输入输出线gio用于传输16字节的数据，其中，前8个字节为高位字节，后8个字节为低位字节，由于每一字节为8位，因此全局输入输出线gio用于传输128位的数据。
49.其中，本地输入输出线lio包括第一本地输入输出线lio1和第三本地输入输出线lio3，第一本地输入输出线lio1和第一存储子块11连接，第三本地输入输出线lio3与第三存储子块13连接，全局输入输出线gio包括高位全局输入输出线ugio和低位全局输入输出线lgio；此外，存储电路还包括：第七开关电路37，用于连接第一本地输入输出线lio1和高位全局输入输出线ugio，以及用于接收第一标志信号41并导通；第八开关电路38，用于连接第三本地输入输出线lio3和低位全局输入输出线lgio，以及用于接收第二标志信号42并导通。
50.此外，本地输入输出线lio还包括第二本地输入输出线lio2，第二本地输入输出线lio2与第二存储子块12连接；存储电路还包括：选择器39，一端与第二本地输入输出线lio2，用于接收第一标志信号41或第二标志信号42，若接收到第一标志信号41，则连接第二本地输入输出线lio和高位全局输入输出线ugio；若接收到第二标志信号42，则连接第二本地输入输出线lio和低位全局输入输出线lgio。
51.在一些实施例中，在本地输入输出线lio和主放大器60之间还串接有主输入输出线和交叉点区域电路xp，位线的读出信号在经过感测放大器放大和列选择信号的激活之后，被依次传输至本地输入输出线lio、交叉点区域电路、主输入输出线以及主放大器60，主放大器60对位线的读出信号进行第二次放大之后，在经由接收放大器、多路复用器以及输出缓存器而传输到数据段子。其中，接收放大器由对应的起动信号激活，将在全局输入输出线上产生的微小信号放大；多路复用器是将从存储器阵列同时读出的多个存储信息按时间序列向输出缓存器传送的并行-串行转换电路，输出的顺序由对应的数据输出起动信号进行控制。
52.相应地，在写入动作中，从数据端子输入待存储的数据信号，且与数据输入起动信号一同被传送到输入缓存器，输入缓存器内的数据经由多路分解器、全局写驱动器以及全局输入输出线gio被传输到字线驱动器内。对应的，多路分解器是对按时间序列连续输入的数据信息进行串行-并行转换的电路。所输入的数据信号与全局输入输出线gio的对应关系
由数据输入起动信号控制，以使其与上述读出动作中的输出顺序一致。
53.具体地，选择器39可包括第一开关391和第二开关392，第一开关391和第二开关392的一端均与主放大器60连接，用于接收再次放大的读出信号，第一开关391的另一端与高位全局输入输出线ugio连接，用于接收第一标志41并导通，第二开关392的另一端与低位输入输出线lgio连接，用于接收标志信号42并导通。
54.本技术实施例中，设置并排的三个存储子块，处于中间位置的存储子块可与相邻的存储子块共用同一行解码器，无需引入额外的行解码器，有利于在不增加存储子块中存储段数量的情况下，以较小的电路面积提高存储块的容量；此外，处于中间位置的第二存储子块用于存储高位字节和低位字节，处于两侧的存储子块用于存储高位字节或低位字节，如此，可使得存储高位字节的存储段与存储低位字节的存储段共用同一行解码器，避免被共用的行解码器激活错误的字线，有利于提高存储电路的读取准确性。
55.本技术实施例还提供一种存储器，包括上述存储电路。包含上述存储电路的存储器可具有较小的体积和较大的容量，保证封装测试的有效进行。
56.本领域的普通技术人员可以理解，上述各实施方式是实现本技术的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本技术的精神和范围。任何本领域技术人员，在不脱离本技术的精神和范围内，均可作各自更动与修改，因此本技术的保护范围应当以权利要求限定的范围为准。

技术特征：

1.一种存储电路，其特征在于，包括：多个存储块，每一所述存储块包括依次排列的第一存储子块、第二存储子块和第三存储子块，所述第二存储子块包括第一存储部和第二存储部，所述第一存储子块和所述第一存储部用于存储高位字节，所述第二存储部和所述第三存储子块用于存储低位字节，在存储子块的排列方向上，并排的不同存储部的块选择地址不同。2.根据权利要求1所述的存储电路，其特征在于，所述第一存储子块中存储段的数量与所述第三存储子块中存储段的数量相同，所述第一存储部中存储段的数量与所述第二存储部中存储段的数量相同。3.根据权利要求2所述的存储电路，其特征在于，所述第一存储部和所述第二存储部的存储段数量之和等于所述第一存储子块的存储段数量。4.根据权利要求2所述的存储电路，其特征在于，存储所述高位字节的存储段与存储所述低位字节的存储段包含条数相同的字线。5.根据权利要求1所述的存储电路，其特征在于，所述第一存储子块包括第三存储部和第四存储部，所述第三存储子块包括第五存储部和第六存储部，所述第三存储部、所述第一存储部以及所述第五存储部并排设置，所述第四存储部、所述第二存储部以及所述第六存储部并排设置，所述第三存储部与所述第一存储部包含条数相同的字线，所述第二存储部与所述第六存储部包含条数相同的字线。6.根据权利要求5所述的存储电路，其特征在于，包括：第一行解码器和第二行解码器，所述第一行解码器位于所述第三存储部和所述第一存储部之间，所述第二行解码器位于所述第四存储部和所述第二存储部之间，所述第一行解码器用于激活所述第三存储部的字线，所述第二行解码器用于激活所述第四存储部和所述第二存储部的字线。7.根据权利要求6所述的存储电路，其特征在于，还包括：第一开关电路、第二开关电路以及第三开关电路，所述第一开关电路串接于所述第一行解码器和所述第三存储部之间，所述第二开关电路串接于所述第二行解码器和所述第四存储部之间，所述第三开关电路串接于所述第二行解码器和所述第二存储部之间，所述第一开关电路和所述第二开关电路用于接收第一标志信号并导通，所述第三开关电路用于接收第二标志信号并导通，所述第一标志信号表征读取高位字节，所述第二标志信号表征读取低位字节。8.根据权利要求5所述的存储电路，其特征在于，还包括：感测放大器，用于放大位线的读出信号，以形成第一放大信号，所述感测放大器包括第一感测放大器、第二感测放大器、第三感测放大器以及第四感测放大器，所述第一感测放大器用于放大所述第一存储部中位线的读出信号，所述第二感测放大器用于放大所述第二存储部中位线的读出信号，所述第三感测放大器用于放大所述第三存储部中位线的读出信号，所述第四感测放大器用于放大所述第四存储部中位线的读出信号；第一控制单元和第二控制单元，所述第一控制单元位于所述第一感测放大器和所述第三感测放大器之间，所述第二控制单元位于所述第二感测放大器与所述第四感测放大器之间，所述第一控制单元用于控制所述第三感测放大器，所述第二控制单元用于控制所述第四感测放大器和所述第二感测放大器。9.根据权利要求8所述的存储电路，其特征在于，还包括：第四开关电路、第五开关电路以及第六开关电路，所述第四开关电路连接所述第一控制单元和所述第三感测放大器，所
述第五开关电路连接所述第二控制单元和所述第四感测放大器，所述第六开关电路连接所述第二控制单元和所述第二感测放大器，所述第五开关电路和所述第六开关电路用于接收第一标志信号并导通，所述第四开关电路用于接收第二标志信号并导通，所述第一标志信号表征读取高位字节，所述第二标志信号表征读取低位字节。10.根据权利要求8所述的存储电路，其特征在于，所述第一控制单元和所述第二控制单元均位于所述第一存储子块和所述第二存储子块之间。11.根据权利要求5所述的存储电路，其特征在于，包括：第三行解码器和第四行解码器，所述第三行解码器位于所述第一存储部和所述第五存储部之间，所述第四行解码器位于所述第二存储部与所述第六存储部之间，所述第三行解码器用于激活所述第一存储部和所述第五存储部中的字线，所述第四行解码器用于激活所述第六存储部中的字线。12.根据权利要求1所述的存储电路，其特征在于，还包括：本地输入输出线、主放大器以及全局输入输出线，所述本地输入输出线用于传输感测放大器放大后的读出信号，记为第一放大信号，所述主放大器用于接收并放大所述第一放大信号，以得到第二放大信号，所述主放大器还用于将所述第二放大信号传输至所述全局输入输出线。13.根据权利要求12所述的存储电路，其特征在于，所述本地输入输出线包括第一本地输入输出线和第三本地输入输出线，所述第一本地输入输出线与所述第一存储子块连接，所述第三本地输入输出线与所述第三存储子块连接，所述全局输入输出线包括高位全局输入输出线和低位全局输入输出线；还包括：第七开关电路，用于连接所述第一本地输入输出线和所述高位全局输入输出线，以及用于接收第一标志信号并导通，所述第一标志信号表征读取高位字节；第八开关电路，用于连接所述第三本地输入输出线和所述低位全局输入输出线，以及用于接收第二标志信号并导通，所述第二标志信号表征读取低位字节。14.根据权利要求13所述的存储电路，其特征在于，所述本地输入输出线还包括第二本地输入输出线，所述第二本地输入输出线与所述第二存储子块连接；还包括：选择器，一端与所述第二本地输入输出线连接，用于接收所述第一标志信号或所述第二标志信号，若接收到所述第一标志信号，则连接第二本地输入输出线与所述高位全局输入输出线，若接收到所述第二标志信号，则连接第二本地输入输出线与所述低位全局输入输出线。15.一种存储器，其特征在于，包括权利要求1-14中任一项所述的存储电路。

技术总结

本申请实施例涉及半导体领域，提供一种存储电路及存储器，存储电路至少可以包括：多个存储块，每一所述存储块包括依次排列的第一存储子块、第二存储子块和第三存储子块，所述第二存储子块包括第一存储部和第二存储部，所述第一存储子块和所述第一存储部用于存储高位字节，所述第二存储部和所述第三存储子块用于存储低位字节，在存储子块的排列方向上，并排的不同存储部的块选择地址不同。本申请实施例有利于在不改变外部尺寸的情况下提高存储电路的集成度和容量。路的集成度和容量。路的集成度和容量。