迟滞比较器以及频率综合器的制作方法

1.本技术涉及无线通信领域，特别涉及迟滞比较器技术。

背景技术：

2.比较器用于对两个或多个数据项进行比较，以确定它们是否相等，或确定它们之间的大小关系及排列顺序。比较器是将一个模拟电压信号与一个基准电压相比较的电路。
3.迟滞比较器是一个具有迟滞回环传输特性的比较器，又可理解为加正反馈的单限比较器。在反相输入单门限电压比较器的基础上引入正反馈网络，就组成了具有双门限值的反相输入迟滞比较器。
4.在实际应用中，时常需要灵活的调节迟滞比较器的迟滞范围。
5.然而，目前的迟滞比较器的调节方法主要包括基于电流镜以及基于数模转换器的方法，这些方法都需要额外的增加电流镜或者数模转换器等电路模块，增加了迟滞比较器的面积和设计难度，

技术实现要素：

6.本技术的目的在于提供一种迟滞比较器以及频率综合器，既能够减小迟滞比较器的面积，又能够降低迟滞比较器的设计复杂性和难度。
7.本技术公开了一种迟滞比较器，包括：第一可调电容电路、第二可调电容电路、比较器电路，以及电流控制电路，其中，
8.所述比较器电路包括第一至第六晶体管，第一晶体管和第二晶体管一起形成差分输入对管，第三晶体管至第六晶体管形成锁存器，所述差分输入对管与所述锁存器之间具有用于连接的第一节点和第二节点，第一晶体管和第二晶体管之间具有用于连接的第三节点；
9.所述第一可调电容电路连接到所述第一节点；
10.所述第二可调电容电路连接到所述第二节点；
11.所述电流控制电路的第一端连接到所述第三节点；
12.其中，利用所述差分输入对管上的两边电流的大小关系以及第一可调电容电路与第二可调电容电路的电容大小关系来确定第一节点和第二节点的电平。
13.在一个优选例中，所述电流控制电路的第二端接地，所述锁存器接电源；或者，所述电流控制电路的第二端接电源，所述锁存器接地。
14.在一个优选例中，第一晶体管至第四晶体管是pmos晶体管，第五晶体管至第六晶体管是nmos晶体管，并且，当所述电流控制电路的第二端接地，所述锁存器接电源时，第一pmos晶体管的栅极连接参考电压，第二pmos晶体管的栅极连接输入电压，第一pmos晶体管的源极与第二pmos晶体管的源极分别经连接点第三节点连接所述电流控制电压，第一pmos晶体管的漏极经连接点第一节点连接第三pmos晶体管的源极，第二pmos晶体管的漏极经连接点第二节点连接第四pmos晶体管的源极，第三pmos晶体管的漏极连接第五nmos晶体管的
漏极，第四pmos晶体管的漏极连接第六nmos晶体管的漏极，第五nmos晶体管的源极和第六nmos晶体管的源极均连接电源电压。
15.在一个优选例中，所述第一可调电容电路连接第一节点，所述第二可调电容电路连接第二节点，所述电流控制电路的一端连接第三节点，另一端接地。
16.在一个优选例中，所述第三pmos晶体管的栅极和第五nmos晶体管的栅极均连接到第四pmos晶体管的漏极与第六nmos晶体管的漏极之间的连接点第四节点，第四pmos晶体管的栅极和第六nmos晶体管的栅极均连接到第三pmos晶体管的漏极与第五nmos晶体管的漏极之间的连接点第五节点。
17.在一个优选例中，所述第一可调电容电路包含第一电容阵列，第一电容阵列包含多个并联的晶体管与电容器组，每个晶体管与电容器组中包含串联的晶体管与电容器，所述第二可调电容电路包含第二电容阵列，第二电容阵列包含多个并联的晶体管与电容器组，每个晶体管与电容器组中包含串联的晶体管与电容器。
18.在一个优选例中，每个晶体管与电容器组中的晶体管的栅极连接数控码字1，并且，当所述第一电容阵列与第二电容阵列中的晶体管为nmos时，所述第一电容阵列中的晶体管的漏极接地，源极通过对应的电容器连接到第一节点；所述第二电容阵列中的晶体管的漏极接地，源极通过对应的电容器连接到第二节点，当所述第一电容阵列与第二电容阵列中的晶体管为pmos时，所述第一电容阵列中的晶体管的源极接地，漏极通过对应的电容器连接到第一节点；所述第二电容阵列中的晶体管的源极接地，漏极通过对应的电容器连接到第二节点。
19.在一个优选例中，所述电流控制电路包含第七晶体管m7，所述第七晶体管m7的栅极连接时钟信号clk，源极连接第三节点，漏极接地。
20.在一个优选例中，所述第一可调电容电路包含第一变容管，所述第二可调电容电路包含第二变容管。
21.在一个优选例中，所述电流控制电路使用clk输入的尾管、或恒流尾管。
22.本技术还公开了一种频率综合器，包含如前文描述的迟滞比较器。
23.本技术实施方式中，只需要增加面积较小的可调电容，不需要额外的其他电路，不但显著地节省了面积，而且大大降低了设计的复杂性，进一步的，还能够根据实际需求，灵活的选择离散比较模式和连续比较模式两种设计，其中，离散比较模式可以节省功耗以及与数字电路很好的同步，连续比较模式则可以很快的响应比较器上的变化，在响应时间上具备优势。
24.本技术的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本技术所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本技术上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征a+b+c，在另一个例子中公开了特征a+b+d+e，而特征c和d是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征e技术上可以与特征c相组合，则，a+b+c+d的方案因技术不可行而应当不被视为已经记载，而a+b+c+e的方案应当视为已经被记载。
附图说明
25.图1是根据本技术第一实施方式的迟滞比较器的结构示意图；
26.图2是根据本技术第一实施方式的迟滞比较器的一个实例的结构示意图；
27.图3是根据本技术第一实施方式的迟滞比较器的另一个实例的结构示意图；
28.图4是根据本技术第一实施方式的迟滞比较器的另一个实例的结构示意图；
29.图5是根据本技术第一实施方式的迟滞比较器的另一个实例的结构示意图。
30.图6是根据本技术第一实施方式的迟滞比较器的另一个实例的结构示意图。
31.图7是根据本技术第一实施方式的迟滞比较器的另一个实例的结构示意图。
具体实施方式
32.在以下的叙述中，为了使读者更好地理解本技术而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本技术所要求保护的技术方案。
33.下面概要说明本技术的部分创新点：
34.根据本技术的发明构思，迟滞比较器由两部分组成：第一部分是比较器电路，第二部分是可调电容电路。具体地说，第一部分比较器电路用于比较两端输入电压的大小，在图1中，即对比vin和ref两端的电压大小，对于输入对管，电压越大，其电流越大，其上方的锁存器翻转的越快，从而实现比较功能。比较器底部为电流控制电路，该电路可以为开关管，进行周期性的离散比较；也可以是电流管，进行连续的比较，依据具体的需求进行选择。第二部分可调电容电路用于对迟滞比较器的迟滞进行调节，核心原理是电容的充放电v＝i*t/c，其中，v为节点电压，i为充电电流，t为时间，c为电容。在未引入电容时，比较器两边的电路完全对称，所以两边的电容相同，所需的电流也就相同，对应的输入管上的电压也就相同；而引入电容后，比较器两边被人为引入电容不对称，那么两边的需求的电流就不同，也就是所需的电压也就不同，便形成迟滞，迟滞大小可以通过调节电容大小灵活的实现，该可调电容可以为离散的电容阵列也可以是连续可调的变容管(varactor)。
35.通过上述技术构思，只需要增加面积较小的可调电容，不需要额外的其他电路，不但节省了面积，而且降低了设计的复杂性，进一步的，还能够根据实际需求，灵活的选择离散比较模式和连续比较模式两种设计，其中，离散比较模式可以节省功耗以及与数字电路很好的同步，连续比较模式则可以很快的响应比较器上的变化，在响应时间上具备优势。
36.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术的实施方式作进一步地详细描述。
37.图1示出了本发明的第一实施方式涉及的迟滞比较器。图1所示的迟滞比较器频率综合器中，在无线电子通信系统中，频率综合器是射频收发系统的核心部件，主要功能是产生电子系统需要的各种形式的频率信号。
38.如图1所示，本实施例的迟滞比较器包括：第一可调电容电路10、第二可调电容电路20、比较器电路30，以及电流控制电路40。
39.下面结合附图说明连接关系。
40.如图1所示，比较器电路30包括第一至第六晶体管，以及第一至第五节点，其中，第一晶体管至第四晶体管是pmos晶体管，第五晶体管至第六晶体管是nmos晶体管。
41.更具体的，第一pmos晶体管m1的栅极连接参考电压ref，第二pmos晶体管m2的栅极连接输入电压vin，第一pmos晶体管m1的源极与第二pmos晶体管m2的源极分别经连接点第三节点n3连接电流控制电压40，第一pmos晶体管m1的漏极经连接点第一节点n1连接第三pmos晶体管m3的源极，第二pmos晶体管m2的漏极经连接点第二节点n2连接第四pmos晶体管m4的源极，第三pmos晶体管m3的漏极连接第五nmos晶体管m5的漏极，第四pmos晶体管m4的漏极连接第六nmos晶体管m6的漏极，第五nmos晶体管m5的源极和第六nmos晶体管m6的源极均连接电源电压。
42.进一步的，第三pmos晶体管m3的栅极和第五nmos晶体管m5的栅极均连接到第四pmos晶体管m4的漏极与第六nmos晶体管m6的漏极之间的连接点第四节点n4，第四pmos晶体管m4的栅极和第六nmos晶体管m6的栅极均连接到第三pmos晶体管m3的漏极与第五nmos晶体管m5的漏极之间的连接点第五节点n5。
43.并且，所述第一可调电容电路10连接第一节点n1，所述第二可调电容电路20连接第二节点n2，所述电流控制电路40的一端连接第三节点n3，另一端接地。
44.本实施方式的主要关键点包括：
45.第一pmos晶体管m1和第二pmos晶体管m2一起形成差分输入对管，用于比较第一pmos晶体管m1输入栅极上电压ref和第二pmos晶体管m2输入栅极上电压vin电压之间的电压大小关系，输入电压更大的一侧管子其通过的电流i也就越大，根据电容充放电公式v＝i*t/c，电流越大，对第一节点n1和第二节点n2电容的充放电速度也就越快。第三pmos晶体管m3、第四pmos晶体管m4、第五nmos晶体管m5、第六nmos晶体管m6形成一个锁存器，该锁存器决定了最终输出节点为稳定的一边为0一边为1，不会处于中间电平状态，而最终第一节点n1和第二节点n2的电平取决于差分输入对管上的两边电流的大小关系以及可调电容1和可调电容2的大小关系，在可调电容1和可调电容2电容值相等时，若第一pmos晶体管m1上的输入电平ref电压大于第二pmos晶体管m2上的输入电平vin电压，那么第一节点n1上放电电流就大于第二节点n2，那么在锁存器的作用下，输出节点第五节点n5最终锁存为0，第六节点n6锁存为1。而在电流相等时，若可调电容1的容值大于可调电容2，那么根据电容充放电公式，第一节点n1的放电速度相对于第二节点n2更慢，所以在锁存器的作用下输出节点第五节点n5最终输出为1，第六节点n6锁存为0。电流控制电路40主要控制整体电路的开启和关闭，当电流关闭时，电路处于复位状态，节点n1-n5都处于高电平状态，在电流开启后，电路才开始工作。
46.更具体的，本实施方式的工作原理如下：
47.在电流控制电路控制下，电路一开始处于关闭复位状态，电流为0，节点n1-n5被复位到高电平；随后电流控制电路40打开，电路开始工作，差分对管上两边的电流大小分别取决于差分对上的输入电压ref和vin，电压越大对应管子上的电流越大，从而以该电流对节点n1和n2进行放电，放电速度同时取决于可调电容1和可调电容2的电容大小关系，放电速度更快的一侧，在晶体管m3-m6形成的锁存器的作用下，对应的输出节点会被锁存到0，另一侧被锁存到1。
48.进一步的，本实施方式的技术效果如下：
49.在实施方式下，运用了电容充放电公式v＝i*t/c，因为在电容充放电公式中，决定电容充放电速度的有电流i和电容值c两个因素，通过调节电容值c来调节充放电速度，而在
比较器设计中，调节电容是一种鲁棒性好、面积代价低且与数模接口方便的一种方式。
50.因此，只需要增加面积较小的可调电容，不需要额外的其他电路，不但节省了面积，而且降低了设计的复杂性，进一步的，还能够根据实际需求，灵活的选择离散比较模式和连续比较模式两种设计，其中，离散比较模式可以节省功耗以及与数字电路很好的同步，连续比较模式则可以很快的响应比较器上的变化，在响应时间上具备优势。
51.如图2所示，根据一些实施例，所述第一可调电容电路10包含第一电容阵列，第一电容阵列包含多个并联的晶体管与电容器组，每个晶体管与电容器组中包含晶体管与电容器，其中，所述晶体管的栅极连接数控码字1，漏极或源极接地，相应的，源极或漏极通过对应的电容器连接到第一节点n1，例如，所述晶体管为pmos时，所述晶体管的栅极连接数控码字1，源极接地，漏极通过对应的电容器连接到第一节点n1；所述第二可调电容电路20包含第二电容阵列，第二电容阵列包含多个并联的晶体管与电容器组，每个晶体管与电容器组中包含晶体管与电容器，其中，所述晶体管与第一可调电容电路10中的晶体管类型相同，所述晶体管的栅极连接数控码字2，漏极或源极接地，相应的，源极或漏极通过对应的电容器连接到第二节点n2，例如，所述晶体管为pmos，所述晶体管的栅极连接数控码字2，源极接地，相应的，漏极通过对应的电容器连接到第二节点n2；并且，所述电流控制电路40包含第七晶体管m7(图中未示出)，第七晶体管m7的栅极连接时钟信号clk，源极连接第三节点n3，漏极接地。
52.这样做的好处在于，该电容阵列可以实现数控离散控制，同时第七晶体管m7输入时钟可以与数字电路的时钟进行同步，与数字电路相互之间的交互方便鲁棒。
53.如图3所示，根据一些实施例，可利用变容管进行电容调节，因为受到连续电压控制，所以其电容可以实现连续可调。
54.如图4所述，在一些实施例中，相对于nmos管的电容阵列，pmos管的电容阵列具备nmos管的同样的优势，两种方案相近，pmos的控制码字逻辑与nmos相反，pmos控制输入字输入为1时关闭，输入为0时打开，在特定的应用场景下，译码器设计相对于nmos更简单。
55.如图5所示，在一些实施例中，电流控制电路40可以使用clk输入的尾管，clk信号可以与数字电路电路进行同步，从而实现方便的数控。
56.如图6所示，在一些实施例中，电流控制电路40还可以使用恒流尾管，该设计可以实现恒流控制，从而有效的降低电路的工作功耗。
57.如图7所示，在一些实施例中，对于nmos电路，其电压越大，电流越大，所以一般工作于输入电压高于电源电压的1/2时，但其在工作电压较低，甚至低于nmos的开启电压时，就有不工作风险，所以在工作电压低于电源电压的1/2时，使用pmos作为输入对管工作性能更佳，因为pmos的输入电压越低，其工作电流越大，所以适合在低电压域工作。
58.本专利包括以上输入对管、可调电容，电流控制电路各类实现方式的任意组合和混用。
59.本发明实施例还提供一种频率综合器电路，其可以包括本技术中的任意实施例所提供的迟滞比较器，其在频率综合器中的作用主要是检测受到温度影响的压控振荡器的输入电压，但本迟滞比较器不仅仅可以使用于频率综合器中，其可以应用于任何受到环境变化，例如外部温度、湿度和亮度等，影响而产生电压或电流的电路，这里仅以频率综合器为例，但不受限于频率综合器中。
60.需要说明的是，在本专利的申请文件中，“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
61.本文使用词语“示例性”来意指“用作示例、实例或例证”。本文描述为“示例性”的任何细节不是必然被解释为相对于其他示例更优选或有利。类似地，术语“示例”不要求所有示例都包括所讨论的特征、优点或操作模式。在本说明书中使用术语“在一个示例中”、“一种示例”、“在一个特征中”和/或“一种特征”不是必然指代相同的特征和/或示例。再者，特定特征和/或结构可以与一个或多个其他特征和/或结构组合。此外，于此描述的装置的至少一部分可以被配置为执行于此描述的方法的至少一部分。
62.本文使用的术语仅用于描述特定示例的目的，并且不意图是对本公开的示例的限制。如本文所使用的，单数形式“一”、“一种”和“该”也意图包括复数形式，除非上下文清楚地另有指示。
63.应当注意，术语“连接”、“耦合”或它们的任何变体意指在元件之间的直接或间接的任何连接或耦合，并且可以涵盖两个元件之间的中间元件的存在，该两个元件经由中间元件“连接”或“耦合”在一起。元件之间的耦合和/或连接可以是物理的、逻辑的、或它们的组合。如本文所采用的，元件可以通过使用一个或多个电线、电缆、和/或印刷电连接、以及通过使用电磁能量而“连接”或“耦合”在一起。电磁能量可以具有在射频区域、微波区域和/或光(可见和不可见两者)区域中的波长。这些是若干非限制性和非穷举的示例。
64.本文对使用诸如“第一”、“第二”等的名称的元素的任何参考不限制这些元素的数量和/或顺序。更确切地，这些名称被用作区分两个或更多元素和/或元素实例的便利方法。因此，对第一和第二元素的参考不意味着仅两个元素可以被采用，或者第一元素必须必然在第二元素之前。此外，除非另有陈述，否则元素集合可以包括一个或多个元素。另外，本描述或权利要求中使用的形式为“a、b或c中的至少一个”的术语可以被解释为“a或b或c或这些元素的任何组合”。
65.在本技术提及的所有文献都被认为是整体性地包括在本技术的公开内容中，以便在必要时可以作为修改的依据。此外应理解，在阅读了本技术的上述公开内容之后，本领域技术人员可以对本技术作各种改动或修改，这些等价形式同样落于本技术所要求保护的范围。

技术特征：

1.一种迟滞比较器，其特征在于，包括：第一可调电容电路、第二可调电容电路、比较器电路，以及电流控制电路，其中，所述比较器电路包括第一至第六晶体管，第一晶体管和第二晶体管一起形成差分输入对管，第三晶体管至第六晶体管形成锁存器，所述差分输入对管与所述锁存器之间具有用于连接的第一节点和第二节点，第一晶体管和第二晶体管之间具有用于连接的第三节点；所述第一可调电容电路连接到所述第一节点；所述第二可调电容电路连接到所述第二节点；所述电流控制电路的第一端连接到所述第三节点；其中，利用所述差分输入对管上的两边电流的大小关系以及第一可调电容电路与第二可调电容电路的电容大小关系来确定第一节点和第二节点的电平。2.如权利要求1所述的迟滞比较器，其特征在于，所述电流控制电路的第二端接地，所述锁存器接电源；或者，所述电流控制电路的第二端接电源，所述锁存器接地。3.如权利要求1所述的迟滞比较器，其特征在于，第一晶体管至第四晶体管是pmos晶体管，第五晶体管至第六晶体管是nmos晶体管，并且，当所述电流控制电路的第二端接地，所述锁存器接电源时，第一pmos晶体管的栅极连接参考电压，第二pmos晶体管的栅极连接输入电压，第一pmos晶体管的源极与第二pmos晶体管的源极分别经连接点第三节点连接所述电流控制电压，第一pmos晶体管的漏极经连接点第一节点连接第三pmos晶体管的源极，第二pmos晶体管的漏极经连接点第二节点连接第四pmos晶体管的源极，第三pmos晶体管的漏极连接第五nmos晶体管的漏极，第四pmos晶体管的漏极连接第六nmos晶体管的漏极，第五nmos晶体管的源极和第六nmos晶体管的源极均连接电源电压。4.如权利要求3所述的迟滞比较器，其特征在于，所述第一可调电容电路连接第一节点，所述第二可调电容电路连接第二节点，所述电流控制电路的一端连接第三节点，另一端接地。5.如权利要求4所述的迟滞比较器，其特征在于，所述第三pmos晶体管的栅极和第五nmos晶体管的栅极均连接到第四pmos晶体管的漏极与第六nmos晶体管的漏极之间的连接点第四节点，第四pmos晶体管的栅极和第六nmos晶体管的栅极均连接到第三pmos晶体管的漏极与第五nmos晶体管的漏极之间的连接点第五节点。6.如权利要求1所述的迟滞比较器，其特征在于，所述第一可调电容电路包含第一电容阵列，第一电容阵列包含多个并联的晶体管与电容器组，每个晶体管与电容器组中包含串联的晶体管与电容器，所述第二可调电容电路包含第二电容阵列，第二电容阵列包含多个并联的晶体管与电容器组，每个晶体管与电容器组中包含串联的晶体管与电容器。7.如权利要求6所述的迟滞比较器，其特征在于，每个晶体管与电容器组中的晶体管的栅极连接数控码字1，并且，当所述第一电容阵列与第二电容阵列中的晶体管为nmos时，所述第一电容阵列中的晶体管的漏极接地，源极通过对应的电容器连接到第一节点；所述第二电容阵列中的晶体管的漏极接地，源极通过对应的电容器连接到第二节点，当所述第一电容阵列与第二电容阵列中的晶体管为pmos时，所述第一电容阵列中的晶体管的源极接地，漏极通过对应的电容器连接到第一节点；所述第二电容阵列中的晶体管的源极接地，漏极通过对应的电容器连接到第二节点。8.如权利要求1所述的迟滞比较器，其特征在于，所述电流控制电路包含第七晶体管
m7，所述第七晶体管m7的栅极连接时钟信号clk，源极连接第三节点，漏极接地。9.如权利要求1所述的迟滞比较器，其特征在于，所述第一可调电容电路包含第一变容管，所述第二可调电容电路包含第二变容管。10.如权利要求1所述的迟滞比较器，其特征在于，所述电流控制电路使用clk输入的尾管、或恒流尾管。11.一种频率综合器，其特征在于，包含如权利要求1-任意一项所述的迟滞比较器。

技术总结

本申请涉及无线通信领域，公开了一种迟滞比较器以及频率综合器，本申请的迟滞比较器包括：第一可调电容电路、第二可调电容电路、比较器电路，以及电流控制电路，其中，比较器电路包括构成差分输入对管的所述第一晶体管和第二晶体管，以及构成锁存器的第三晶体管至第六晶体管，第一可调电容电路连接到第一节点；第二可调电容电路连接到第二节点；电流控制电路连接到第三节点；利用差分输入对管上的两边电流的大小关系以及第一可调电容电路与第二可调电容电路的电容大小关系来确定最终第一节点和第二节点的电平。本申请既能够减小迟滞比较器的面积，又能够降低迟滞比较器的设计复杂性和难度。和难度。和难度。