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移位寄存器和包括其的电子设备的制作方法

移位寄存器和包括其的电子设备
1.相关申请的交叉引用
2.本技术要求于2021年9月15日在韩国知识产权局提交的申请号为10-2021-0123540的韩国申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
3.本公开涉及移位寄存器和包括其的电子设备。

背景技术：

4.电子设备可以使用具有不同相位的时钟以即使在高运行速度时也执行稳定操作。电子设备可以包括移位寄存器，该移位寄存器与具有不同相位的时钟同步地对输入的信号进行移位。

技术实现要素：

5.本公开的一些示例涉及移位寄存器以及包括其的电子设备。
6.在实施例中，一种移位寄存器可以包括：合成脉冲生成电路，其被配置为根据第一相位脉冲和第二相位脉冲中的哪一个被输入而生成具有不同脉冲宽度的合成脉冲；移位合成脉冲生成电路，其被配置为从合成脉冲生成内部移位合成脉冲和移位合成脉冲；脉冲宽度检测电路，其被配置为通过检测内部移位合成脉冲的脉冲宽度来生成检测信号；以及移位脉冲输出电路，其被配置为基于检测信号来输出移位合成脉冲作为第一移相脉冲和第二移相脉冲之一。
7.在实施例中，电子设备可以包括相位脉冲生成电路，该相位脉冲生成电路被配置为根据操作控制脉冲的相位来生成第一相位脉冲和第二相位脉冲之一。电子设备还可以包括移位寄存器，该移位寄存器被配置为：根据第一相位脉冲和第二相位脉冲中的哪一个被输入而生成具有不同脉冲宽度的合成脉冲；通过移位合成脉冲来生成内部移位合成脉冲；以及根据内部移位合成脉冲的脉冲宽度来生成第一移相脉冲和第二移相脉冲之一。
8.根据本公开的一些示例，通过将输入脉冲进行合成以共用对具有不同相位的输入脉冲进行移位的移位寄存器以及通过根据输入脉冲的相位调整其脉冲宽度以区分该输入脉冲的相位而移位合成脉冲，可以减少面积和由移位寄存器消耗的功率。
附图说明
9.图1是示出根据本公开的实施例的电子设备的结构的框图。
10.图2是用于描述图1中所示出的相位时钟生成电路的操作的时序图。
11.图3是示出图1中所示的移位寄存器中所包括的合成脉冲生成电路的示例的电路图。
12.图4是示出图1中所示的移位寄存器中所包括的移位合成脉冲生成电路的示例的电路图。
13.图5是示出图1中所示的移位寄存器中所包括的脉冲宽度检测电路的示例的电路图。
14.图6是示出图1中所示的移位寄存器中所包括的脉冲宽度检测电路的另一个示例的电路图。
15.图7是示出图1中所示的移位寄存器中所包括的移位脉冲输出电路的示例的电路图。
16.图8和图9是用于描述图1中所示出的电子设备的操作的时序图。
17.图10是用于描述图1中所示出的电子设备的操作的流程图。
18.图11是示出根据本公开的另一个实施例的电子设备的结构的框图。
19.图12是示出图11中所示的移位寄存器中所包括的移位合成脉冲生成电路的示例的电路图。
具体实施方式
20.在实施例的以下描述中，术语“预设”指示当在过程或算法中使用参数时参数的数值是预先确定的。根据不同的实施例，参数的数值可以在过程或算法开始之前或开始时设置，或者可以在执行过程或算法时设置。
21.诸如“第一”和“第二”的术语用于区分各个部件，并不意味着部件的编号或顺序。例如，第一部件可以被称为第二部件，反之亦然。
22.当一个部件被称为“耦接”或“连接”到另一个部件时，应当理解，部件可以直接耦接或连接到彼此，或者通过介于两者之间的另一个部件耦接或连接到彼此。另一方面，当一个部件被称为“直接耦接”或“直接连接”到另一个部件时，应当理解，部件在没有介于两者之间的另一个部件的情况下直接耦接或连接到彼此。
[0023]“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号不同于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于具有“逻辑高电平”的信号时，具有第二电压的信号可以对应于具有“逻辑低电平”的信号。根据实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施例，具有逻辑高电平的信号可以被设置为具有逻辑低电平，并且根据实施例，具有逻辑低电平的信号可以被设置为具有逻辑高电平。
[0024]
以下将通过实施例更详细地描述本公开的教导。这些实施例仅用来示例本公开的教导，而本公开的保护范围不被这些实施例所限制。
[0025]
图1是示出根据本公开的实施例的电子设备1的结构的框图。如图1所示，电子设备1可以包括相位时钟生成电路10a、相位脉冲生成电路20a、移位寄存器30a以及内部电路40a。电子设备1可以基于时钟clk和操作控制脉冲cmdp来执行各种内部操作。可以从外部设备(未示出)向电子设备1施加时钟clk和操作控制脉冲cmdp。对于实施例，术语“时钟”指时钟信号。
[0026]
相位时钟生成电路10a可以基于时钟clk来生成第一相位时钟clka和第二相位时钟clkb。相位时钟生成电路10a可以通过对时钟clk的频率进行分频来生成第一相位时钟clka和第二相位时钟clkb。例如，相位时钟生成电路10a可以通过对时钟clk的频率进行1/2
分频来生成第一相位时钟clka和第二相位时钟clkb。第一相位时钟clka和第二相位时钟clkb可以具有不同的相位。例如，第一相位时钟clka和第二相位时钟clkb可以具有180度的相位差。稍后将参考图2详细地描述相位时钟生成电路10a的操作。
[0027]
相位脉冲生成电路20a可以基于第一相位时钟clka和第二相位时钟clkb从操作控制脉冲cmdp生成第一相位脉冲pa和第二相位脉冲pb。相位脉冲生成电路20a可以根据操作控制脉冲cmdp的相位来与第一相位时钟clka和第二相位时钟clkb中的任何之一同步地生成第一相位脉冲pa和第二相位脉冲pb之一。例如，当操作控制脉冲cmdp与第一相位时钟clka同步时，相位脉冲生成电路20a可以生成第一相位脉冲pa。当操作控制脉冲cmdp与第二相位时钟clkb同步时，相位脉冲生成电路20a可以生成第二相位脉冲pb。第一相位脉冲pa可以具有与第一相位时钟clka相同的相位。第二相位脉冲pb可以具有与第二相位时钟clkb相同的相位。第一相位脉冲pa和第二相位脉冲pb可以具有相同的预定脉冲宽度。可以根据实施例来不同地设置预定脉冲宽度。例如，第一相位脉冲pa和第二相位脉冲pb中的每一个可以具有对应于时钟clk的两个周期的脉冲宽度。
[0028]
移位寄存器30a可以包括合成脉冲生成电路(sp生成电路)31a、移位合成脉冲生成电路(sp_sft生成电路)33a、脉冲宽度检测电路(pw检测电路)35a以及移位脉冲输出电路(p_sft输出电路)37a。移位寄存器30a可以基于第一相位时钟clka和第二相位时钟clkb从第一相位脉冲pa和第二相位脉冲pb来生成第一移相脉冲pa_sft和第二移相脉冲pb_sft。移位寄存器30a可以通过将第一相位脉冲pa移位来输出与第一相位时钟clka同步的第一移相脉冲pa_sft。移位寄存器30a可以通过将第二相位脉冲pb移位来输出与第二相位时钟clkb同步的第二移相脉冲pb_sft。
[0029]
移位寄存器30a可以与第一相位时钟clka同步地生成第一相位脉冲pa和第二相位脉冲pb之一来作为合成脉冲sp。移位寄存器30a可以根据第一相位脉冲pa和第二相位脉冲pb中的哪一个被输入而生成具有不同脉冲宽度的合成脉冲sp。当第一相位脉冲pa被输入时，移位寄存器30a可以生成具有预定脉冲宽度的合成脉冲sp。当第二相位脉冲pb被输入时，移位寄存器30a可以生成具有与预定脉冲宽度不同的脉冲宽度的合成脉冲sp。
[0030]
移位寄存器30a可以通过与第一相位时钟clka同步地移位合成脉冲sp来生成内部移位合成脉冲sp_isft。移位寄存器30a可以通过将内部移位合成脉冲sp_isft的脉冲宽度调整为预定脉冲宽度来生成移位合成脉冲sp_sft。
[0031]
根据检测内部移位合成脉冲sp_isft的脉冲宽度的结果，移位寄存器30a可以输出移位合成脉冲sp_sft来作为第一移相脉冲pa_sft和第二移相脉冲pb_sft之一。当内部移位合成脉冲sp_isft的脉冲宽度与预定脉冲宽度相同时，移位寄存器30a可以与第一相位时钟clka同步地输出移位合成脉冲sp_sft来作为第一移相脉冲pa_sft。当内部移位合成脉冲sp_isft的脉冲宽度不同于预定脉冲宽度时，移位寄存器30a可以与第二相位时钟clkb同步地输出移位合成脉冲sp_sft来作为第二移相脉冲pb_sft。因此，移位寄存器30a可以共用用于对具有不同相位的相位脉冲pa和pb进行移位的电路，从而能够减少面积以及对相位脉冲pa和pb进行移位时消耗的功率。
[0032]
合成脉冲生成电路31a可以基于第一相位脉冲pa和第二相位脉冲pb来与第一相位时钟clka同步地生成内部合成脉冲isp、反相合成脉冲spb和合成脉冲sp。合成脉冲生成电路31a可以从第一相位脉冲pa和第二相位脉冲pb之一来与第一相位时钟clka同步地生成内
部合成脉冲isp。合成脉冲生成电路31a可以从内部合成脉冲isp来生成反相合成脉冲spb和合成脉冲sp。也就是说，合成脉冲生成电路31a可以与第一相位时钟clka同步地输出第一相位脉冲pa和第二相位脉冲pb之一来作为合成脉冲sp。合成脉冲生成电路31a可以根据第一相位脉冲pa和第二相位脉冲pb中的哪一个被输入而生成具有不同脉冲宽度的合成脉冲sp。当第一相位脉冲pa被输入时，合成脉冲生成电路31a可以生成具有预定脉冲宽度的合成脉冲sp。例如，当第一相位脉冲pa被输入时，合成脉冲生成电路31a可以生成具有对应于时钟clk的两个周期的脉冲宽度的合成脉冲sp。当第二相位脉冲pb被输入时，合成脉冲生成电路31a可以生成具有与预定脉冲宽度不同的脉冲宽度的合成脉冲sp。例如，当第二相位脉冲pb被输入时，合成脉冲生成电路31a可以生成具有对应于时钟clk的四个周期的脉冲宽度的合成脉冲sp。稍后将参考图3详细地描述合成脉冲生成电路31a的结构和操作方法。
[0033]
移位合成脉冲生成电路33a可以基于反相合成脉冲spb从合成脉冲sp来与第一相位时钟clka同步地生成内部移位合成脉冲sp_isft和移位合成脉冲sp_sft。移位合成脉冲生成电路33a可以通过与第一相位时钟clka同步地移位合成脉冲sp来生成内部移位合成脉冲sp_isft。移位合成脉冲生成电路33a可以基于反相合成脉冲spb通过将内部移位合成脉冲sp_isft的脉冲宽度调整为预定脉冲宽度来生成移位合成脉冲sp_sft。例如，移位合成脉冲生成电路33a可以基于反相合成脉冲spb通过将内部移位合成脉冲sp_isft的脉冲宽度调整为时钟clk的两个周期来输出移位合成脉冲sp_sft。稍后将参考图4详细地描述移位合成脉冲生成电路33a的结构和操作方法。
[0034]
脉冲宽度检测电路35a可以基于内部合成脉冲isp通过检测内部移位合成脉冲sp_isft的脉冲宽度来生成检测信号det。当内部移位合成脉冲sp_isft的脉冲宽度不同于预定脉冲宽度时，脉冲宽度检测电路35a可以激活检测信号det。例如，当内部移位合成脉冲sp_isft的脉冲宽度是时钟clk的四个周期时，脉冲宽度检测电路35a可以激活检测信号det。当内部移位合成脉冲sp_isft的脉冲宽度与预定脉冲宽度相同时，脉冲宽度检测电路35a可以将检测信号det去激活。例如，当内部移位合成脉冲sp_isft的脉冲宽度是时钟clk的两个周期时，脉冲宽度检测电路35a可以将检测信号det去激活。稍后将参考图5和图6详细地描述脉冲宽度检测电路35a的结构和操作方法。
[0035]
移位脉冲输出电路37a可以基于检测信号det来与第一相位时钟clka和第二相位时钟clkb同步地输出移位合成脉冲sp_sft作为第一移相脉冲pa_sft和第二移相脉冲pb_sft之一。当检测信号det被去激活时，移位脉冲输出电路37a可以与第一相位时钟clka同步地输出移位合成脉冲sp_sft来作为第一移相脉冲pa_sft。当检测信号det被激活时，移位脉冲输出电路37a可以与第二相位时钟clkb同步地输出移位合成脉冲sp_sft来作为第二移相脉冲pb_sft。稍后将参考图7详细地描述移位脉冲输出电路37a的结构和操作方法。
[0036]
内部电路40a可以基于第一移相脉冲pa_sft和第二移相脉冲pb_sft来执行各种内部操作。
[0037]
图2是用于描述图1中所示的相位时钟生成电路10a的操作的时序图。参考图2，相位时钟生成电路10a可以通过对时钟clk的频率进行1/2分频来生成第一相位时钟clka和第二相位时钟clkb。相位时钟生成电路10a可以生成在时钟clk的第一上升沿t1上升的第一相位时钟clka。相位时钟生成电路10a可以生成在时钟clk的第二上升沿t2上升的第二相位时钟clkb。
[0038]
图3是示出图1中所示的移位寄存器30a中所包括的合成脉冲生成电路31a的示例的电路图。如在图3中所示，合成脉冲生成电路31a可以包括相移脉冲生成电路31a_1、内部合成脉冲生成电路31a_2、移位电路31a_3以及合成脉冲输出电路31a_4。
[0039]
相移脉冲生成电路31a_1可以与第一相位时钟clka同步地输出第二相位脉冲pb作为相移脉冲pb_a。相移脉冲pb_a可以具有预定脉冲宽度。可以利用将第二相位脉冲pb移位第一相位时钟clka的一个半周期的锁存电路(lat)31a_1_1来实施相移脉冲生成电路31a_1。
[0040]
内部合成脉冲生成电路31a_2可以从相移脉冲pb_a和第一相位脉冲pa之一生成内部合成脉冲isp。内部合成脉冲isp可以具有预定脉冲宽度。当相移脉冲pb_a和第一相位脉冲pa之一被激活时，内部合成脉冲生成电路31a_2可以激活内部合成脉冲isp。内部合成脉冲生成电路31a_2可以利用或非门31a_2_1和反相器31a_2_2来实施。
[0041]
移位电路31a_3可以通过与第一相位时钟clka同步地移位内部合成脉冲isp来输出移位内部合成脉冲isp_sft。移位内部合成脉冲isp_sft可以具有预定脉冲宽度。移位电路31a_3可以利用触发器(ff)31a_3_1来实施，触发器(ff)31a_3_1将内部合成脉冲isp移位第一相位时钟clka的一个周期。
[0042]
合成脉冲输出电路31a_4可以通过合成相移脉冲pb_a和移位内部合成脉冲isp_sft来输出合成脉冲sp。当相移脉冲pb_a被去激活时，合成脉冲输出电路31a_4可以输出具有预定脉冲宽度的移位内部合成脉冲isp_sft作为合成脉冲sp。换句话说，当相移脉冲pb_a被去激活时，合成脉冲sp可以具有预定脉冲宽度。例如，当相移脉冲pb_a被去激活时，合成脉冲sp可以具有对应于时钟clk的两个周期的脉冲宽度。当相移脉冲pb_a被激活时，合成脉冲输出电路31a_4可以通过合成相移脉冲pb_a和移位内部合成脉冲isp_sft来输出合成脉冲sp。换句话说，当相移脉冲pb_a被激活时，合成脉冲sp可以具有与预定脉冲宽度不同的脉冲宽度。例如，当相移脉冲pb_a被激活时，合成脉冲sp可以具有对应于时钟clk的四个周期的脉冲宽度。合成脉冲输出电路31a_4可以包括或非门31a_4_1和反相器31a_4_2。在相移脉冲pb_a被去激活为逻辑低电平的时段期间，或非门31a_4_1可以通过对移位内部合成脉冲isp_sft进行反相和缓冲来输出反相合成脉冲spb。在相移脉冲pb_a被激活为逻辑高电平的时段期间，或非门31a_4_1可以生成具有逻辑低电平的反相合成脉冲spb。反相器31a_4_2可以通过对反相合成脉冲spb进行反相和缓冲来输出合成脉冲sp。
[0043]
图4是示出图1中所示的移位寄存器30a中所包括的移位合成脉冲生成电路33a的示例的电路图。如图4所示，移位合成脉冲生成电路33a可以包括移位电路33a_1和脉冲宽度调整电路33a_2。
[0044]
移位电路33a_1可以通过与第一相位时钟clka同步地移位合成脉冲sp而输出内部移位合成脉冲sp_isft。移位电路33a_1可以包括触发器(ff)33a_1_1，触发器(ff)33a_1_1将合成脉冲sp移位第一相位时钟clka的一个周期。
[0045]
脉冲宽度调整电路33a_2可以基于反相合成脉冲spb通过将内部移位合成脉冲sp_isft的脉冲宽度调整为预定脉冲宽度而输出移位合成脉冲sp_sft。例如，通过在反相合成脉冲spb具有逻辑低电平的时段期间阻断内部移位合成脉冲sp_isft的输入以及通过在反相合成脉冲spb具有逻辑高电平的时段期间输出内部移位合成脉冲sp_isft作为移位合成脉冲sp_sft，脉冲宽度调整电路33a_2可以调整内部移位合成脉冲sp_isft的脉冲宽度。脉
冲宽度调整电路33a_2可以利用与非门33a_2_1和反相器33a_2_2来实施。
[0046]
图5是示出图1中所示的移位寄存器30a中所包括的脉冲宽度检测电路35a的示例的电路图。如图5中所示，脉冲宽度检测电路35a_1可以包括与非门35a_1_1、反相器35a_1_2和触发器35a_1_3。
[0047]
脉冲宽度检测电路35a_1可以基于内部合成脉冲isp和内部移位合成脉冲sp_isft来生成检测信号det。脉冲宽度检测电路35a_1可以根据在内部合成脉冲isp被激活的时段期间内部移位合成脉冲sp_isft是否被激活来生成内部检测信号idet。更详细地，当在内部合成脉冲isp被激活的时段期间内部移位合成脉冲sp_isft被激活时，脉冲宽度检测电路35a_1可以激活内部检测信号idet。当在内部合成脉冲isp被激活的时段期间内部移位合成脉冲sp_isft被去激活时，脉冲宽度检测电路35a_1可以将内部检测信号idet去激活。当内部检测信号idet被激活时，脉冲宽度检测电路35a_1可以激活检测信号det。
[0048]
当内部移位合成脉冲sp_isft和内部合成脉冲isp两者都是逻辑高电平时，与非门35a_1_1可以生成具有逻辑低电平的内部检测信号idet。反相器35a_1_2可以通过对内部检测信号idet进行反相和缓冲来输出反相内部检测信号idetb。触发器35a_1_3可以基于复位信号rst从电源电压vdd与内部检测信号idet和反相内部检测信号idetb同步地生成检测信号det。复位信号rst可以在初始化操作期间被激活为逻辑高电平。可以从功率焊盘(未图示)施加电源电压vdd。当内部检测信号idet处于逻辑高电平并且反相内部检测信号idetb处于逻辑低电平时，触发器35a_1_3可以通过电源电压vdd将内部节点nd11驱动为逻辑高电平。当内部检测信号idet处于逻辑低电平并且反相内部检测信号idetb处于逻辑高电平时，触发器35a_1_3可以通过借由内部节点nd11将内部节点nd12驱动为逻辑高电平而输出检测信号det。当复位信号rst被激活时，触发器35a_1_3可以分别将内部节点nd11和内部节点nd12初始化为逻辑高电平和逻辑低电平。触发器35a_1_3可以利用反相器35a_1_4、35a_1_5、35a_1_7、35a_1_8和35a_1_10、与非门35a_1_6以及或非门35a_1_9来实施。
[0049]
图6是示出图1中所示的移位寄存器30a中所包括的脉冲宽度检测电路35a的另一个示例的电路图。如图6中所示，脉冲宽度检测电路35a_2可以包括与非门35a_2_1、35a_2_2和35a_2_3以及反相器35a_2_4。
[0050]
脉冲宽度检测电路35a_2可以基于内部合成脉冲isp、内部移位合成脉冲sp_isft和第二移相脉冲pb_sft来生成检测信号det。脉冲宽度检测电路35a_2可以从移位脉冲输出电路37a(请参见图1)接收第二移相脉冲pb_sft。脉冲宽度检测电路35a_2可以根据在内部合成脉冲isp被激活的时段期间内部移位合成脉冲sp_isft是否被激活来生成内部检测信号idet。当内部检测信号idet被激活时，脉冲宽度检测电路35a_2可以激活检测信号det。当第二移相脉冲pb_sft被激活时，脉冲宽度检测电路35a_2可以将激活的检测信号det去激活。
[0051]
当内部移位合成脉冲sp_isft和内部合成脉冲isp两者都处于逻辑高电平时，与非门35a_2_1可以生成具有逻辑低电平的内部检测信号idet。当内部检测信号idet处于逻辑低电平时，与非门35a_2_2和35a_2_3可以将检测信号det激活为逻辑高电平。反相器35a_2_4可以对第二移相脉冲pb_sft进行反相和缓冲并且因此输出反相第二移相脉冲pb_sftb。当反相第二移相脉冲pb_sftb处于逻辑低电平时，与非门35a_2_2和35a_2_3可以将检测信号det去激活为逻辑低电平。
[0052]
图7是示出图1中所示的移位寄存器30a中所包括的移位脉冲输出电路37a的示例的电路图。如图7中所示，移位脉冲输出电路37a可以包括选择性输出电路37a_1、第一移相脉冲输出电路37a_2以及第二移相脉冲输出电路37a_3。
[0053]
选择性输出电路37a_1可以基于检测信号det来输出移位合成脉冲sp_sft作为第一内部脉冲ipula和第二内部脉冲ipulb之一。当检测信号det被去激活时，选择性输出电路37a_1可以输出移位合成脉冲sp_sft作为第一内部脉冲ipula。当检测信号det被激活时，选择性输出电路37a_1可以输出移位合成脉冲sp_sft作为第二内部脉冲ipulb。选择性输出电路37a_1可以包括反相器37a_1_1、37a_1_3和37a_1_5以及与非门37a_1_2和37a_1_4。反相器37a_1_1可以通过对检测信号det进行反相和缓冲来生成反相检测信号detb。当反相检测信号detb处于逻辑高电平时，与非门37a_1_2和反相器37a_1_3可以通过缓冲移位合成脉冲sp_sft来输出第一内部脉冲ipula。当检测信号det处于逻辑高电平时，与非门37a_1_4和反相器37a_1_5可以通过缓冲移位合成脉冲sp_sft来输出第二内部脉冲ipulb。
[0054]
第一移相脉冲输出电路37a_2可以与第一相位时钟clka同步地输出第一内部脉冲ipula作为第一移相脉冲pa_sft。第一移相脉冲输出电路37a_2可以包括触发器(ff)37a_2_1和37a_2_2。触发器37a_2_1可以通过将第一内部脉冲ipula移位第一相位时钟clka的一个周期来输出第一预移相脉冲pre_pa_sft。触发器37a_2_2可以通过将第一预移相脉冲pre_pa_sft移位第一相位时钟clka的一个周期来输出第一移相脉冲pa_sft。
[0055]
第二移相脉冲输出电路37a_3可以与第二相位时钟clkb同步地输出第二内部脉冲ipulb作为第二移相脉冲pb_sft。第二移相脉冲输出电路37a_3可以包括锁存电路(lat)37a_3_1和触发器(ff)37a_3_2。锁存电路37a_3_1可以通过将第二内部脉冲ipulb移位第二相位时钟clkb的一个半周期来输出第二预移相脉冲pre_pb_sft。触发器37a_3_2可以通过将第二预移相脉冲pre_pb_sft移位第二相位时钟clkb的一个周期来输出第二移相脉冲pb_sft。
[0056]
图8是用于描述当操作控制脉冲cmdp与第一相位时钟clka同步时图1中所示出的电子设备1的操作的时序图。参考图8，相位时钟生成电路10a可以通过对时钟clk的频率进行分频来生成具有不同相位的第一相位时钟clka和第二相位时钟clkb。
[0057]
当操作控制脉冲cmdp与第一相位时钟clka同步时，相位脉冲生成电路20a可以生成具有预定脉冲宽度pw1的第一相位脉冲pa。
[0058]
合成脉冲生成电路31a可以从第一相位脉冲pa生成内部合成脉冲isp。合成脉冲生成电路31a可以通过与第一相位时钟clka同步地移位内部合成脉冲isp来生成移位内部合成脉冲isp_sft(请参见图3)。合成脉冲生成电路31a可以基于去激活的相移脉冲pb_a(请参见图3)从移位内部合成脉冲isp_sft(请参见图3)来生成具有预定脉冲宽度pw1的合成脉冲sp。
[0059]
移位合成脉冲生成电路33a可以通过与第一相位时钟clka同步地移位合成脉冲sp来输出具有预定脉冲宽度pw1的内部移位合成脉冲sp_isft。移位合成脉冲生成电路33a可以输出内部移位合成脉冲sp_isft作为移位合成脉冲sp_sft。
[0060]
当在内部合成脉冲isp被激活的时段期间内部移位合成脉冲sp_isft被去激活时，脉冲宽度检测电路35a可以将内部检测信号idet(请参见图5和图6)去激活。脉冲宽度检测电路35a可以基于去激活的内部检测信号idet(请参见图5和图6)来将检测信号det去激活。
[0061]
移位脉冲输出电路37a可以基于去激活的检测信号det来输出移位合成脉冲sp_sft作为第一内部脉冲ipula(请参见图7)。移位脉冲输出电路37a可以与第一相位时钟clka同步地移位第一内部脉冲ipula(请参见图7)，并且因此可以顺序地生成第一预移相脉冲pre_pa_sft(请参见图7)和具有预定脉冲宽度pw1的第一移相脉冲pa_sft。
[0062]
图9是用于描述当操作控制脉冲cmdp与第二相位时钟clkb同步时图1中所示出的电子设备1的操作的时序图。参考图9，相位时钟生成电路10a可以通过对时钟clk的频率进行分频来生成具有不同相位的第一相位时钟clka和第二相位时钟clkb。
[0063]
当操作控制脉冲cmdp与第二相位时钟clkb同步时，相位脉冲生成电路20a可以生成具有预定脉冲宽度pw1的第二相位脉冲pb。
[0064]
合成脉冲生成电路31a可以与第一相位时钟clka同步地输出第二相位脉冲pb作为相移脉冲pb_a(请参见图3)。合成脉冲生成电路31a可以从相移脉冲pb_a(请参见图3)生成内部合成脉冲isp。合成脉冲生成电路31a可以通过与第一相位时钟clka同步地移位内部合成脉冲isp来生成移位内部合成脉冲isp_sft(请参见图3)。通过合成相移脉冲pb_a(请参见图3)和移位内部合成脉冲isp_sft(请参见图3)，合成脉冲生成电路31a可以生成具有不同于预定脉冲宽度pw1的脉冲宽度pw2的合成脉冲sp。
[0065]
移位合成脉冲生成电路33a可以通过与第一相位时钟clka同步地移位合成脉冲sp来输出具有脉冲宽度pw2的内部移位合成脉冲sp_isft。移位合成脉冲生成电路33a可以通过将内部移位合成脉冲sp_isft的脉冲宽度调整为预定脉冲宽度pw1来生成移位合成脉冲sp_sft。
[0066]
当在内部合成脉冲isp被激活的时段期间内部移位合成脉冲sp_isft被激活时，脉冲宽度检测电路35a可以激活内部检测信号idet(请参见图5和图6)。脉冲宽度检测电路35a可以基于激活的内部检测信号idet(请参见图5和图6)来激活检测信号det。
[0067]
移位脉冲输出电路37a可以基于激活的检测信号det来输出移位合成脉冲sp_sft作为第二内部脉冲ipulb(请参见图7)。移位脉冲输出电路37a可以与第二相位时钟clkb同步地移位第二内部脉冲ipulb(请参见图7)，并且因此可以顺序地生成第二预移相脉冲pre_pb_sft(请参见图7)和具有预定脉冲宽度pw1的第二移相脉冲pb_sft。
[0068]
图10是用于描述图1中所示出的电子设备1的操作的流程图。
[0069]
相位脉冲生成电路20a接收用于控制内部操作的操作控制脉冲cmdp(s101)。
[0070]
相位脉冲生成电路20a确定所接收的操作控制脉冲cmdp与第一相位时钟clka和第二相位时钟clkb中的哪一个同步(s103)。
[0071]
当在s103操作控制脉冲cmdp与第一相位时钟clka同步时，相位脉冲生成电路20a生成具有预定脉冲宽度的第一相位脉冲pa(s105)。合成脉冲生成电路31a从第一相位脉冲pa生成具有预定脉冲宽度的合成脉冲sp(s107)。
[0072]
当在s103操作控制脉冲cmdp与第二相位时钟clkb同步时，相位脉冲生成电路20a生成具有预定脉冲宽度的第二相位脉冲pb(s109)。合成脉冲生成电路31a从第二相位脉冲pb生成具有与预定脉冲宽度不同的脉冲宽度的合成脉冲sp(s111)。
[0073]
移位合成脉冲生成电路33a通过移位合成脉冲sp来生成内部移位合成脉冲sp_isft(s113)。移位合成脉冲生成电路33a通过将内部移位合成脉冲sp_isft的脉冲宽度调整为预定脉冲宽度来生成移位合成脉冲sp_sft(s115)。
[0074]
脉冲宽度检测电路35a检测内部移位合成脉冲sp_isft的脉冲宽度是否是预定脉冲宽度(s117和s119)。
[0075]
当在s119内部移位合成脉冲sp_isft的脉冲宽度是预定脉冲宽度时，移位脉冲输出电路37a与第一相位时钟clka同步地输出移位合成脉冲sp_sft作为第一移相脉冲pa_sft(s121)。
[0076]
当在s119内部移位合成脉冲sp_isft的脉冲宽度不同于预定脉冲宽度时，移位脉冲输出电路37a与第二相位时钟clkb同步地输出移位合成脉冲sp_sft作为第二移相脉冲pb_sft(s123)。
[0077]
图11是示出根据本公开的另一个示例的电子设备2的结构的框图。如图11中所示，电子设备2可以包括相位时钟生成电路10b、相位脉冲生成电路20b、移位寄存器30b以及内部电路40b。
[0078]
相位时钟生成电路10b可以基于时钟clk来生成第一相位时钟clka和第二相位时钟clkb。相位时钟生成电路10b可以通过对时钟clk的频率进行分频来生成第一相位时钟clka和第二相位时钟clkb。第一相位时钟clka和第二相位时钟clkb可以具有不同的相位。可以以与图1中所示出的相位时钟生成电路10a相同的方式来实施相位时钟生成电路10b。
[0079]
相位脉冲生成电路20b可以基于第一相位时钟clka和第二相位时钟clkb从操作控制脉冲cmdp生成第一相位脉冲pa和第二相位脉冲pb。相位脉冲生成电路20b可以根据操作控制脉冲cmdp的相位来与第一相位时钟clka和第二相位时钟clkb中的任何之一同步地生成第一相位脉冲pa和第二相位脉冲pb之一。第一相位脉冲pa和第二相位脉冲pb可以具有相同的预定脉冲宽度。可以以与图1中所示出的相位脉冲生成电路20a相同的方式来实施相位脉冲生成电路20b。
[0080]
移位寄存器30b可以包括合成脉冲生成电路(sp生成电路)31b、移位合成脉冲生成电路(sp_sft生成电路)33b、脉冲宽度检测电路(pw检测电路)35b以及移位脉冲输出电路(p_sft输出电路)37b。移位寄存器30b可以基于第一相位时钟clka和第二相位时钟clkb从第一相位脉冲pa和第二相位脉冲pb生成第一移相脉冲pa_sft和第二移相脉冲pb_sft。移位寄存器30b可以通过将第一相位脉冲pa移位来输出与第一相位时钟clka同步的第一移相脉冲pa_sft。移位寄存器30b可以通过将第二相位脉冲pb移位来输出与第二相位时钟clkb同步的第二移相脉冲pb_sft。
[0081]
合成脉冲生成电路31b可以从第一相位脉冲pa和第二相位脉冲pb之一来与第一相位时钟clka同步地生成合成脉冲sp。合成脉冲生成电路31b可以根据第一相位脉冲pa和第二相位脉冲pb中的哪一个被输入而生成具有不同脉冲宽度的合成脉冲sp。以与图1中所示出的合成脉冲生成电路31a的结构和操作方法相同的方式来实施合成脉冲生成电路31b的结构和操作方法，因此将在本文省略其详细描述。
[0082]
移位合成脉冲生成电路33b可以从合成脉冲sp与第一相位时钟clka同步地生成内部移位合成脉冲sp_isft和移位合成脉冲sp_sft。内部移位合成脉冲sp_isft可以包括第一至第n内部移位合成脉冲sp_isft《1：n》。移位合成脉冲生成电路33b可以通过与第一相位时钟clka同步地连续移位合成脉冲sp来顺序地生成第一至第n内部移位合成脉冲sp_isft《1：n》。移位合成脉冲生成电路33b可以通过将第n内部移位合成脉冲sp_isft《n》的脉冲宽度调整为预定脉冲宽度来生成移位合成脉冲sp_sft。稍后将参考图12详细地描述移位合成脉冲
生成电路33b的结构和操作方法。
[0083]
脉冲宽度检测电路35b可以基于第一至第(n-1)内部移位合成脉冲sp_isft《1：n-1》中的任何之一来检测第n内部移位合成脉冲sp_isft《n》的脉冲宽度，因此可以生成检测信号det。例如，脉冲宽度检测电路35b可以通过检测在第(n-2)内部移位合成脉冲sp_isft《n-2》被激活的时段期间第n内部移位合成脉冲sp_isft《n》是否被激活来生成检测信号det。可以以与图5中示出的脉冲宽度检测电路35a_1或图6中示出的脉冲宽度检测电路35a_2的结构和操作方法相同的方式来实施脉冲宽度检测电路35b的结构和操作方法。
[0084]
移位脉冲输出电路37b可以基于检测信号det来与第一相位时钟clka和第二相位时钟clkb同步地输出移位合成脉冲sp_sft作为第一移相脉冲pa_sft和第二移相脉冲pb_sft之一。当检测信号det被去激活时，移位脉冲输出电路37b可以与第一相位时钟clka同步地输出移位合成脉冲sp_sft作为第一移相脉冲pa_sft。当检测信号det被激活时，移位脉冲输出电路37b可以与第二相位时钟clkb同步地输出移位合成脉冲sp_sft作为第二移相脉冲pb_sft。以与图1中所图示出的移位脉冲输出电路37a的结构和操作方法相同的方式来实施移位脉冲输出电路37b的结构和操作方法，因此将在本文省略其详细描述。
[0085]
内部电路40b可以基于第一移相脉冲pa_sft和第二移相脉冲pb_sft来执行各种内部操作。
[0086]
图12是示出图11中所示的移位寄存器30b中所包括的移位合成脉冲生成电路33b的示例的电路图。如图12中所示，移位合成脉冲生成电路33b可以包括移位电路33b_1和脉冲宽度调整电路33b_2。
[0087]
移位电路33b_1可以通过与第一相位时钟clka同步地移位合成脉冲sp来顺序地生成第一至第n内部移位合成脉冲sp_isft《1：n》。移位电路33b_1可以包括多个触发器33b_1_1至33b_1_n，多个触发器33b_1_1至33b_1_n连续地将合成脉冲sp每个移位第一相位时钟clka的一个周期。
[0088]
脉冲宽度调整电路33b_2可以基于第(n-1)内部移位合成脉冲sp_isft《n-1》通过将第n内部移位合成脉冲sp_isft《n》的脉冲宽度调整为预定脉冲宽度来输出移位合成脉冲sp_sft。例如，通过在第(n-1)内部移位合成脉冲sp_isft《n-1》具有逻辑高电平的时段期间阻断第n内部移位合成脉冲sp_isft《n》的输入以及通过在第(n-1)内部移位合成脉冲sp_isft《n-1》具有逻辑低电平的时段期间输出第n内部移位合成脉冲sp_isft《n》作为移位合成脉冲sp_sft，脉冲宽度调整电路33b_2可以调整第n内部移位合成脉冲sp_isft《n》的脉冲宽度。脉冲宽度调整电路33b_2可以利用反相器33b_2_1和33b_2_3以及与非门33b_2_2来实施。
[0089]
从以上描述明显可知，根据本公开的示例，通过将输入脉冲进行合成以共用对具有不同相位的输入脉冲进行移位的移位寄存器以及根据输入脉冲的相位通过调整其脉冲宽度以区分该输入脉冲的相位而移位合成脉冲，可以减少面积和移位寄存器消耗的功率。
[0090]
尽管已经为了说明性目的公开了本教导的一些示例，但本领域技术人员将理解，在不背离所附权利要求中限定的本教导的范围和精神的情况下，各种修改、添加和置换是可能的。

技术特征：

1.一种移位寄存器，包括：合成脉冲生成电路，其根据第一相位脉冲和第二相位脉冲中的哪一个被输入而生成具有不同脉冲宽度的合成脉冲；移位合成脉冲生成电路，其从所述合成脉冲生成内部移位合成脉冲和移位合成脉冲；脉冲宽度检测电路，其通过检测所述内部移位合成脉冲的脉冲宽度来生成检测信号；以及移位脉冲输出电路，其基于所述检测信号来输出所述移位合成脉冲作为第一移相脉冲和第二移相脉冲之一。2.根据权利要求1所述的移位寄存器，其中：所述合成脉冲生成电路从与第一相位时钟同步的所述第一相位脉冲和与第二相位时钟同步的所述第二相位脉冲之一生成所述合成脉冲；以及所述第一相位脉冲和所述第二相位脉冲具有相同的预定脉冲宽度。3.根据权利要求2所述的移位寄存器，其中，所述合成脉冲生成电路与所述第一相位时钟同步地输出所述第一相位脉冲和所述第二相位脉冲之一作为所述合成脉冲。4.根据权利要求1所述的移位寄存器，其中，所述合成脉冲生成电路：在所述第一相位脉冲被输入时生成具有预定脉冲宽度的所述合成脉冲；以及在所述第二相位脉冲被输入时生成具有与所述预定脉冲宽度不同的脉冲宽度的所述合成脉冲。5.根据权利要求1所述的移位寄存器，其中，所述移位合成脉冲生成电路：通过移位所述合成脉冲来生成所述内部移位合成脉冲；以及通过调整所述内部移位合成脉冲的脉冲宽度来生成所述移位合成脉冲。6.根据权利要求5所述的移位寄存器，其中，所述移位合成脉冲生成电路包括至少一个触发器，所述至少一个触发器与所述第一相位时钟同步地移位所述合成脉冲。7.根据权利要求5所述的移位寄存器，其中，所述移位合成脉冲生成电路通过将所述内部移位合成脉冲的脉冲宽度调整为所述预定脉冲宽度来输出所述移位合成脉冲。8.根据权利要求1所述的移位寄存器，其中，所述脉冲宽度检测电路：在所述内部移位合成脉冲的脉冲宽度不同于所述第一相位脉冲和所述第二相位脉冲的预定脉冲宽度时，激活所述检测信号。9.根据权利要求1所述的移位寄存器，其中，所述移位脉冲输出电路：在所述检测信号被去激活时，与所述第一相位时钟同步地输出所述移位合成脉冲作为所述第一移相脉冲；以及在所述检测信号被激活时，与所述第二相位时钟同步地输出所述移位合成脉冲作为所述第二移相脉冲。10.一种电子设备，包括：相位脉冲生成电路，其根据操作控制脉冲的相位来生成第一相位脉冲和第二相位脉冲之一；以及移位寄存器，其：根据所述第一相位脉冲和所述第二相位脉冲中的哪一个被输入而生成具有不同脉冲宽度的合成脉冲；
通过移位所述合成脉冲来生成内部移位合成脉冲；以及根据所述内部移位合成脉冲的脉冲宽度来生成第一移相脉冲和第二移相脉冲之一。11.根据权利要求10所述的电子设备，其中，所述相位脉冲生成电路：在所述操作控制脉冲与第一相位时钟同步时生成所述第一相位脉冲；以及在所述操作控制脉冲与第二相位时钟同步时生成所述第二相位脉冲。12.根据权利要求11所述的电子设备，还包括相位时钟生成电路，所述相位时钟生成电路对时钟的频率进行分频以生成具有不同相位的所述第一相位时钟和所述第二相位时钟。13.根据权利要求10所述的电子设备，其中，所述移位寄存器：通过移位与所述第一相位时钟同步的所述第一相位脉冲来输出与所述第一相位时钟同步的所述第一移相脉冲；以及通过移位与所述第二相位时钟同步的所述第二相位脉冲来输出与所述第二相位时钟同步的所述第二移相脉冲。14.根据权利要求10所述的电子设备，其中，所述移位寄存器：在所述第一相位脉冲被输入时生成具有预定脉冲宽度的所述合成脉冲；以及在所述第二相位脉冲被输入时生成具有与所述预定脉冲宽度不同的脉冲宽度的所述合成脉冲，其中，所述第一相位脉冲和所述第二相位脉冲中的每一个具有所述预定脉冲宽度。15.根据权利要求10所述的电子设备，其中，所述移位寄存器与所述第一相位时钟同步地生成所述第一相位脉冲和所述第二相位脉冲之一作为所述合成脉冲。16.根据权利要求15所述的电子设备，其中，所述移位寄存器包括至少一个触发器以与所述第一相位时钟同步地移位所述合成脉冲。17.根据权利要求10所述的电子设备，其中，所述移位寄存器：通过调整所述内部移位合成脉冲的脉冲宽度来生成移位合成脉冲；以及根据检测所述内部移位合成脉冲的脉冲宽度的结果来输出所述移位合成脉冲作为所述第一移相脉冲和所述第二移相脉冲之一。18.根据权利要求17所述的电子设备，其中，所述移位寄存器通过将所述内部移位合成脉冲的脉冲宽度调整为所述预定脉冲宽度来生成所述移位合成脉冲。19.根据权利要求17所述的电子设备，其中，所述移位寄存器在所述内部移位合成脉冲的脉冲宽度与所述预定脉冲宽度相同时与所述第一相位时钟同步地输出所述移位合成脉冲作为所述第一移相脉冲。20.根据权利要求17所述的电子设备，其中，所述移位寄存器在所述内部移位合成脉冲的脉冲宽度不同于所述预定脉冲宽度时与所述第二相位时钟同步地输出所述移位合成脉冲作为所述第二移相脉冲。

技术总结

本发明公开了一种移位寄存器和包括其的电子设备。该移位寄存器根据第一相位脉冲和第二相位脉冲中的哪一个被输入而生成具有不同脉冲宽度的合成脉冲，从合成脉冲生成内部移位合成脉冲和移位合成脉冲，以及通过检测内部移位合成脉冲的脉冲宽度来生成检测信号。移位寄存器基于检测信号来输出移位合成脉冲作为第一移相脉冲和第二移相脉冲之一。一移相脉冲和第二移相脉冲之一。一移相脉冲和第二移相脉冲之一。