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存储系统以及存储器控制方法与流程

存储系统以及存储器控制方法
1.本技术享受以日本专利申请2021－152518号(申请日：2021年9月17日)为在先申请的优先权。本技术通过参照该在先申请而包含在先申请的全部内容。
技术领域
2.本发明的实施方式涉及存储系统以及存储器控制方法。

背景技术：

3.近年来，在nand型存储器等的半导体存储装置中，根据微细化、大容量化的要求，使得实现了三维结构化。另外，在这种半导体存储装置中，不仅存在使存储单元晶体管为能够保持1比特(2值)的数据的slc(single level cell，单层单元)的情况，也存在构成为能够保持2比特(4值)的数据的mlc(multi level cell，多层单元)、能够保持3比特(8值)的数据的tlc(triple level cell，三层单元)、能够保持4比特(16值)的数据的qlc(quad level cell，四层单元)、能够保持5比特(32值)的数据的plc(penta level cell，五层单元)的情况。
4.然而，由于存储单元晶体管被多值化，所以读出的极限性能会降低，有时无论主机接口速度的速度增加如何，都无法进行速度充分高的数据传送。

技术实现要素：

5.本实施方式的目的在于提供能够进行高速读取的存储系统以及存储器控制方法。
6.实施方式的存储系统具备：存储器，其具有多个存储单元，能够在所述多个存储单元各自保持2比特以上的比特数的数据；和存储控制器，其进行以能够向所述存储器的各存储单元写入的数据的比特数所对应的写入方式向所述各存储单元写入数据的控制、和读出被写入到了所述各存储单元的数据的控制，所述存储控制器当从主机接收到第1命令时进行第1写入控制，所述第1写入控制为如下控制：从所述存储器读出成为了所述第1命令的对象的数据，以比读出了的数据的写入时的写入方式所对应的比特数小的比特数所对应的写入方式将所述读出了的数据写入到所述存储器；当从所述主机接收到对于成为了所述第1命令的对象的数据的读命令时，读出通过所述第1写入控制写入到了所述存储器的数据并传送给所述主机，。
附图说明
7.图1是表示由本实施方式的半导体装置构成的存储系统的框图。
8.图2是表示图1中的存储控制器的具体构成的一个例子的框图。
9.图3是表示存储芯片4的构成例的框图。
10.图4是表示用于实现高速读取准备命令和后述的回写命令的命令格式的一个例子的说明图。
11.图5是第1实施方式中的读出时的时序图(timing chart)。
12.图6是比较例中的写入和读出时的时序图。
13.图7是用于对存储芯片4的存储区域进行说明的存储映射(memory map)。
14.图8是表示第1实施方式的动作的流程图。
15.图9是表示第2实施方式中所采用的动作流程的流程图。
16.图10是表示变形例的框图。
17.图11是表示图10的变形例的动作的流程图。
18.图12是表示变形例的流程图。
19.标号说明
20.1存储系统、2主机、2a cpu、3存储控制器、4存储芯片、11 cpu、12 rom12、13 ram、13a lut、13b luts、14 ecc电路、15主机i/f电路、16存储器i/f电路、17内部总线、21 nand i/o接口、22控制电路、23 nand存储单元阵列、24位(bit)线驱动器、25字线驱动器、26电压产生电路。
具体实施方式
21.以下，参照附图对本发明的实施方式进行详细的说明。
22.本实施方式按照来自主机的请求，对所记录了的数据，变更为tr较小的写入方式来重新记录，由此，使读取时的性能提高。
23.nand型存储器的一个存储单元晶体管(memory cell transistor)所记录的信息量具有从1比特(slc)增大为2比特(mlc)、3比特(tlc)、4比特(qlc)、5比特(plc)的倾向。当这样能够存储于一个存储单元晶体管的信息量增加时，变得使得能够以很少的单元数来确保设备所需的容量，因此，芯片大小变小而能够降低成本。但是，多值化越发展、即记录于一个存储单元晶体管的信息的比特数(以下称为单元比特数)越多，则为了从一个存储单元晶体管读出1比特数据所需的读出电压的种类就越多，对于来自主机的请求，直到数据被传送至主机为止的时间(tr)就会越增大。
24.此外，tr是与nand型存储器的种类等相应的存储单元晶体管的参数。当tr增大时，表示每单位时间能够读出的数据量的读出的极限性能(以下称为极限读取性能)会降低。存储设备的极限读取性能通过下述(1)～(3)的乘法运算而决定。
25.(1)对于一次读出请求，使nand型存储器的每一个裸片(die)读出的数据大小(页大小)
26.(2)tr的倒数
27.(3)每个设备的nand裸片(die)数
28.近年来，存储设备与主机之间的接口(主机接口)的速度不断提高。与此相对，当tr因多值技术而增大时，有可能导致存储设备的极限读取性能比主机接口的速度要低。于是，导致主机与存储设备之间的读取时的数据传送会被存储设备的极限读取性能限制。
29.因此，为了使极限读取性能提高，考虑增大上述(1)的页大小或使(3)的裸片数增加的方法。然而，(1)的页大小的增加会导致nand型存储器的裸片的成本增加而难以实现。另外，当采用使(3)的裸片数增加的方法时，存储设备产品的容量增加，但根据与产品需求的关系使容量增加的裸片数的增加不能说是适当的应对。另外，当想要不改变设备的容量而使裸片数增加时，会变成使用裸片容量小的nand型存储器而成本增加。
30.另外，为了使存储设备的极限读取性能改善，也考虑增大(2)的tr的倒数的方法。即使是同一存储设备，也能够采用单元比特数不同的多个写入方式。例如对于同一存储设备，能够以与qlc对应的写入方式进行数据写入，或以与slc对应的写入方式进行数据写入。于是，在数据记录时采用减小tr的写入方式、即单元比特数小的写入方式来进行写入。然而，为了减小tr，例如当采用tr成为最小(单元比特数最小)的写入方式即slc来记录数据时，存在能够记录的容量会降低这一问题。
31.因此，在本实施方式中，在写入时采用单元比特数比slc大的写入方式来进行记录，并且，在进行数据的读出的情况下，通过按照来自主机的请求，对数据以tr较小(单元比特数小)的写入方式重新进行记录，从而使读取时的存储设备的极限读取性能提高。
32.(存储系统的构成)
33.图1是表示由本实施方式的半导体装置构成的存储系统的框图。另外，图2是表示图1中的存储控制器的具体构成的一个例子的框图。
34.本实施方式的存储系统1具备存储控制器3和4个存储芯片4a～4d(以下在无需对4个存储芯片4a～4d进行区别的情况下代表性地称为存储芯片4)。存储芯片4的个数并不限定于4个，可以采用一个以上的任意个数的存储芯片。此外，由存储控制器3和存储芯片4构成存储设备。
35.存储系统1能够与主机2连接。主机2例如为个人计算机、便携终端、车载装置、服务器等的电子设备。主机2具有作为处理器的中央处理装置(cpu)2a、rom(未图示)、dram2b。存储系统1根据来自主机2的请求，将来自主机2的数据(以下简称为数据)存储于各存储芯片4，读出存储于各存储芯片4的数据并向主机2输出。具体而言，存储系统1能够根据来自主机2的写入请求，向各存储芯片4写入数据，根据来自主机2的读出请求，从各存储芯片4读出数据。
36.存储系统1既可以是存储控制器3和多个存储芯片4作为一个封装(package)而构成的ufs(universal flash storage，通用闪存)设备等，也可以是ssd(solid state drive，固态硬盘驱动器)等。在图1中，存储系统1以与主机2连接的状态而示出。
37.存储芯片4是由非易失性存储数据的nand型闪速存储器等构成的半导体存储装置。如图1所示，存储控制器3和各存储芯片4经由nand总线相连接。存储控制器3根据来自主机2的写入请求，对向存储芯片4的数据写入进行控制。另外，存储控制器3根据来自主机2的读出请求，对从存储芯片4的数据读出进行控制。存储控制器3有时不是根据来自主机2的请求，而是自发地控制对于存储芯片4的数据的写入和读出。
38.在图2中，存储控制器3具备cpu11、rom12、ram(random access memory，随机访问存储器)13、ecc(error check and correct，错误检查和纠正)电路14、主机接口(i/f)电路15以及存储器i/f电路16。cpu11、rom12、ram13、ecc电路14、主机i/f电路15以及存储器i/f电路16通过内部总线17相互连接。
39.主机i/f电路15接收来自主机2的数据，向内部总线17输出所接收到的数据所包含的请求(request)、写入数据等。另外，主机i/f电路15向主机2发送从存储芯片4读出的数据、来自cpu11的应答等。此外，在主机2中也具有与主机i/f电路15对应的未图示的i/f电路。
40.主机2与主机i/f电路15之间经由预定接口相连接。例如，作为该接口，可采用emmc
(embedded multi media card，嵌入式多媒体卡)的并行接口、pcie(peripheral component interconnect-express，外围组件互连高速)的串行扩展接口、m－phy的高速串行接口等各种接口。
41.存储器i/f电路16基于cpu11的指示，对将数据等向各存储芯片4写入的处理以及从各存储芯片4读出的处理进行控制。
42.cpu11总括地对存储控制器3进行控制。构成控制电路的cpu11例如为cpu(central processing unit，中央处理单元)、mpu(micro processing unit，微型处理单元)等。cpu11在经由主机i/f电路15从主机接受到请求的情况下，进行按照了该请求的控制。例如，cpu11按照来自主机的请求，向存储器i/f电路16指示对各存储芯片4的数据写入。另外，cpu11按照来自主机的请求，向存储器i/f电路16指示从各存储芯片4的数据读出。
43.ram13暂时保存从主机接收到的数据直到向各存储芯片4进行存储，暂时保存从各存储芯片4读出的数据直到向主机进行发送。ram13例如为sram(static random access memory，静态随机访问存储器)、dram(dynamic random access memory，动态随机访问存储器)等通用存储器。另外，在ram13设置有记录逻辑到物理转换表的区域lut13a。
44.cpu11对于保存于ram13的数据，决定各存储芯片4上的保存区域(以下称为存储区域)。数据经由内部总线17被保存于ram13。cpu11例如对作为写入单位的页单位的数据、即页数据实施存储区域的决定。
45.对存储芯片4的存储区域分配有物理地址。cpu11使用物理地址对数据的写入目的地的存储区域进行管理。cpu11指定所决定了的存储区域的物理地址，对存储器i/f电路16进行指示以使得向存储芯片4写入数据。cpu11将逻辑到物理转换表保存于ram13的区域lut13a，该逻辑到物理转换表表示数据的逻辑地址(主机管理的逻辑地址)和写入了该数据的物理地址的对应。cpu11在从主机接收到包含逻辑地址的读出请求的情况下，确定与逻辑地址对应的物理地址，指定物理地址来对存储器i/f电路16指示数据的读出。
46.ecc电路14对保存于ram13的数据进行编码来生成码字。另外，ecc电路14对从各存储芯片4读出的码字进行解码。
47.在图2中示出了存储控制器3分别具备ecc电路14和存储器i/f电路16的构成例。但是，ecc电路14也可以内置于存储器i/f电路16。另外，ecc电路14也可以内置于各存储芯片4。
48.在从主机2接收到基于写命令的写入请求的情况下，存储控制器3如以下那样进行动作。cpu11使写入数据暂时存储于ram13。cpu11读出保存于ram13的数据，并输入至ecc电路14。ecc电路14对被输入了的数据进行编码，向存储器i/f电路16提供码字。存储器i/f电路16将被输入了的码字写入到各存储芯片4。
49.在从主机2接收到基于读命令的读出请求的情况下，存储控制器3如以下那样进行动作。存储器i/f电路16向ecc电路14提供从各存储芯片4读出的码字。ecc电路14对被输入了的码字进行解码，将解码而得到的数据保存于ram13。cpu11经由主机i/f电路15向主机2发送保存于ram13的数据。
50.图3是表示存储芯片4的构成例的框图。存储芯片4具备nand i/o接口21、控制电路22、nand存储单元阵列23、位线驱动器24以及字线驱动器25。nand i/o接口21接受从存储控制器3输出的写入使能信号wen、读出使能信号ren、地址锁存使能信号ale、命令锁存使能信
information unit，ufs协议信息单元)，但使用其中的byte[16]～byte[31](字节[16]～字节[31])的cdb(command descriptor block，命令描述块)实现各种各样的命令种类。图4的例子是利用了该cdb的高速读取准备命令和回写命令的格式例。
[0064]
operation code(操作码)是新设的命令编号。在mode记述有对是“高速读取准备命令”还是“回写命令”进行区别的信息。logical block address(逻辑块地址)表示逻辑地址。transfer length(传输长度)表示作为对象的数据大小(data size)。
[0065]
例如，主机2向存储控制器3发送图4所示的格式的高速读取准备命令。存储控制器3的cpu11当接收到高速读取准备命令时，执行高速读取准备模式。即，cpu11参照在lut13a中展开的数据，将由主机2指定的逻辑地址转换为物理地址。cpu11向存储芯片4发送转换后的地址和读命令。由此，存储芯片4的控制电路22对位线驱动器24和字线驱动器25进行驱动，从由存储控制器3指定的地址读出由主机2指定的数据，并发送给存储控制器3。cpu11将被读出了的数据保持于ram13。
[0066]
进一步，cpu择单元比特数比高速读取数据的写入时的写入方式小的写入方式，将存储于ram13的数据写入到存储芯片4。在该情况下，cpu11指定与写入方式对应的地址。即，cpu11将读出了的数据的物理地址转换为与写入方式对应的物理地址，对lut13a进行更新，并且，向存储芯片4发送该物理地址和写命令。存储芯片4的控制电路22基于所指定的地址，对位线驱动器24和字线驱动器25进行驱动，以所指定的写入方式写入数据。
[0067]
(作用)
[0068]
接着，参照图5～图8对这样构成的实施方式的动作进行说明。图5表示第1实施方式中的读出时的时序图，图6表示比较例中的写入和读出时的时序图。另外，图7表示用于对存储芯片4的存储区域进行说明的存储映射，图8是表示第1实施方式的动作的流程图。
[0069]
首先，对图6所示的比较例的写入和读出动作进行说明。主机2在写入时产生写命令，向存储控制器3输出要写入的数据的逻辑地址(开头地址(x)以及数据大小(y))和要写入的数据(写数据)(图6的(1)、(2))。存储控制器3通过逻辑到物理转换将写数据的逻辑地址转换为物理地址来对lut13a进行更新，并且，指定转换后的物理地址，向存储芯片4发送写数据。存储芯片4向由物理地址指定的nand存储单元阵列23的存储区域写入写数据。此外，存储控制器3对存储芯片4提供指示以使得以与预定的单元比特数对应的写入方式将写数据写入。例如在与qlc对应的存储芯片4的情况下，以与qlc对应的写入方式进行写入(图6的(3)多值数据写入)。
[0070]
接着，设为主机2进行被写入到了存储芯片4的数据的读出。在该情况下，主机2产生读命令，向存储控制器3输出要读出的数据的逻辑地址(开头地址(x)和数据大小(y))(图6的(4))。存储控制器3参照在lut13a中展开的信息，将读数据的逻辑地址转换为物理地址，指定转换后的物理地址，对存储芯片4的数据进行读出(图6的(5)多值数据读出)。该数据例如是以qlc等的单元比特数大的写入方式进行写入的，存储芯片4的控制电路22进行与该写入方式对应的读出控制，取得读数据，并发送给存储控制器3。存储控制器3向主机2传送所接收的读数据，返回读响应(图6的(6)、(7))。如上所述，在以单元比特数大的写入方式写入了的数据的读出中，tr变大。
[0071]
在本实施方式中，写入时的动作与比较例是同样的。在本实施方式中，在读出时，在实际的读出前执行高速读取准备模式这一点与比较例不同。图5仅示出读出时的动作。在
读出时，主机2在实际的读出前的预定时机(timing)产生高速读取准备命令。即，主机2的cpu2a向存储控制器3发送判断为需要进行高速读出的数据(高速读取数据)的逻辑地址(开头地址(x)和数据大小(y))和高速读取准备命令(图5的(1))。存储控制器3的cpu11在图8的s1中处于高速读取准备模式指示的待机状态。cpu11当接收到高速读取准备命令和逻辑地址时(s1中判定为“是”)，执行高速读取准备模式。即，cpu11进行如下控制(以下称为准备读出控制)：参照在lut13a中展开的信息，将所接收到的逻辑地址转换为物理地址(s2)，指定转换后的物理地址来读出存储芯片4的数据。该指示了读出的数据例如以qlc等的单元比特数大的写入方式被写入，存储芯片4的控制电路22进行与该写入方式对应的读出(图5的(2)多值数据读出)，取得高速读取数据，并传送给存储控制器3(s4)。
[0072]
在准备读出控制中，cpu11将所接收到的高速读取数据保持于ram13。cpu11进一步以减小单元比特数(减小tr)的写入方式向存储芯片4写入通过准备读出控制而读出的高速读取数据(图5的(3))。例如，在高速读取数据在写入时以与qlc对应的写入方式被写入了的情况下，以与tlc、mlc、slc对应的写入方式进行写入。cpu11对再次写入通过准备读出控制而读出的高速读取数据的存储区域进行设定，与该存储区域对应地对lut13a进行更新。cpu11将用于再次写入高速读取数据的控制(以下称为准备写入控制)的命令与写入目的地的地址一起发送给存储芯片4(s6)。存储芯片4的控制电路22向所指定的nand存储单元阵列23的存储区域写入高速读取数据(s7)。在该情况下，控制电路22对各部进行控制以使得以减小tr(减小单元比特数)的写入方式进行写入。例如以与slc对应的写入方式进行写入。
[0073]
图7示出这样的准备写入控制前后的存储区域。在图7的例子中，nand存储单元阵列23设定有以与slc对应的写入方式进行写入的slc区域、和以与qlc对应的写入方式进行写入的qlc区域这两个存储区域。此外，设定有slc/qlc的写入方式来作为使用方法，但并不是各方式用的区域被完全地固定。slc区域包括管理区域和存储逻辑到物理转换表的lut区域。现在例如设为高速读取数据在写入时被写入到qlc区域中的区域r4。在高速读取准备模式中，通过存储控制器3，被写入到区域r4的高速读取数据通过准备读出控制而被读出，例如通过准备写入控制被写入到slc区域中的区域r3。在高速读取准备模式完成时间点，存储于lut13a的高速读取数据的物理地址变为表示区域r3的物理地址。
[0074]
存储控制器3的cpu11当作为第1写入控制的准备写入控制结束时，产生表示高速读取准备模式已完成这一情况的高速读取准备命令应答，并发送给主机2(图5的(4))。此外，该高速读取准备命令应答也能够通过主机2的指定而省略。
[0075]
接着，设为主机2进行被写入到了存储芯片4的高速读取数据的读出。在该情况下，主机2产生读命令，向存储控制器3输出要读出的高速读取数据的逻辑地址(开头地址(x)和数据大小(y))(图5的(5))。存储控制器3在s8中处于读命令的待机状态，当接收到读命令时(s8中判定为“是”)，参照lut13a的信息，将高速读取数据的逻辑地址转换为物理地址，指定转换后的物理地址、例如在图7中表示区域r3的物理地址，输出存储芯片4的数据(s9、图5的(6))。该高速读取数据通过准备写入控制，例如被以slc等的单元比特数小的写入方式进行了写入，存储芯片4的控制电路22进行与该写入方式对应的读出控制，取得高速读取数据。控制电路22向存储控制器3传送所读出的高速读取数据。存储控制器3向主机2传送所接收到的高速读取数据，向主机2发送读响应(图5的(7)、(8))。高速读取数据以tr小(单元比特数小)的写入方式被写入，并能够进行高速的读出。
[0076]
这样，在本实施方式中，通过按照来自主机的请求，对所记录了的数据，变更为tr更小的写入方式来重新记录，从而能够使读取时的性能提高。由此，能够防止从存储设备向主机的数据传送速度因tr而受到制约，从而能够进行高速的数据读出。另外，通过仅将主机指定的数据作为对象，能够抑制对于设备的可记录容量的不良影响。
[0077]
(第2实施方式)
[0078]
图9是表示第2实施方式中所采用的动作流程的流程图。在图9中对与图8相同的步骤赋予同一标号并省略说明。本实施方式的硬件结构与第1实施方式是同样的，省略说明。
[0079]
在第1实施方式中，通过采用高速读取准备模式来使读性能提高，但是对以单元比特数大的写入方式记录了的数据，以单元比特数较小的写入方式重新记录，因此，存储单元晶体管的记录密度会减少，作为存储设备能够记录的容量会减少。于是，本实施方式进行控制以使得对不再需要进行高速读取的数据，再次以进一步增大单元比特数的写入方式进行回写。
[0080]
主机2与第1实施方式同样地能够发行高速读取准备命令，并且，发行用于对设定为了高速读取数据的数据，以tr较大(单元比特数较大)的写入方式、例如记录时的写入方式进行回写的作为第2命令的回写命令。此外，在存储控制器3中通过准备写入控制而写入高速读取数据的存储区域被设定为预定区域的情况下，主机2也可以不指定与个别的高速读取数据对应的逻辑地址而仅发行回写命令。另外，在存储控制器3中，在按每个个别的高速读取数据而恢复为以通常速度进行读出的数据的情况下，主机2与回写命令一起发行用于指定要回写的高速读取数据的逻辑地址。
[0081]
存储控制器3的cpu11在图9的s8中判定是否产生了读出指示，在没有读出请求的情况下(s8中判定为“否”)，在s10中判定是否有回写指示或电源断开指示。在没有回写指示或电源断开指示的情况下(s10中判定为“否”)，cpu11使处理返回到s8，判定是否产生了读出请求。
[0082]
现在设为主机2产生回写命令并发送给存储控制器3。存储控制器3的cpu11当接收到该回写命令时(s10中判定为“是”)，对高速读取数据进行以单元比特数更大的写入方式进行回写的回写控制。即，cpu11在回写控制中指定存储于lut13a的高速读取数据的存储区域的物理地址，进行读出(s11)。cpu11将所读出的数据保存于ram13。接着，cpu11将存储于lut13a的高速读取数据的存储区域的物理地址转换为与单元比特数更大的写入方式对应的存储区域的物理地址，对lut13a的内容进行更新(s12)。cpu11对更新后的物理地址进行指定，向存储芯片4发送高速读取数据的回写指示(s13)。
[0083]
存储芯片4的控制电路22向所指定的nand存储单元阵列23的存储区域写入要回写的数据(s14)。在该情况下，控制电路22对各部进行控制，以使得以增大tr(增大单元比特数)或恢复为原来的写入方式进行写入。例如在与qlc对应的存储芯片4的情况下，以与qlc对应的写入方式进行写入。
[0084]
此外，主机2也可以在(被指示)电源断开时，在电源断开之前发行回写命令，进行控制以使得对全部高速读取数据以单元比特数较大的写入方式重新记录。或者，存储控制器3也可以当被指示电源断开时，即使是在未接收回写命令的情况下，也在该电源断开之前进行控制以使得对全部高速读取数据以单元比特数较大的写入方式重新记录。图9的s10表示该情况下的例子。
[0085]
此外，cpu11在电源断开之前，将lut13a的内容向存储芯片4传送，使之保持于nand存储单元阵列23的区域r2。
[0086]
这样，在本实施方式中，通过使用回写命令，主机能够在必要的期间仅将必要的数据以tr小(单元比特数小)的写入方式保持。由此，能够在抑制对于整个存储设备的容量的影响的同时，使读取特性提高。
[0087]
(变形例)
[0088]
图10是表示变形例的框图。在图10中对与图2相同的构成要素赋予同一标号并省略说明。
[0089]
在第2实施方式中，通过进行准备读出控制，对以单元比特数大的写入方式进行了记录的高速读取数据，进行了以后无法利用的状态下的读出(以下称为移动模式的读出)。但是，当考虑进行回写控制时，也可以使得，针对以单元比特数大的写入方式记录了的高速读取数据，也进行使区域成为不可擦除而保留下来的状态下的读出(以下称为复制模式的读出)。于是，在本实施方式中，在准备读出控制时，使得对以单元比特数大的写入方式记录了的高速读取数据的存储区域进行存储；在回写控制时，使记录了高速读取数据的例如slc区域成为能够擦除，并且，利用所存储的存储区域的信息对lut13a进行更新。例如，cpu11通过使ram13的区域luts13b存储以单元比特数大的写入方式记录了的高速读取数据的存储区域的物理地址与逻辑地址的对应关系的信息，使复制模式的读出成为可能。并且，cpu11在回写控制时使用lut13b的信息对lut13a进行更新。
[0090]
图11是表示该情况下的动作的流程图。在图11中对与图8相同的步骤赋予同一标号并省略说明。
[0091]
如图11所示，当进行基于准备读出控制的读出时，cpu11将进行了读出的物理地址与逻辑地址的对应登记于luts13b(s21)。另外，cpu11利用准备写入控制的写入目的地的物理地址对lut13a进行更新(s5)。由此，在以后的高速读取数据的读出中，以单元比特数小的写入方式写入了的高速读取数据被读出。另一方面，cpu11在接收到回写命令的情况下、或存在了电源断开指示的情况下(s10中判定为“是”)，从luts13b读出原本写入了高速读取数据的物理地址与逻辑地址的对应关系，对存储于lut13a的物理地址与逻辑地址的对应关系的物理地址的信息进行更新(s22)。由此，以单元比特数大的写入方式保存于nand存储单元阵列23的高速读取数据在以后被读出，能够减轻对于存储区域的容量的影响。
[0092]
这样，在该变形例中，通过在高速读取准备模式中，将通过准备读出控制读出了的高速读取数据保持为不可擦除的状态，由此，即使是在实施回写控制的情况下，也能够仅利用逻辑到物理转换表的改写来进行应对，能够省略用于回写控制的读出和写入。
[0093]
此外，在上述说明中，对存储控制器3进行移动模式的读出和复制模式的读出中的一方的例子进行了说明，但这些读出模式也可以构成为能够进行切换。例如，存储控制器3也可以构成为，在空闲容量比预定阈值大的情况下进行复制模式的读出、在空闲容量为预定阈值以下的情况下进行移动模式的读出等能够动态地进行切换。
[0094]
另外，例如也可以为，主机2对数据附加id，在电源断开时，使得能够通过id事先对存储控制器3指定进行回写控制的高速读取数据和不进行回写控制的高速读取数据。在该情况下，存储控制器3在ram13中记录id、逻辑地址以及物理地址的对应关系，当产生电源断开指示时，参照id来决定进行回写控制的高速读取数据即可。
[0095]
(变形例)
[0096]
图12是表示变形例的流程图。在上述各实施方式中，对cpu11在进行准备写入控制时，选择tr比所读出的高速读取数据的原本的写入方式小(单元比特数小)的写入方式进行了说明。本实施方式表示该选择的一个例子。
[0097]
在图12中，cpu11取得高速读取数据的原本的写入方式、即在准备读出控制前记录于nand存储单元阵列23的高速读取数据的写入方式(s31)。例如，当设为该写入方式是与qlc对应的写入方式时，作为准备写入控制时的写入方式，与slc、mlc或tlc对应的写入方式成为候选。
[0098]
cpu11对ram13和主机i/f电路15进行控制，取得主机接口速度和nand存储单元阵列23的空闲容量的信息(s32、s33)。cpu11基于所取得的信息，决定准备写入控制时的写入方式(s34)。即，cpu11采用能得到为了获得速度比主机接口速度高的极限读取性能所需的tr(单元比特数)的写入方式。例如，只要是能得到速度比主机接口速度高的极限读取性能，则也可以不是slc，而是也可以采用与tlc、mlc对应的写入方式。此外，cpu11在无法得到足够高速的极限读取性能的情况下，选择与slc对应的写入方式。
[0099]
另外，cpu11采用能够确保足够的空闲容量的写入方式。例如，在采用与slc、mlc、tlc中的任一个对应的写入方式都能得到速度比主机接口速度高的极限读取性能的情况下，也可以根据空闲容量的大小，采用空闲容量更大的写入方式。
[0100]
这样，在该变形例中，能够在确保足够的空闲容量的同时，使极限读取性能提高。
[0101]
本发明并不限定于上述实施方式，可以在实施阶段在不脱离其宗旨的范围内进行各种变形。另外，在上述实施方式包含各种阶段的发明，能够通过所多个技术特征中的适当的组合来提取各种发明。例如，在即使从实施方式所示的全部技术特征删除几个技术特征，也能够解决发明要解决的技术问题一栏所描述的技术问题，并能够获得发明的效果一栏所描述的效果的情况下，删除了该技术特征的构成可以作为发明来提取。

技术特征：

1.一种存储系统，具备：存储器，其具有多个存储单元，能够在所述多个存储单元各自保持2比特以上的比特数的数据；和存储控制器，其进行以能够向所述存储器的各存储单元写入的数据的比特数所对应的写入方式向所述各存储单元写入数据的控制、和读出被写入到了所述各存储单元的数据的控制，所述存储控制器，在从主机接收到第1命令时，进行第1写入控制，所述第1写入控制为如下控制：从所述存储器读出成为了所述第1命令的对象的数据，以比读出了的数据的写入时的写入方式所对应的比特数小的比特数所对应的写入方式将所述读出了的数据向所述存储器写入；在从所述主机接收到对于成为了所述第1命令的对象的数据的读命令时，读出通过所述第1写入控制写入到了所述存储器的数据并向所述主机传送。2.根据权利要求1所述的存储系统，所述存储控制器，在从所述主机接收到第2命令的情况下或接受到电源断开的指示的情况下，进行第2写入控制，所述第2写入控制为如下控制：读出通过所述第1写入控制写入到了所述存储器的数据，将该读出了的数据以比所述第1写入控制中的写入方式所对应的比特数大的比特数所对应的写入方式向所述存储器写入。3.根据权利要求1所述的存储系统，所述存储器具有与不同的写入方式分别对应的存储区域，所述存储控制器，将根据所述第1命令读出了的数据向所述第1写入控制中的写入方式所对应的所述存储区域写入。4.根据权利要求3所述的存储系统，所述存储控制器，具有将由所述主机指定了的数据的逻辑地址向所述存储器的物理地址转换的逻辑到物理转换表，在所述第1写入控制中，对所述逻辑到物理转换表进行更新。5.根据权利要求2所述的存储系统，所述存储控制器，具有将由所述主机指定了的数据的逻辑地址向所述存储器的物理地址转换的逻辑到物理转换表，对存储了根据所述第1命令而读出了的数据的存储区域的物理地址进行保持，在所述第1写入控制中对所述逻辑到物理转换表进行更新，在所述第2写入控制中，使用所保持的所述物理地址对所述逻辑到物理转换表进行更新。6.根据权利要求1所述的存储系统，所述存储控制器基于与所述主机之间收发数据的主机接口的数据传送速度、所述存储器的空闲容量，决定所述第1写入控制中的写入方式。7.根据权利要求1所述的存储系统，所述第1命令是用于实施如下模式的命令，该模式为：读出以单元比特数大的写入方式进行了写入的数据，以单元比特数比写入时小的写入方式进行再记录。8.一种存储器控制方法，是由存储控制器实现的存储器控制方法，所述存储控制器对存储器进行控制，所述存储器具有多个存储单元，能够在所述多个存储单元各自保持2比特以上的比特数的数据，所述存储器控制方法包括：以能够向所述存储器的各存储单元写入的数据的比特数所对应的写入方式向所述各
存储单元写入数据；在从主机接收到第1命令时进行第1写入控制，所述第1写入控制为如下控制：从所述存储器读出成为了所述第1命令的对象的数据，以比读出了的数据的写入时的写入方式所对应的比特数小的比特数所对应的写入方式将所述读出了的数据向所述存储器写入；以及在从所述主机接收到对于成为了所述第1命令的对象的数据的读命令时，读出通过所述第1写入控制写入到了所述存储器的数据并向所述主机传送。

技术总结

实施方式提供能够使高速读取成为可能的存储系统和存储器控制方法。存储系统具备：存储器，能够在多个存储单元各自保持2比特以上的比特数的数据；存储控制器，进行向所述各存储单元写入数据的控制、和读出被写入到了所述各存储单元的数据的控制，所述存储控制器在从主机接收到第1命令时进行第1写入控制，所述第1写入控制为如下控制：从所述存储器读出成为了所述第1命令的对象的数据，以比读出了的数据的写入时的写入方式所对应的比特数小的比特数所对应的写入方式将所述读出了的数据向所述存储器写入；在从所述主机接收到对于成为了所述第1命令的对象的数据的读命令时，读出通过所述第1写入控制写入到了所述存储器的数据并向所述主机传送。据并向所述主机传送。据并向所述主机传送。