校验处理器的检测方法、装置、电子设备、存储介质与流程

1.本公开涉及校验处理器的检测技术，尤其涉及一种通过在存储数据中主动注入错误比特位方式对校验处理器进行检测的方法、装置、电子设备及存储介质。

背景技术：

2.在数据存储要求较高的安全领域，对存储在存储单元如双倍速率同步动态随机存储器（double data rate，ddr）中数据的安全性提出了较高的要求，一般会在ddr控制器中集成错误检测及纠正（error checking and correcting，ecc）处理器，以对存储单元中的数据进行快速实时检测、纠正、记录、上报错误等，以提高存储单元中数据的安全性及可靠性。但是，当ecc处理器故障或配置错误的情况下，将不能对存储单元中的数据进行检测及纠错，对于安全领域的数据应用而言，可能会造成灾难性后果。

技术实现要素：

3.本公开提供了一种校验处理器的检测方法、装置、电子设备及存储介质，以至少解决现有技术中存在的以上技术问题。
4.根据本公开的第一方面，提供了一种校验处理器的检测方法，包括：在存储单元的设定存储区域所存储的数据中注入错误比特位；响应于测试指令，至少读取所述设定存储区域中注入有错误比特位的数据；调用校验处理器，对所述注入有错误比特位的数据进行校验，得到校验数据；将所述校验数据与注入错误比特位之前的数据进行比对，得到比对结果，根据所述比对结果输出所述校验处理器的状态指示信息。
5.在一些可实施方式中，所述根据所述比对结果输出所述校验处理器的状态指示信息，包括：确定所述校验数据中存在注入的错误比特位的情况下，输出所述校验处理器异常的信息。
6.在一些可实施方式中，所述在存储单元的设定存储区域所存储的数据中注入错误比特位，包括：在所述设定存储区域中用于存储数据的多个数据字段的不同存储库bank中设置故障地址线，以注入错误比特位。
7.在一些可实施方式中，所述多个数据字段至少包括高位字段、中位字段和低位字段中的至少两个。
8.在一些可实施方式中，所述故障地址线覆盖所述存储单元所在地址范围内的多个地址线。
9.在一些可实施方式中，所述在存储单元的设定存储区域所存储的数据中注入错误比特位，包括：在所述设定存储区域中用于存储数据的数据总线上设置单比特的错误比特位；
和/或在所述设定存储区域中用于存储数据的数据总线上设置多比特的错误比特位。
10.根据本公开的第二方面，提供了一种校验处理器的检测装置，包括：注入单元，用于在存储单元的设定存储区域所存储的数据中注入错误比特位；读取单元，用于响应于测试指令，至少读取所述设定存储区域中注入有错误比特位的数据；调用单元，用于调用校验处理器，利用所述校验处理器对所述注入有错误比特位的数据进行校验，得到校验数据；比对单元，用于将所述校验数据与注入错误比特位之前的数据进行比对，得到比对结果；输出单元，用于根据所述比对结果输出所述校验处理器的状态指示信息。
11.在一些可实施方式中，所述输出单元，还用于：确定所述校验数据中存在注入的错误比特位的情况下，输出所述校验处理器异常的信息。
12.在一些可实施方式中，所述注入单元，还用于：在所述设定存储区域中用于存储数据的多个数据字段的不同bank中设置故障地址线，以注入错误比特位。
13.在一些可实施方式中，所述多个数据字段至少包括高位字段、中位字段和低位字段中的至少两个。
14.在一些可实施方式中，所述故障地址线覆盖所述存储单元所在地址范围内的多个地址线。
15.在一些可实施方式中，所述注入单元，还用于：在所述设定存储区域中用于存储数据的数据总线上设置单比特的错误比特位；和/或在所述设定存储区域中用于存储数据的数据总线上设置多比特的错误比特位。
16.根据本公开的第三方面，提供了一种电子设备，包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行本公开所述的校验处理器的检测方法的步骤。
17.根据本公开的第四方面，提供了一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使所述计算机执行本公开所述的校验处理器的检测方法的步骤。
18.本公开的校验处理器的检测方法、装置、设备及存储介质，通过在存储单元的设定存储区域预先植入错误比特位，并通过不断地对设定存储区域的数据进行读取，以确定所读取的数据是否与原始数据一致，在不一致的情况下，确定校验处理器出现故障或功能异常，需要对校验处理器的功能进行更新或更换校验处理器等，以此来保证存储单元内的数据的安全性及稳定性。本公开实施例提升了存储单元中数据的安全性。
19.应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
20.通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：在附图中，相同或对应的标号表示相同或对应的部分。
21.图1示出了本公开实施例的校验处理器的检测方法的实现流程示意图一；图2示出了本公开实施例的校验处理器的检测方法的实现流程示意图二；图3示出了本公开实施例的校验处理器的检测方法的实现流程示意图三；图4示出了本公开实施例的校验处理器的检测实现系统的示意图；图5示出了本公开实施例的校验处理器的检测实现流程示意图；图6示出了本公开实施例的校验处理器的检测装置的组成结构示意图；图7示出了本公开实施例一种电子设备的组成结构示意图。
具体实施方式
22.为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
23.图1示出了本公开实施例的校验处理器的检测方法的实现流程示意图一，如图1所示，本公开实施例的校验处理器的检测方法包括以下处理步骤：步骤101，在存储单元的设定存储区域所存储的数据中注入错误比特位。
24.本公开实施例中，针对比较重要的存储单元如ddr存储器等，需要设置校验处理器如ecc处理器等，对所存储的重要数据进行校验等，以免所存储数据出现错误等。针对ddr存储器的数据校验方式虽然有效，但如何确保ecc处理器的工作状态却无从知晓。即，若ecc处理器故障或不能检出错误数据，对于存储设备而言中的数据而言，其可靠性将得不到相应的保障。
25.针对于此，本公开实施例中，在存储单元的设定存储区域所存储的数据中注入错误比特位，通过定期读取该注入有错误数据，并将所读取数据与原始数据进行比对，以此来确定校验处理器的状态，保证整个数据存储系统中的数据的可靠性。
26.本领域技术人员应当理解，步骤101是实现本公开实施例技术方案的基础步骤，一次设置即可。即当本公开实施例的设定存储区域注入错误比特位后，可以直接从步骤102开始执行本公开实施例的技术方案。
27.本公开实施例中，在注入错误比特位时，需要根据ecc处理器的具体硬件能力来确定，即针对特定ddr控制器，比如ddr控制器只有单比特检测及纠错能力，那么就不注入多比特错误；考虑到成本因素，有的ddr 控制器只有检测特殊多比特错误能力，比如不能检测连续三个及以上多比特错误，那么注入故障最多注入两个连续比特错误故障等。
28.步骤102，响应于测试指令，至少读取所述设定存储区域中注入有错误比特位的数据。
29.本公开实施例中，测试指令可以是周期性生成的测试指令，该测试指令指示对设定存储区域所存储的数据进行读取，即对注入了错误比特位的数据进行读取。
30.步骤103，调用校验处理器，对所述注入有错误比特位的数据进行校验，得到校验数据。
31.本公开实施例中，校验处理器中的数据校验算法由ddr 中 ecc 硬件模块的具体能力决定，具体使用的数据校验算法由ddr 硬件厂家确定，可以是具有单比特检测、纠错能力的海明码，也可以是多比特检测及纠错能力的 bch码，也可以是其他各种算法。
32.本公开实施例中，校验处理器可以对注入错误比特位的数据进行识别，并能依据自身的校验算法对所读取的数据进行校正。
33.步骤104，将所述校验数据与注入错误比特位之前的数据进行比对，得到比对结果，根据所述比对结果输出所述校验处理器的状态指示信息。
34.具体地，当确定所述校验数据中存在注入的错误比特位的情况下，输出所述校验处理器异常的信息。确定所述校验数据与原始数据一致的情况下，继续前述步骤102的设定存储区域数据读取测试，以进一步对校验处理器的检测状态进行监控。
35.作为一种实现方式，将校验数据与注入错误比特位之前的数据进行比对，也可以是将校验数据与注入错误比特位之前的数据进行运算，将运算结果作为比较结果，如将校验数据与注入错误比特位之前的数据作差，若为零，则认为二者相同，若不为零，则认为二者不同。这里的运算也可以包括求异、求异或、求与等的运算。
36.图2示出了本公开实施例的校验处理器的检测方法的实现流程示意图二，如图2所示，本公开实施例的校验处理器的检测方法包括以下处理步骤：步骤201，在所述设定存储区域中用于存储数据的多个数据字段的不同存储库中设置故障地址线，以注入错误比特位。
37.本公开实施例中，针对比较重要的存储单元如ddr存储器等，需要设置校验处理器如ecc处理器等，ecc处理器具有检测、纠错、状态指示功能等。针对ddr控制器ecc处理器具有检测、纠错、状态指示的能力，但如何确保ecc处理器的工作状态却无从知晓。即，若ecc处理器故障或不能检出错误数据，对于存储设备中的数据而言，其可靠性将得不到相应的保障。
38.作为一种实现方式，可以在多个数据字段中的高位字段、中位字段和低位字段中的至少两个上注入错误比特位，以尽可能涵盖存储数据的不同存储库bank字段，以使错误的比特位所在的存储体具有普适性。
39.作为一种实现方式，所述故障地址线覆盖所述存储单元所在地址范围内的多个地址线。同样地，在设置故障地址线时，尽可能覆盖所述存储单元所在地址范围内的所有地址线，以使错误数据地址具有普适性。
40.步骤202，响应于测试指令，至少读取所述设定存储区域中注入有错误比特位的数据。
41.本公开实施例中，测试指令可以是周期性生成的测试指令，该测试指令指示对设定存储区域所存储的数据进行读取，即对注入了错误比特位的数据进行读取。
42.本示例中，主要对设定存储区域的存储数据的不同bank字段中的错误比特位进行检测，在处理资源足够的情况下，可以尽量在每个bank字段中多设置一些错误比特位，以此来确定校验处理器是否能准确对错误比特位进行校验。
43.步骤203，调用校验处理器，对所述注入有错误比特位的数据进行校验，得到校验数据。
44.本公开实施例中，校验处理器对包含有错误比特位的数据进行校验，包括单比特校验，多比特位校验等，得到相应的校验数据。
45.本公开实施例中，校验处理器可以对注入错误比特位的数据进行识别，并能依据自身的校验算法对所读取的数据进行校正。
46.步骤204，将所述校验数据与注入错误比特位之前的数据进行比对，得到比对结果，根据所述比对结果输出所述校验处理器的状态指示信息。
47.具体地，当确定所述校验数据中存在注入的错误比特位的情况下，输出所述校验处理器异常的信息。确定所述校验数据与原始数据一致的情况下，继续前述步骤202的设定存储区域数据读取测试，以进一步对校验处理器的检测状态进行监控。
48.作为一种实现方式，将校验数据与注入错误比特位之前的数据进行比对，也可以是将校验数据与注入错误比特位之前的数据进行运算，将运算结果作为比较结果，如将校验数据与注入错误比特位之前的数据作差，若为零，则认为二者相同，若不为零，则认为二者不同。这里的运算也可以包括求异、求异或、求与等的运算。
49.图3示出了本公开实施例的校验处理器的检测方法的实现流程示意图三，如图3所示，本公开实施例的校验处理器的检测方法包括以下处理步骤：步骤301，在存储单元的设定存储区域中用于存储数据的数据总线上设置单比特的错误比特位；和/或，在所述设定存储区域中用于存储数据的数据总线上设置多比特的错误比特位。
50.本公开实施例中，通过在设定存储区域的存储数据的数据总线上设置单比特，以及多比特的错误比特位，以此来检ecc处理器的数据校验能力，即尽可能设置错误比特位的错误形式，以此来检验ecc处理器对各种错误比特位的检测效果，以此来全面确定ecc处理器的故障可能性。
51.本公开实施例中，在注入错误比特位时，需要根据ecc处理器的具体硬件能力来确定，即针对特定ddr控制器，比如ddr控制器只有单比特检测及纠错能力，那么就不注入多比特错误；考虑到成本因素，有的ddr 控制器只有检测特殊多比特错误能力，比如不能检测连续三个及以上多比特错误，那么注入故障最多注入两个连续比特错误故障等。
52.步骤302，响应于测试指令，至少读取所述设定存储区域中注入有错误比特位的数据。
53.本公开实施例中，测试指令可以是周期性生成的测试指令，该测试指令指示对设定存储区域所存储的数据进行读取，即对注入了错误比特位的数据进行读取。
54.通过在设定存储区域中的数据对应的数据总线上设置单比特，以及多比特的错误比特位，以此来检验校验处理器是否能识别出相应的错误比特位，并检ecc处理器能否对错误比特位进行校正。
55.步骤303，调用ecc处理器，对所述注入有错误比特位的数据进行校验，得到校验数
据。
56.本公开实施例中，校验处理器对包含有错误比特位的数据进行校验，包括单比特校验，多比特位校验等，得到相应的校验数据。
57.本公开实施例中，校验处理器可以对注入错误比特位的数据进行识别，并能依据自身的校验算法对所读取的数据进行校正。
58.步骤304，将所述校验数据与注入错误比特位之前的数据进行比对，得到比对结果，根据所述比对结果输出所述校验处理器的状态指示信息。
59.具体地，当确定所述校验数据中存在注入的错误比特位的情况下，输出所述校验处理器异常的信息。确定所述校验数据与原始数据一致的情况下，继续前述步骤302的设定存储区域数据读取测试，以进一步对校验处理器的检测状态进行监控。
60.作为一种实现方式，将校验数据与注入错误比特位之前的数据进行比对，也可以是将校验数据与注入错误比特位之前的数据进行运算，将运算结果作为比较结果，如将校验数据与注入错误比特位之前的数据作差，若为零，则认为二者相同，若不为零，则认为二者不同。这里的运算也可以包括求异、求异或、求与等的运算。
61.图4示出了本公开实施例的校验处理器的检测实现系统的示意图，如图4所示，本公开实施例的校验处理器的检测实现系统中，cpu通过总线系统与ddr控制器连接，ddr控制器中设置有ecc模块，ecc模块能够执行ecc 算法，该ecc 算法能够实现硬件电路能检测及对ddr控制器读取的数据进行纠错。通常能够检测到单比特及多比特错误，纠正数据中的单比特和部分特殊多比特错误。ddr控制器与ddr内存之间通过相应的接口连接。ddr内存中的ddr 颗粒以存储库（bank）为单位对数据进行存储，bank中分别包括低、中、高的地址范围。本公开实施例中，还设置有ddr ecc校验码专用模块，其能够对ecc模块的数据校验结果进行比对，以确定ecc模块是否能够正常工作。
62.通常实际开启硬件 ecc 功能对所读取的数据进行实时检测及纠错，当出现单比特及多比特错误能够检测及纠正部分错误并上报，提高系统的安全性及可靠性。当由于某种原因，ecc模块本身故障或配置错误导致不能正常检测及纠错，而此时系统无感知，可能造成灾难性后果。本公开实施例的校验处理器的检测实现系统通过设置ddr ecc校验码专用模块，对ecc模块的工作状态进行监控，以此来保证针对ddr内存中的数据读取的安全性。
63.图5示出了本公开实施例的校验处理器的检测实现流程示意图，如图5所示，本公开实施例的错误比特位注入流程包括：当针对ecc模块的单周期到来后，需要对ecc模块的工作状态进行检测。关闭cpu全局中断，cpu读取注入故障地址处的数据，比较读取的数据是否与写入时数据一致，若一致，则判断所有的故障模块是否检测完毕，即确定之前注入错误数据的数据区域是否均进行了数据读取检测，若未检测完毕，则返回继续读取其他注入错误比特位的数据继续确定是否与原始数据一致，直到所有的待检测数据均被检测。读取ecc状态寄存器，判断ecc模块是否检测到固定数量的比特位错误，若未检测到固定数量的比特位错误，则表示ecc模块异常，若检测到设定数量的比特位错误，则表示ecc模块工作正常。当然，作为一种实现方式，若检测到的错误比特位数量超出了设定数量，也意味着ecc模块工作异常。开启cpu全局中断，单周期自检结束。
64.本公开实施例中，基于图4所示的系统，使用软件方法来实时检测 ddr 控制器的 ecc模块功能是否正常工作，从而提升了系统安全性及可靠性。本公开实施例中，选定系统
ddr内存颗粒中特定地址使其覆盖系统 ddr 中多个bank 的低、中、高地址作为错误注入地址，系统保留这些地址专用于 ecc模块是否正常工作的检测地址。本公开实施例中，尽可能覆盖 ddr颗粒所在地址范围地址线。可以使用链接器提供占位符或全局变量指明占用特定地址。使用硬件ecc故障注入功能分别向所选定的地址处注入特殊故障数据，这些故障数据分别覆盖数据总线上单比特，且尽量覆盖所有比特位如bit0-bit31，根据硬件ecc能力，设置多比特为故障比特位；cpu 动态写内存地址过程中生成 ecc 校验数据，并存储于ecc 专用 ddr颗粒中。
65.图6示出了本公开实施例的校验处理器的检测装置的组成结构示意图，如图6所示，本公开实施例的校验处理器的检测装置包括：注入单元60，用于在存储单元的设定存储区域所存储的数据中注入错误比特位；读取单元61，用于响应于测试指令，至少读取所述设定存储区域中注入有错误比特位的数据；调用单元62，用于调用校验处理器，利用所述校验处理器对所述注入有错误比特位的数据进行校验，得到校验数据；比对单元63，用于将所述校验数据与注入错误比特位之前的数据进行比对，得到比对结果；输出单元64，用于根据所述比对结果输出所述校验处理器的状态指示信息。
66.在一些可实施方式中，所述输出单元64，还用于：确定所述校验数据中存在注入的错误比特位的情况下，输出所述校验处理器异常的信息。
67.在一些可实施方式中，所述注入单元60，还用于：在所述设定存储区域中用于存储数据的多个数据字段的不同bank中设置故障地址线，以注入错误比特位。
68.在一些可实施方式中，所述多个数据字段至少包括高位字段、中位字段和低位字段中的至少两个。
69.在一些可实施方式中，所述故障地址线覆盖所述存储单元所在地址范围内的多个地址线。
70.在一些可实施方式中，所述注入单元60，还用于：在所述设定存储区域中用于存储数据的数据总线上设置单比特的错误比特位；和/或在所述设定存储区域中用于存储数据的数据总线上设置多比特的错误比特位。
71.在示例性实施例中，注入单元60、读取单元61、调用单元62、比对单元63、输出单元64等可以被一个或多个中央处理器（cpu，central processing unit）、图形处理器（gpu，graphics processing unit）、应用专用集成电路（asic，application specific integrated circuit）、dsp、可编程逻辑器件（pld，programmable logic device）、复杂可编程逻辑器件（cpld，complex programmable logic device）、现场可编程门阵列（fpga，field-programmable gate array）、通用处理器、控制器、微控制器（mcu，micro controller unit）、微处理器（microprocessor）、或其他电子元件实现。
72.关于上述实施例中的装置，其中各个模块及单元执行操作的具体方式已经在有关
该方法的实施例中进行了详细描述，此处将不做详细阐述说明。
73.根据本公开的实施例，本公开还记载了一种电子设备和一种可读存储介质。
74.图7示出了可以用来实施本公开的实施例的示例电子设备800的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。
75.如图7所示，设备800包括计算单元801，其可以根据存储在只读存储器（rom）802中的计算机程序或者从存储单元808加载到随机访问存储器（ram）803中的计算机程序，来执行各种适当的动作和处理。在ram 803中，还可存储设备800操作所需的各种程序和数据。计算单元801、rom 802以及ram 803通过总线804彼此相连。输入/输出（i/o）接口805也连接至总线804。
76.设备800中的多个部件连接至i/o接口805，包括：输入单元806，例如键盘、鼠标等；输出单元807，例如各种类型的显示器、扬声器等；存储单元808，例如磁盘、光盘等；以及通信单元809，例如网卡、调制解调器、无线通信收发机等。通信单元809允许设备800通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。
77.计算单元801可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元801的一些示例包括但不限于中央处理单元（cpu）、图形处理单元（gpu）、各种专用的人工智能（ai）计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器（dsp）、以及任何适当的处理器、控制器、微控制器等。计算单元801执行上文所描述的各个方法和处理，例如校验处理器的检测方法。例如，在一些实施例中，校验处理器的检测方法可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元808。在一些实施例中，计算机程序的部分或者全部可以经由rom 802和/或通信单元809而被载入和/或安装到设备800上。当计算机程序加载到ram 803并由计算单元801执行时，可以执行上文描述的校验处理器的检测方法的一个或多个步骤。备选地，在其他实施例中，计算单元801可以通过其他任何适当的方式（例如，借助于固件）而被配置为执行校验处理器的检测方法的步骤。
78.本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列（fpga）、专用集成电路（asic）、专用标准产品（assp）、片上系统（soc）、复杂可编程逻辑设备（cpld）、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
79.用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件
包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。
80.在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器（ram）、只读存储器（rom）、可擦除可编程只读存储器（eprom或快闪存储器）、光纤、便捷式紧凑盘只读存储器（cd-rom）、光学储存设备、磁储存设备、或上述内容的任何合适组合。
81.为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置（例如，crt（阴极射线管）或者lcd（液晶显示器）监视器）；以及键盘和指向装置（例如，鼠标或者轨迹球），用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈（例如，视觉反馈、听觉反馈、或者触觉反馈）；并且可以用任何形式（包括声输入、语音输入或者、触觉输入）来接收来自用户的输入。
82.可以将此处描述的系统和技术实施在包括后台部件的计算系统（例如，作为数据服务器）、或者包括中间件部件的计算系统（例如，应用服务器）、或者包括前端部件的计算系统（例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互）、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信（例如，通信网络）来将系统的部件相互连接。通信网络的示例包括：局域网（lan）、广域网（wan）和互联网。
83.计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。
84.应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。
85.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
86.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

技术特征：

1.一种校验处理器的检测方法，其特征在于，所述方法包括：在存储单元的设定存储区域所存储的数据中注入错误比特位；响应于测试指令，至少读取所述设定存储区域中注入有错误比特位的数据；调用校验处理器，对所述注入有错误比特位的数据进行校验，得到校验数据；将所述校验数据与注入错误比特位之前的数据进行比对，得到比对结果，根据所述比对结果输出所述校验处理器的状态指示信息。2.根据权利要求1所述的方法，其特征在于，所述根据所述比对结果输出所述校验处理器的状态指示信息，包括：确定所述校验数据中存在注入的错误比特位的情况下，输出所述校验处理器异常的信息。3.根据权利要求1所述的方法，其特征在于，所述在存储单元的设定存储区域所存储的数据中注入错误比特位，包括：在所述设定存储区域中用于存储数据的多个数据字段的不同存储库bank中设置故障地址线，以注入错误比特位。4.根据权利要求3所述的方法，其特征在于，所述多个数据字段至少包括高位字段、中位字段和低位字段中的至少两个。5.根据权利要求3所述的方法，其特征在于，所述故障地址线覆盖所述存储单元所在地址范围内的多个地址线。6.根据权利要求1所述的方法，其特征在于，所述在存储单元的设定存储区域所存储的数据中注入错误比特位，包括：在所述设定存储区域中用于存储数据的数据总线上设置单比特的错误比特位；和/或在所述设定存储区域中用于存储数据的数据总线上设置多比特的错误比特位。7.一种校验处理器的检测装置，其特征在于，所述装置包括：注入单元，用于在存储单元的设定存储区域所存储的数据中注入错误比特位；读取单元，用于响应于测试指令，至少读取所述设定存储区域中注入有错误比特位的数据；调用单元，用于调用校验处理器，利用所述校验处理器对所述注入有错误比特位的数据进行校验，得到校验数据；比对单元，用于将所述校验数据与注入错误比特位之前的数据进行比对，得到比对结果；输出单元，用于根据所述比对结果输出所述校验处理器的状态指示信息。8.根据权利要求7所述的装置，其特征在于，所述输出单元，还用于：确定所述校验数据中存在注入的错误比特位的情况下，输出所述校验处理器异常的信息。9.根据权利要求7所述的装置，其特征在于，所述注入单元，还用于：在所述设定存储区域中用于存储数据的多个数据字段的不同bank中设置故障地址线，以注入错误比特位。10.根据权利要求9所述的装置，其特征在于，所述多个数据字段至少包括高位字段、中位字段和低位字段中的至少两个。
11.根据权利要求9所述的装置，其特征在于，所述故障地址线覆盖所述存储单元所在地址范围内的多个地址线。12.根据权利要求7所述的装置，其特征在于，所述注入单元，还用于：在所述设定存储区域中用于存储数据的数据总线上设置单比特的错误比特位；和/或在所述设定存储区域中用于存储数据的数据总线上设置多比特的错误比特位。13.一种电子设备，其特征在于，包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1至6任一项所述的校验处理器的检测方法的步骤。14.一种存储有计算机指令的非瞬时计算机可读存储介质，其特征在于，所述计算机指令用于使计算机执行根据权利要求1至6任一项所述的校验处理器的检测方法的步骤。

技术总结

本公开提供了一种校验处理器的检测方法、装置、电子设备，所述方法包括：在存储单元的设定存储区域所存储的数据中注入错误比特位；响应于测试指令，至少读取所述设定存储区域中注入有错误比特位的数据；调用校验处理器，对所述注入有错误比特位的数据进行校验，得到校验数据；将所述校验数据与注入错误比特位之前的数据进行比对，得到比对结果，根据所述比对结果输出所述校验处理器的状态指示信息。本公开提升了存储单元中数据的安全性。提升了存储单元中数据的安全性。提升了存储单元中数据的安全性。