时钟调相电路、时钟调相方法及计算机可读存储介质与流程

1.本发明实施例涉及芯片设计中时钟调相技术领域，具体涉及一种时钟调相电路、时钟调相方法及计算机可读存储介质。

背景技术：

2.时钟调相电路是芯片中不可缺少的电路，常见的芯片设计中，在对接外围芯片时，需要利用时钟调相电路技术。对于电路速度要求较高的芯片，如专用集成电路(application specific integrated circuit，asic)，由于不同条件(如环境、温度、电压等)会影响时钟调相电路的精度，使得时钟调相电路的精度发生改变，因此，需要一种能够适用于不同条件的时钟调相电路。

技术实现要素：

3.鉴于上述问题，本发明实施例提供了一种时钟调相电路和时钟调相方法，该时钟调相电路具有较高精度和较高灵活性，能够适用于不同条件，解决了现有技术中时钟调相电路精度不高、灵活性差的问题。
4.根据本发明实施例的一个方面，提供了一种时钟调相电路，该时钟调相电路包括检测电路、调相电路和控制器。检测电路被配置为检测芯片对应的调相参数，并输出该调相参数；其中，调相参数包括芯片的工作参数和/或芯片所处环境的环境参数。控制器与检测电路的输出端耦接，且被配置为：基于接收到的调相参数生成时钟控制信号，并输出该时钟控制信号。调相电路与控制器的输出端耦接，且被配置为根据接收到的时钟控制信号，对时钟输入信号进行调相，并输出时钟输出信号。
5.在一种可选的方式中，时钟调相电路还包括:配置电路，该配置电路与控制器的输入端耦接，且被配置为：对调相参数进行补偿。
6.在一种可选的方式中，调相电路包括依次耦接的m个时钟延迟单元，m为大于1的整数；时钟控制信号用于指示m个时钟延迟单元，根据调相参数，对时钟输入信号进行调相，得到调相后的时钟信号。
7.在一种可选的方式中，m个时钟延迟单元中的首个时钟延迟单元的第一输入端用于接收时钟控制信号，首个时钟延迟单元的第二输入端用于接收时钟输入信号，首个时钟延迟单元的第三输入端用于接收预设数值；首个时钟延迟单元的第一输出端用于输出调相后的时钟信号。m个时钟延迟单元中的第i个时钟延迟单元的第一输入端用于接收时钟控制信号，第i个时钟延迟单元的第二输入端与第i-1个时钟延迟单元的第二输出端耦接，第i个时钟延迟单元的第三输入端与第i-1个时钟延迟单元的第三输出端耦接；第i个时钟延迟单元的第一输出端与第i-1个时钟延迟单元的第四输入端耦接；其中，i为大于1且小于或等于m的整数。
8.在一种可选的方式中，时钟延迟单元包括：第一与非门、第二与非门、第三与非门和第一反相器。其中，第一与非门的两个输入端分别为时钟延迟单元的第二输入端和时钟
延迟单元的第三输入端，第一与非门的输出端为时钟延迟单元的第二输出端。第二与非门的一个输入端与第一与非门的输出端耦接，第二与非门的另一输入端为时钟延迟单元的第一输入端。第三与非门的一个输入端与第二与非门的输出端耦接，第三与非门的另一输入端为时钟延迟单元的第四输入端，第三与非门的输出端为时钟延迟单元的第一输出端。第一反相器的输入端与第二与非门的另一输入端耦接，第一反相器的输出端为时钟延迟单元的第三输出端。
9.在一种可选的方式中，调相电路还包括第二反相器和选择器。选择器的第一输入端与首个时钟延迟单元的第一输出端耦接，用于接收调相后的时钟信号。选择器的第二输入端与第二反相器的输入端耦接，选择器的第二输入端用于接收时钟输入信号。选择器的第三输入端与第二反相器的输出端耦接。选择器用于根据选择信号输出时钟输出信号，时钟输出信号为调相后的时钟信号，或时钟输入信号，或时钟输入信号反相后的信号。
10.在一种可选的方式中，工作参数包括电压参数和/或电流参数；环境参数包括温度参数。
11.在一种可选的方式中，控制器为efuse控制器。
12.根据本发明实施例的另一方面，提供一种时钟调相方法，该方法包括：获取芯片对应的调相参数；该调相参数包括芯片的工作参数和/或芯片所处环境的环境参数；根据调相参数，生成用于对时钟输入信号进行调相的时钟控制信号。
13.根据本发明实施例的又一方面，提供了一种计算机可读存储介质，该计算机可读存储介质中存储有至少一个可执行指令，该可执行指令使时钟调电路执行上述实施例中的时钟调相方法。
14.根据本发明一些实施例提供的时钟调相电路，该时钟调相电路包括检测电路，该检测电路可以检测芯片对应的调相参数，并将该调相参数发送给控制器；控制器基于接收到的调相参数生成时钟控制信号，并将该时钟控制信号发送给调相电路；调相电路根据该时钟控制信号，对时钟输入信号进行调相，并输出时钟输出信号。由于该调相参数包括芯片的工作参数和/或芯片所处环境的环境参数，因此，根据该调相参数生成的时钟控制信号能够基于芯片的工作场景和环境情况对时钟输入信号进行调相。也就是说，该时钟调相电路可以根据不同的条件(如环境、温度、电压等)控制调相电路进行时钟调相，因此，不但可以提高时钟调相电路的调相精度，也提高了时钟调相电路的灵活性，使得时钟调相电路能够适用于不同的条件，扩展了时钟调相电路的应用场景。
15.上述说明仅是本发明实施例技术方案的概述，为了能够更清楚了解本发明实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本发明实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
16.附图仅用于示出实施方式，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
17.图1示出了本发明提供的一种时钟调相电路的示意图；
18.图2示出了本发明提供的另一种时钟调相电路的示意图；
19.图3示出了本发明提供的一种调相电路的示意图；
20.图4示出了本发明提供的又一种时钟调相电路的示意图；
21.图5示出了本发明提供的一种时钟调相方法的流程图。
具体实施方式
22.下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。
23.时钟调相电路是目前asic系统中不可缺少的一部分。在一些示例中，时钟调相电路可以通过对时钟输入信号进行取反的方式来实现，这种方式实现的时钟调相电路不能实现高精度的时钟调相。另外，时钟调相电路一般包括可编程的延迟单元，由于同一延时单元在不同条件下的延迟可能会不同，例如，同一延迟单元在不同的工艺角(corner)、不同电压或不同温度下的延迟可能不同。这种情况下，时钟调相电路需要通过频繁调准延迟单元的个数的来达到相同的相移，因此，这种时钟调相电路的也不具有较高的灵活性，不能适用于不同的条件。在另一些示例中，基于锁相环实现的时钟调相电路，虽然可以解决模拟电路中移相精度不足的问题，但是该方式实现的时钟调相电路通常并不适用于数字电路系统。
24.为此，本发明实施例提供一种时钟调相电路，如图1所示，该可以包括：调相电路10、控制器20和检测电路30。其中，检测电路30的输出端与控制器20的一个输入端耦接，控制器20的输出端与调相电路10的一个输入端耦接。
25.在一些示例中，时钟调相电路100可以部署在芯片上，例如asic、系统级芯片(system on chip，soc)等，本公开对此不做限定。
26.示例性地，如图1所示，调相电路10的另一个输入端可以与时钟源电路200的输出端耦接，时钟源电路200用于向调相电路10提供时钟输入信号，调相电路10对该时钟输入信号进行调相。
27.在一些示例中，时钟源电路200可以集成在时钟调相电路100中，或者，时钟源电路200也可以不设置在时钟调相电路100中。例如，时钟源电路200可以独立于时钟调相电路100，设置在时钟调相电路100所在芯片的其他位置。本技术实施例对于时钟源电路200的设置位置不作限定，图1以时钟源电路200集成在时钟调相电路100中为例进行示例性示意。示例性地，时钟源电路200可以为一个振荡器电路。
28.由于芯片在不同的pvt(process，voltage，temperature)环境下，时钟调相电路100的精度会发生改变，因此，本发明实施例可以通过增加检测电路30对芯片的pvt环境进行检测。
29.在一些实施例中，检测电路30被配置为检测芯片对应的调相参数，并输出该调相参数。其中，调相参数包括芯片的工作参数和/或芯片所处环境的环境参数。
30.在一些实施例中，工作参数包括芯片的电压参数和/或电流参数；环境参数包括温度参数。
31.具体地，检测电路30检测到芯片对应的调相参数后，可以定期或者不定期的向控制器20发送该调相参数。例如，检测电路30可以每隔预设时长向控制器20发送检测到的调相参数，或者，检测电路20也可以在芯片对应的调相参数发生变化时，向控制器20发送变化后的调相参数，本发明对此不作限定。
32.例如，当环境参数为温度参数时，检测电路30可以为温度监控控制器(temperature detector controller，tdc)，tdc可以对芯片工作时的温度进行检测，当芯片的温度发生变化时，tdc将并且将变化后的温度参数发送给控制器20，以使控制器20能够根据芯片工作时的温度适应性对时钟输入信号进行调相。
33.在一些实施例中，控制器20被配置为：基于接收到的调相参数生成时钟控制信号，并输出时钟控制信号；调相电路10被配置为：根据接收到的时钟控制信号，对时钟输入信号进行调相，并输出时钟输出信号。
34.在一些示例中，控制器20接收来自检测电路30发送的调相参数后，可以对该调相参数进行存储。
35.在一些实施例中，控制器20还可以包括存储器，该存储器可以对接收到调相参数进行存储。控制器20通过调用存储器中存储的调相参数，生成适于调相电路10的时钟控制信号，该时钟控制信号用于控制调相电路10根据该时钟控制信号对时钟输入信号进行调相。
36.示例性地，控制器20可以为efuse控制器。该efuse控制器中可以包括efuse，efuse为一次性可编程存储器，可以对检测电路30发送的调相参数进行存储；efuse控制器根据efuse中存储的调相参数对该调相参数进行处理，生成该调相参数对应的时钟控制信号。
37.为了进一步提高时钟调相电路100的灵活性，图2为本发明提供的另一种时钟调相电路的示意图。如图2所示，时钟调相电路100还可以包括配置电路40，其中，配置电路40的输出端与控制器20的另一个输入端耦接。
38.在一些实施例中，配置电路40被配置为：对检测电路30检测的调相参数进行补偿。
39.具体地，检测电路30在对芯片的工作参数和/或环境参数进行检测时，可能会出现检测误差，即检测电路30获取到的调相参数与目标调相参数之间存在一定的误差，该误差可能会影响调相电路10的调相值。因此，时钟调相电路100中通过增加配置电路40，对检测电路30的检测结果进行补偿和校对，并向控制器20发送补偿参数，以使控制器20能够根据目标调相参数生成时钟控制信号。其中，目标调相参数为检测电路30发送的调相参数以及配置电路40发送的补偿参数共同确定。
40.在一些示例中，配置电路40发送的补偿参数可以通过大量的测试获取到。例如，当检测电路30为tdc时，该tdc所检测到的温度与芯片的实际温度之间可能会存在一定的误差，可以通过大量测试获取该温度的误差值，并将该误差值通过配置电路40发送给控制器20。
41.在一些实施例中，配置电路40还可以用于接收目标调相参数，并且将接收到的目标调相参数发送给控制器20。例如，在时钟调相电路100中包括配置电路40，但不包括检测电路30时，用户可以通过配置电路40输入所需的目标调相参数，该目标调相参数用于指示控制器20生成目标时钟控制信号，以使调相电路10根据该目标时钟控制信号实现对时钟输入信号进行目标值的调相，得到时钟输出信号。
42.由于时钟调相电路100可以根据芯片的调相参数，或者，根据芯片的调相参数与补偿参数，或者，根据目标调相参数生成时钟控制信号，因此时钟调相电路100能够适用于不同的pvt环境，进行自适应的调相，并且能够根据用户的需求进行调相，与相关技术中的时钟调相电路相比，大大提高了时钟调相电路的灵活性。
43.图3为本发明提供的一种调相电路10的示意图。如图3所示，调相电路10可以包括m个依次耦接的时钟延迟单元，其中，m为大于1的整数，该m个时钟延迟单元分别为时钟延迟单元1(也可以称为首个时钟延迟单元或第1个时钟延迟单元)、时钟延迟单元2、
……
、时钟延迟单元m。
44.在一些示例中，m可以设置为32，或者m也可以设置为大于32或小于32的其他整数，m可以根据实际需求进行设置，本发明对此不作限定。
45.示例性地，可以根据时钟调相电路100所在芯片的具体情况来确定时钟延迟单元的个数m。在一些示例中，调相电路10中时钟延迟单元的个数越多，时钟调相电路100的调相精度越高。例如，若调相电路10要实现的目标调相值为4纳秒(ns)，当m为32时，调相电路10中包括32个时钟延迟单元，每个时钟延迟单元的调相值可以达到125ps。再例如，当m为64时，调相电路10中包括64个时钟延迟单元，每个时钟延迟单元的调相值可以达到约63ps，相比于m为32，调相精度更高。
46.需要说明的是，调相电路10中的m个时钟延迟单元可以表示调相电路10可以实现m档的相位的调整。例如，当m为32时，若调相电路10要实现的目标调相值为4纳秒(ns)，则每个时钟延迟单元可以达到的调相值为125皮秒(ps)，与相关技术中的通常能实现的调相值(如32ns)相比，时钟调相电路100的调相精度更高；同时，调相电路10中每个时钟延迟单元的调相值较小，因而也可以实现较高精度的相位调整。
47.在一些实施例中，每个时钟延时单元包括四个输入端和三个输出端，其中，四个输入端分别为第一输入端i-1、第二输入端i-2、第三输入端i-3和第四输入端i-4，三个输出端分别为第一输出端o-1、第二输出端o-2和第三输出端o-3。
48.示例性地，每个时钟延迟单元的第一输入端i-1与控制器20的输出端耦接，用于接收控制器20发送的时钟控制信号。在一些示例中，控制器20可以根据调相参数和时钟延迟单元的个数生成时钟控制信号。具体地，控制器20可以根据调相参数和m个时钟延迟单元生成时钟控制信号，该时钟控制信号可以作为每个时钟延迟单元的第一输入端i-1的输入信号。
49.在一些示例中，控制器20可以根据m个时钟延迟单元，生成相对应的m比特的时钟控制信号，并为每个时钟延迟单元分别提供1比特的时钟控制信号；也就是说，时钟延迟单元1的第一输入端i-1至时钟延迟单元m的第一输入端i-1可以分别输入1比特的时钟控制信号dly_ctrl[1]至1比特的时钟控制时钟控制信号dly_ctrl[m]。
[0050]
首个时钟延迟单元的第二个输入端i-2可以与时钟源电路200耦接，用于接收时钟源电路200发送的时钟输入信号。时钟延迟单元i(也可以称为第i个时钟延迟单元)的第二输入端i-2可以与时钟延时单元i-1(也可以称为第i-1个时钟延迟单元)的第二输出端o-2耦接，用于接收时钟延迟单元i-1的第二输出端o-2输出的信号；其中，i为大于1且小于或等于m的整数。
[0051]
时钟延迟单元1的第三输入端i-3用于接收一个预设数值，该预设数值可以为一个常数，例如，该预设数值可以为常数1。时钟延迟单元i的第三输入端i-3与时钟延迟单元i-1的第三输出端o-3耦接，用于接收时钟延迟单元i-1的第三输出端o-3输出的信号。
[0052]
时钟延迟单元1的第四输入端i-4与时钟延迟单元2的第一输出端o-1耦接，用于接收时钟延迟单元2的第一输出端o-1输出的信号。时钟延迟单元i-1的第四输入端i-4与时钟
延迟单元i的第一输出端o-1耦接，用于接收时钟延迟单元i-1的第一输出端o-1输出的信号。
[0053]
需要说明的是，时钟延时单元m的第四输入端i-4可以接收一个预设数值，该预设数值可以与时钟延迟单元1的第三输入端i-3接收的预设数值相同，例如均为常数1，或者，该预设数值可以与时钟延迟单元1的第三输入端i-3接收的预设数值不同，本发明对此不作限定。时钟延迟单元m的第二输出端o-2和第三输出端o-3可以分别输出悬空(floating)，也就是说，时钟延迟单元m的第二输出端o-2和第三输出端o-3可以不进行信号的输出。
[0054]
在一些实施例中，每个时钟延迟单元可以包括三个与非门和一个反相器，如图3所示，该三个与非门可以分别为：第一与非门111、第二与非门112和第三与非门113；该反相器为第一反相器114。其中，第一与非门111、第二与非门112和第三与非门112可以分别为两输入(即具有两个输入端)的与非门。
[0055]
示例性地，时钟延迟单元中的第一与非门111的两个输入端分别为该时钟延时单元的第二输入端i-2和第三输入端i-3，或者，时钟延迟单元中第一与非门111的两个输入端分别与该时钟延时单元的第二输入端i-2和第三输入端i-3耦接，第二输入端i-2和第三输入端i-3的输入的信号经过第一与非门111处理后得到第一输出信号，第一输出信号通过第一与非门111的输出端输出。
[0056]
在一些示例中，第一与非门111的输出端为该时钟延时单元的第二输出端o-2，或者，第一与非门111的输出端与该时钟延时单元的第二输出端o-2耦接，也就是说，时钟延迟单元的第二输出端o-2可以用于输出第一输出信号。另外，第一与非门111的输出端还与第二与非门112的一个输入端耦接，第二与非门112的一个输入端可以接收第一与非门111输出端输出的信号(即第一输出信号)。
[0057]
第二与非门112的另一输入端为该时钟延迟单元的第一输入端i-1，或者，第二与非门112的另一输入端与该时钟延迟单元的该时钟延迟单元的第一输入端i-1耦接，用于接收该时钟延迟单元的第一输入端i-1输入的信号；第一输出信号和第一输入端i-1输入的信号经过第二与非门112处理后得到第二输出信号，第二输出信号通过第二与非门112的输出端输出。
[0058]
第三与非门113的一个输入与第二与非门112的输出端耦接，用于接收第二与非门111输出端输出的信号(即第二输出信号)；第三与非门113的另一输入端为该时钟延迟单元的第四输入端i-4，或者，第三与非门113的另一输入端与该时钟延迟单元的第四输入端i-4耦接，用于接收该时钟延迟单元的第四输入端i-4输入的信号；第二输出信号和该时钟延迟单元的第四输入端i-4输入的信号经过第三与非门113处理后得到第三输出信号，第三输出信号通过第三与非门113的输出端输出。其中，第三与非门113的输出端为该时钟延迟单元的第一输出端o-1，或者，第三与非门113的输出端为该时钟延迟单元的第一输出端o-1耦接，也就是说，该时钟延迟单元的第一输出端o-1可以用于输出第三输出信号。
[0059]
示例性地，时钟延迟单元1中的第三与非门113输出的第三输出信号为m个时钟延迟单元根据时钟控制信号生成的调相后的时钟信号。
[0060]
第一反相器114的输入端为第二与非门112的另一输入端耦接，或者，第一反相器114的输入端与时钟延迟单元的第一输入端i-1耦接，用于接收该时钟延迟单元的第一输入端i-1输入的信号，并对该时钟延迟单元的第一输入端i-1输入的信号进行反相处理后得到
第四输出信号，第四输出信号通过第一反相器114的输出端输出。其中，第一反相器114的输出端为该时钟延时单元的第三输出端o-3，或者，第一反相器114的输出端与该时钟延时单元的第三输出端o-3耦接，也就是说，该时钟延时单元的第三输出端o-3可以用于输出第四输出信号。
[0061]
例如，参照图3，时钟延迟单元1中的第一与非门111的两个输入端分别接收时钟延迟单元1中的第二输入端i-2输入的信号(如：时钟输入信号clock_in)和第三输入端i-3输入的信号(如：预设数值1)，并进行与非运算后得到第一输出信号。第一输出信号通过时钟延时单元1的第二输出端o-2输出，并且，该第二输出信号还作为时钟延迟单元2的第二输入端i-2的输入信号。时钟延迟单元1中的第二与非门112接收第一输出信号和时钟延迟单元1的第一输入端i-1输入的信号(如：时钟控制信号dly_ctrl[1]),并进行与非运算后得到第二输出信号。时钟延迟单元1中的第三与非门113接收第二输出信号和时钟延迟单元1的第四输入端i-4输入的信号(即时钟延时单元2的第一输出端o-1输出的信号)，并进行与非运算后得到第三输出信号，第三输出信号作为调相后的时钟信号通过时钟延时单元1的第一输出端o-1输出。时钟延迟单元1的第一反相器114接收时钟延迟单元1的第一输入端i-1输入的信号，并进行反相运算后得到第四输出信号，第四输出信号通过时钟延时单元1的第三输出端o-3输出，并且，第四输出信号还作为时钟延迟单元2的第三输入端i-3的输入信号。
[0062]
时钟延迟单元2的第一输入端i-1接收输入的信号(如：时钟控制信号dly_ctrl[2])，时钟延迟单元2的第二输入端i-2接收时钟延迟单元1的第二输出端o-2输出的第一输出信号，时钟延迟单元2的第三输入端i-3接收时钟延迟单元1的第三输出端o-3输出的第四输出信号，时钟延迟单元2的第四输入端i-4接收时钟延迟单元3的第一输出端o-1的输出信号。时钟延迟单元3至时钟延时单元m中的第一至第四输入端与第二时钟延时单元2中的第一至第四输入端类似，此处不再赘述。
[0063]
在一些实施例中，如图4所示，调相电路10还可以包括选择器50和第二反相器60。
[0064]
其中，选择器50可以包括三个输入端和一个输出端。其中，选择器50的第一输入端与时钟延迟单元1的第一输出端o-1耦接，用于接收时钟延迟单元1输出的调相后的时钟信号；选择器50的第二输入端与第二反相器60的输入端耦接，且第二反相器60的输入端与时钟源电路200耦接，用于接收时钟源电路200发送的时钟输入信号，即选择器50的第二输入端用于接收时钟输入信号；选择器50的第三输入端与第二反相器60的输出端耦接，用于接收时钟输入信号经过第二反相器60进行反相后的信号。
[0065]
在一些实施例中，选择器50被配置为：根据选择信号输出时钟输出信号，该时钟输出信号为调相后的时钟信号，或时钟输入信号，或时钟输入信号反相后的信号。也就是说，选择信号可以在调相后的时钟信号、时钟输入信号以及时钟输入信号反相后的信号中选择一个信号作为时钟输出信号。
[0066]
因此，本发明实施例提供的时钟调相电路100可以实际情况，选择输出的时钟输出信号，例如，在芯片需要对接外围其他芯片时，调相电路10可以选择调相后的时钟信号作为时钟输出信号进行输出，进一步提高了时钟调相电路100的灵活性，扩展了时钟调相电路100的应用场景。
[0067]
综上，根据本发明中一些实施例提供的时钟调相电路100，该时钟调相电路100包括检测电路30，检测电路30用于检测芯片对应的调相参数，并将该调相参数发送给控制器
20；控制器20基于接收到的该调相参数生成时钟控制信号，并将该时钟控制信号发送给调相电路10；调相电路10根据该时钟控制信号，对时钟输入信号进行调相，并输出时钟输出信号，该时钟输出信号包括调相后的时钟信号。由于该调相参数包括时钟调相电路100所在芯片的工作参数和/或所处环境的环境参数，因此，根据该调相参数生成的时钟控制信号能够基于芯片的工作场景和环境情况对时钟输入信号进行调相。也就是说，时钟调相电路100可以根据不同的条件(如环境、温度、电压等)控制调相电路10进行时钟调相，因此，不但可以提高时钟调相电路100的调相精度，也提高了时钟调相电路100的灵活性，使得时钟调相电路100能够适用于不同的条件，扩展了时钟调相电路100的应用场景。
[0068]
图5为本发明实施例提供的一种时钟调相方法的流程图，该方法可以由时钟调相电路实现，例如，该时钟调相电路可以为上述一些实施例中的任一时钟调相电路100，如图1所示，该时钟调相电路100包括调相电路10、控制器20和检测电路30。图5所示，该时钟调相方法可以包括步骤s510至步骤s520。
[0069]
步骤s510，获取芯片对应的调相参数，调相参数包括芯片的工作参数和芯片所处环境的环境参数。
[0070]
步骤s520，根据调相参数，生成用于对时钟输入信号进行调相的时钟控制信号。
[0071]
上述时钟调相方法可以通过获取芯片对应的调相参数来生成对时钟输入信号进行调相的时钟控制信号，由于该调相参数包括了芯片的工作参数和/或环境参数，因此，该时钟控制信号可以根据不同条件对时钟输入信号进行，提高了时钟调相的灵活性，扩展了时钟调相电路100的应用场景。
[0072]
本发明实施例提供了一种计算机可读存储介质，该存储介质存储有至少一个可执行指令，该可执行指令在时钟调相电路上运行时，使得时钟调相电路执行上述任意方法实施例中的时钟调相方法。
[0073]
在此提供的算法或显示不与任何特定计算机、虚拟系统或者其它设备固有相关。此外，本发明实施例也不针对任何特定编程语言。
[0074]
在此处所提供的说明书中，说明了大量具体细节。然而能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。类似地，为了精简本发明并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明实施例的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。其中，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
[0075]
本领域技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外。
[0076]
应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实
现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。上述实施例中的步骤，除有特殊说明外，不应理解为对执行顺序的限定。

技术特征：

1.一种时钟调相电路，其特征在于，包括：检测电路，被配置为：检测芯片对应的调相参数，并输出所述调相参数；其中，所述调相参数包括所述芯片的工作参数和/或所述芯片所处的环境的环境参数；控制器，与所述检测电路的输出端耦接，且被配置为：基于接收到的所述调相参数生成时钟控制信号，并输出所述时钟控制信号；所述调相电路，与所述控制器的输出端耦接，且被配置为：根据接收到的所述时钟控制信号，对时钟输入信号进行调相，并输出时钟输出信号。2.根据权利要求1所述的时钟调相电路，其特征在于，所述时钟调相电路还包括：配置电路，与所述控制器的输入端耦接，且被配置为：对所述调相参数进行补偿。3.根据权利要求1所述的时钟调相电路，其特征在于，所述调相电路包括依次耦接的m个时钟延迟单元，所述m为大于1的整数；所述时钟控制信号用于指示所述m个时钟延迟单元，根据所述调相参数对所述时钟输入信号进行调相，得到调相后的时钟信号。4.根据权利要求3所述的时钟调相电路，其特征在于，所述m个时钟延迟单元中的首个时钟延迟单元的第一输入端用于接收所述时钟控制信号，所述首个时钟延迟单元的第二输入端用于接收所述时钟输入信号，所述首个时钟延迟单元的第三输入端用于接收预设数值；所述首个时钟延迟单元的第一输出端用于输出所述调相后的时钟信号；所述m个时钟延迟单元中的第i个时钟延迟单元的第一输入端用于接收所述时钟控制信号，所述第i个时钟延迟单元的第二输入端与所述第i-1个时钟延迟单元的第二输出端耦接，所述第i个时钟延迟单元的第三输入端与所述第i-1个时钟延迟单元的第三输出端耦接；所述第i个时钟延迟单元的第一输出端与所述第i-1个时钟延迟单元的第四输入端耦接；其中，所述i为大于1且小于或等于m的整数。5.根据权利要求4所述的时钟调相电路，其特征在于，所述时钟延迟单元包括：第一与非门、第二与非门、第三与非门和第一反相器；所述第一与非门的两个输入端分别为所述时钟延迟单元的第二输入端和所述时钟延迟单元的第三输入端，所述第一与非门的输出端为所述时钟延迟单元的第二输出端；所述第二与非门的一个输入端与所述第一与非门的输出端耦接，所述第二与非门的另一输入端为所述时钟延迟单元的第一输入端；所述第三与非门的一个输入端与所述第二与非门的输出端耦接，所述第三与非门的另一输入端为所述时钟延迟单元的第四输入端，所述第三与非门的输出端为所述时钟延迟单元的第一输出端；所述第一反相器的输入端与所述第二与非门的另一输入端耦接，所述第一反相器的输出端为所述时钟延迟单元的第三输出端。6.根据权利要求4或5所述的时钟调相电路，其特征在于，所述调相电路还包括第二反相器和选择器；所述选择器的第一输入端与所述首个时钟延迟单元的第一输出端耦接，用于接收所述调相后的时钟信号；所述选择器的第二输入端与所述第二反相器的输入端耦接，所述第二反相器的输入端用于接收所述时钟输入信号；所述选择器的第三输入端与所述第二反相器
的输出端耦接；所述选择器，被配置为：根据选择信号输出所述时钟输出信号，所述时钟输出信号为所述调相后的时钟信号，或所述时钟输入信号，或所述时钟输入信号反相后的信号。7.根据权利要求1所述的时钟调相电路，其特征在于，所述工作参数包括电压参数和/或电流参数；所述环境参数包括温度参数。8.根据权利要求1所述的时钟调相电路，其特征在于，所述控制器为efuse控制器。9.一种时钟调相方法，其特征在于，所述方法包括：获取芯片对应的调相参数；所述调相参数包括所述芯片的工作参数和/或所述芯片所处环境的环境参数；根据所述调相参数，生成用于对时钟输入信号进行调相的时钟控制信号。10.一种计算机可读存储介质，其特征在于，所述存储介质中存储有至少一个可执行指令，所述可执行指令在时钟调相电路上运行时，使得所述时钟调相电路执行如权利要求9所述的时钟调相方法的操作。

技术总结

本发明实施例涉及芯片设计中时钟调相技术领域，公开了一种时钟调相电路、时钟调相方法及计算机可读存储介质，该时钟调相电路包括检测电路、控制器和调相电路；检测电路被配置为检测芯片对应的调相参数，并输出该调相参数；其中，该调相参数包括芯片的工作参数和/或芯片所处的环境的环境参数；控制器与检测电路的输出端耦接，且被配置为：基于接收到的调相参数生成时钟控制信号，并输出该时钟控制信号；调相电路与控制器的输出端耦接，且被配置为：根据接收到的时钟控制信号，对时钟输入信号进行调相，并输出时钟输出信号。应用本发明的技术方案，能够提高时钟调相电路的调相精度和灵活性，扩展了时钟调相电路的应用场景。扩展了时钟调相电路的应用场景。扩展了时钟调相电路的应用场景。