用于存储器装置中的命令时序的延迟元件的制作方法

1.本公开大体上涉及存储器装置，且更确切地说，涉及与使用延迟元件来修改存储器装置中的命令时序相关的设备和方法。

背景技术：

2.通常提供存储器装置作为计算机或其它电子装置中的内部件、半导体、集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可能需要电力来维持其数据，且包含随机存取存储器(ram)、动态随机存取存储器(dram)和同步动态随机存取存储器(sdram)等。非易失性存储器可通过当未被供电时保持所存储的数据而提供持久的数据，且可包含nand快闪存储器、nor快闪存储器、只读存储器(rom)、电可擦除可编程rom(eeprom)、可擦除可编程rom(eprom)和电阻可变存储器，诸如相变随机存取存储器(pcram)、电阻性随机存取存储器(rram)和磁阻随机存取存储器(mram)等。
3.存储器还用作易失性和非易失性数据存储装置以用于广泛范围的电子应用。非易失性存储器可用于例如个人计算机、便携式记忆棒、数码相机、蜂窝电话、诸如mp3播放器、影片播放器的便携式音乐播放器，和其它电子装置。存储器单元可布置成阵列，其中所述阵列在存储器装置中使用。

技术实现要素：

4.在一方面中，本公开提供一种方法：其包括：经由共享命令总线在多个存储器装置中的每一存储器装置处接收命令，其中存储器装置中的每一个包括：至少一个延迟元件，其配置成相对于多个命令路径中的其它者更改经解码命令的时序，至少一个存储器阵列，和至少一个解码器；利用与存储器装置中的每一个相关联的至少一个解码器在存储器装置中的每一个处对命令进行解码以产生用于存储器装置中的每一个的经解码命令；在存储器装置中的每一个的延迟元件处接收经解码命令；及通过利用存储器装置中的每一个的相应延迟元件配置的存储器装置中的每一个的相应命令路径，在存储器装置中的每一个的存储器阵列处接收经解码命令。
5.在另一方面中，本公开进一步提供一种设备，其包括：存储器单元阵列；延迟元件；解码器，其耦合到存储器单元阵列和所述延迟元件，其中解码器配置成对命令进行解码以产生包括阵列的激活命令和预充电命令中的至少一个的经解码命令；其中延迟元件配置成：接收经解码命令；及与共享命令总线的不同设备实施经解码命令的不同时序相比，更改在阵列处实施经解码命令的时序。
6.在又一方面中，本公开进一步提供一种设备，其包括：编程模块，其配置成：接收对应于存储器系统的多个存储器装置的执行次序，其中存储器装置中的每一个包括延迟元件和存储器阵列，且其中存储器装置中的每一个与存储器系统共享命令总线；及响应于所述执行次序的接收，以不同方式对延迟元件中的每一个进行编程，使得存储器装置内部的命令路径对于存储器装置中的每一个具有不同延迟。
附图说明
7.图1为根据本公开的数个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
8.图2为根据本公开的数个实施例的呈包括延迟元件的存储器装置的形式的设备的框图。
9.图3为根据本公开的数个实施例的延迟路径的实例。
10.图4说明根据本公开的数个实施例的用于使用延迟元件来修改命令时序的方法的实例流程图。
11.图5说明其中可执行用于使机器执行本文中所论述的各种方法的指令集的计算机系统的实例。
具体实施方式
12.本公开包含与使用延迟元件来修改存储器装置的命令时序相关的设备和方法。如本文中所使用，修改命令时序可指与在不同存储器装置中执行命令的默认时序相比，在存储器装置中执行命令的时序。
13.在各种情况下，存储器子系统可包含存储器装置。各种存储器装置可共享用于从存储器子系统的多个引脚接收命令的命令路径。然而，存储器装置中的每一个可包含在存储器装置中的每一个内部的并不与其它存储器装置共享的不同命令路径。存储器装置内部的命令路径可用于修改存储器装置执行命令的时序。
14.在先前方法中，可大致在相同时间执行在存储器装置中的每一个处接收到的命令。跨多个存储器装置在相对相同时间执行命令可被称为跨存储器装置瞬时执行所述命令。跨多个存储器装置同时立即执行命令可使得多个存储器装置和/或存储器系统出现功率尖峰。如本文中所使用，功率尖峰可指跨多个存储器装置的大于阈值的电力消耗。
15.功率尖峰可使存储器系统的电力递送网络发生应变。举例来说，功率尖峰可使对应于同时执行命令(例如，在相对相同时间在对应存储器装置处执行每一命令)的存储器装置的电力递送网络发生应变。如本文中所使用，电力递送网络可包含用于将电力递送到存储器装置的存储器系统的组件。
16.存储器系统的存储器装置的电力消耗的尖峰可在存储器装置的存储器单元内产生干扰和/或对邻近存储器装置的存储器单元产生干扰。如本文中所使用，“邻近存储器装置”意味着物理上极为接近的存储器装置。举例来说，邻近装置可包含彼此物理上相邻的存储器装置、与存储器装置的不同等级物理上相邻的存储器系统的一个等级中的存储器装置，和/或与存储器系统的不同信道物理上相邻的一个信道中的存储器装置。在图1中进一步描述术语等级和信道。存储器装置的电力消耗的尖峰还可使电力递送网络在电力消耗的尖峰期间提供电力以满足存储器装置的电力需求的能力发生应变。
17.本公开的方面解决以上和其它缺陷。在各种情况下，可随着时间推移分配存储器装置对命令的执行，使得所述命令不同时由存储器装置中的每一个执行。举例来说，第一存储器装置可在第一时间执行命令，且第二存储器装置可在第二时间执行命令，其中第一时间与第二时间间隔开阈值持续时间。存储器装置分开执行命令防止由存储器装置并发执行命令引起的电力消耗的尖峰。防止电力消耗的尖峰可防止不同存储器装置的存储器单元之
间的干扰。
18.可利用延迟元件使存储器装置分开执行命令。每一存储器装置可包含不同的延迟元件。延迟元件可使对应命令路径具有不同延迟和/或时序。如本文中所使用，“存储器装置内部的命令路径”为表示命令的信号通过的路径。延迟元件可添加或删减默认命令路径。
19.本文中的图式遵循编号惯例，其中前一或多个数字对应于附图编号，且其余数字标识图式中的元件或组件。可以通过使用类似数字来标识不同图式之间的类似元件或组件。举例来说，108-1可指代图1中的元件“08”，且类似元件在图2中可表示为208。可使用连字符和额外数字或字母指代图式内的类似元件。参见例如图1中的元件123-1、123-s。如将了解，可添加、交换和/或去除本文中的各种实施例中展示的元件，以便提供本公开的数个额外实施例。另外，如将了解，图式中提供的元件的比例和相对标度意图说明本发明的某些实施例，且不应以限制性意义理解。
20.图1为根据本公开的数个实施例的呈包含存储器装置108-1到108-s和存储器装置108-s+1到108-m的计算系统100的形式的设备的框图。存储器装置108-1到108-s和存储器装置108-s+1到108-m称为存储器装置108。如本文中所使用，例如计算系统100、主机102、存储器系统104和/或存储器装置108还可被单独地视为“设备”。在这一实例中，计算系统100包含经由接口耦合到存储器系统104的主机102。接口可在存储器系统104与主机102之间传递控制、地址、数据和其它信号。接口可包含经由引脚119将存储器系统104耦合到主机102的命令/地址总线112和数据总线116-1、
……
、116-n。在一些实施例中，命令/地址总线112可由单独的命令总线和地址总线构成。在一些实施例中，命令/地址总线112和数据总线116可为共同总线的部分。命令/地址总线112可将信号从主机102传递到控制器106，诸如用于定时的时钟信号、复位信号、芯片选择、存储器装置108的地址、奇偶校验信息等。命令/地址总线112可供控制器106用来将警报信号发送到主机102。命令/地址总线112可根据协议进行操作。接口可为采用合适协议的物理接口。这一协议可为定制的或专用的，或接口可采用标准化协议，诸如外围组件互连高速(pcie)、gen-z互连、加速器(ccix)的高速缓存相干互连等。在一些实施例中，控制器106为串行存在检测(spd)集线器或简称“集线器”，其可包含温度传感器、时钟功能、隔离电路(例如，将模块上的总线(诸如一或多个总线114)与其它总线或主机102(诸如，经由总线112或总线116)隔离的能力)。在一些情况下，控制器106为寄存器时钟驱动器(rcd)，诸如rdimm或lrdimm上采用的rcd。
21.总线112和总线116可经由引脚119将信号从主机102提供到存储器系统104。存储器系统104可包含引脚119。存储器系统104可通过引脚119接收信号。举例来说，存储器系统104可经由总线112、116通过引脚119接收命令、地址和/或数据，以及其它信号。如本文中所使用，引脚119将存储器系统104物理地耦合到计算系统100。存储器系统的引脚119为实现存储器系统与计算系统100之间的通信的物理接口。耦合存储器系统104与主机102的接口可通过金属连接形成物理连接。接口的引脚119可由金属(诸如，铜、镍和/或金，以及其它类型的金属)构成。引脚119可包含顶部引脚和底部引脚。顶部引脚和底部引脚可包含形成在电路板的两侧上的引脚，且并不意图限制存储器系统104上的引脚的定向。
22.计算系统100可为个人膝上型计算机、台式计算机、数码相机、移动电话、存储卡读卡器，或启用物联网(iot)的装置，以及各种其它类型的系统。为了清楚起见，已简化计算系统100以聚焦于与本公开特别相关的特征。主机102可包含能够存取存储器系统104的数个
处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路系统)。在一些实施例中，主机102可包括适合在部署存储器系统104之前(例如，在出售、运输或使用存储器系统104之前)测试存储器系统104和/或存储器装置108的测试电路系统。本领域的普通技术人员将熟悉可用于测试存储器系统104中的测试电路系统。
23.存储器系统104可提供用于计算系统100的主存储器，或可在整个计算系统100中用作额外存储器或存储装置。借助于实例，存储器系统104可为双列直插存储器模块(dimm)，其包含作为诸如ddr5的双数据速率(ddr)dram操作的存储器装置108、诸如gddr6的图形ddr dram或另一类型的存储器系统。实施例不限于特定类型的存储器系统104。存储器装置108的其它实例包含ram、rom、sdram、pcram、rram、快闪存储器和三维交叉点等。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。存储器装置108-1到108-s耦合到第一数据总线116-1。存储器装置108-s+1到108-m耦合到第二数据总线116-n。数据总线116可为主机102与存储器系统104之间的读取/写入操作提供数据。
24.存储器系统104可包含经由相应的总线114-1到114-s和总线114-s+1到114-m耦合到存储器装置108的控制器106。总线114-1到114-s和总线114-s+1到114-m可称为总线114。总线114可称为内部命令/地址总线114(例如，在存储器系统104内部，与主机102与存储器系统104之间的命令/地址总线112相反)。在各种实例中，引脚119与存储器装置108之间的物理连接(未展示)(包含总线114)可称为共享总线114。总线114-1到114-s可为第一共享命令总线，且总线114-s+1到114-m可为第二共享命令总线。
25.控制器106可实施为硬件、固件和/或软件。举例来说，控制器106可为耦合到包含物理接口的印刷电路板的专用集成电路(asic)。控制器106可由此将来自命令/地址总线112的命令和/或地址信号从主机102传达到存储器装置108。在一些实施例中，控制器106可在将来自主机102的命令和/或地址信号传达到存储器装置108之前对其执行命令和/或地址转换。控制器106可以与在主机102与存储器系统104之间操作命令/地址总线112的协议相同或不同的协议操作命令/地址总线114。控制器106可使用总线114将命令和/或地址信号、时钟信号、选择信号和其它相关信号发送到存储器装置108。举例来说，控制器106可使用总线114将激活命令和预充电命令发送到存储器装置108。存储器装置108可使用总线114将误差信号、复位信号和其它相关信号发送到控制器106。因此，控制器106为主机102提供对存储器装置108的存取。用于存储器装置108的命令的实例包含用于存储器装置108上的数据的读取命令、写入命令和擦除命令，以及其它命令。存储器系统104可包含单独的集成电路，或控制器106和存储器装置108两者可在相同集成电路上。
26.本文中所描述的实例可适用于作为高瞬时电流命令的命令。高瞬时电流命令为在执行时使存储器装置具有高和瞬时的电流汲取的命令。如果电流汲取大于阈值或大于各种其它命令，那么电流汲取可为高的。如果与其它命令相比，单个命令的执行的当前汲取的分配在持续时间内，那么电流汲取可为瞬时的。举例来说，如果电流汲取延伸超过1ns，那么电流汲取可为瞬时的。激活命令和预充电命令为高瞬时电流命令的实例。因此，就激活命令和/或预充电命令而言提供的任何实例也可就高瞬时电流命令而言提供。
27.存储器装置108中的每一个可包含熔丝阵列(例如，熔丝阵列123-1到123-s和熔丝阵列123-s+1到123-m)。熔丝阵列123-1到123-s和熔丝阵列123-s+1到123-m可称为熔丝阵列123。存储器装置108各自经说明为包含熔丝阵列123中的不同者。每一存储器装置108可为单独的存储器裸片，其也可称为芯片。可利用熔丝阵列123来存储可用于改变从控制器106提供到存储器装置108的命令的执行的时序的设置。
28.如本文中所使用，熔丝阵列为可编程元件阵列。熔丝阵列可包含熔丝元件。熔丝元件的实例包含反熔丝元件，且熔丝阵列可包含数个熔丝和/或数个反熔丝。
29.存储器装置108中的每一个可包含延迟元件(例如，延迟元件125-1到125-s和延迟元件125-s+1到125-m)。延迟元件125-1到125-s和延迟元件125-s+1到125-m可称为延迟元件125。存储器装置108各自经说明为包含延迟元件125中的不同者。可利用延迟元件125来改变从控制器106提供到存储器装置108的命令的执行的时序。如本文中所使用，“延迟元件”为可编程元件。举例来说，延迟元件可为开关。延迟元件中的每一延迟元件可以是不同的开关。延迟元件可编程成选择可用于改变命令的执行的时序的路径。
30.存储器装置108可组织成等级117-1、117-2和信道118-1、118-2。等级117-1、117-2可称为等级117，而信道118-1、118-2可称为信道118。如本文中所使用，等级(例如，等级117)为一组存储器装置108，其连接到因此同时存取的同一芯片选择。一个等级中的存储器装置108可同时从控制器106接收命令。等级117-1可包含存储器装置108-1到108-s。等级117-2可包括存储器装置108-s+1到108-m。一个等级中的存储器装置108中的每一个可共享从控制器106到存储器装置108的命令路径。举例来说，存储器装置108-1到108-s可共享命令路径，而存储器装置108-s+1到108-m共享不同的命令路径。
31.信道118可包括等级117。举例来说，信道118-1可包括等级117-1和在电路板上的等级117-1的相对侧上实施的不同等级(未展示)。信道118-2可包括等级117-2和在电路板上的等级117-2的相对侧上实施的不同等级(未展示)。
32.主机102可包括编程模块103。编程模块103可用于例如对延迟元件125进行编程。编程模块103可读取存储在熔丝阵列123中的设置，且可将设置广播到延迟元件125以对延迟元件125进行编程。在各种情况下，在部署和/或出售存储器系统104和/或计算系统100之前，熔丝阵列123可由存储器系统104的制造商进行编程以将设置存储在熔丝阵列123中。
33.熔丝阵列123可为包含多个熔丝和/或反熔丝的阵列、快闪存储器单元阵列、相变存储器单元阵列或其组合。熔丝阵列123可与可配置成从熔丝阵列123检索设置的控制器106和/或编程模块103耦合。此外，控制器106和/或编程模块103可配置成将设置传输到存储器装置108的一或多个延迟元件125(例如，在初始化程序、通电程序期间)。在一些实施例中，控制器106和/或编程模块103可包含配置成存取(例如，编程/写入、读取)熔丝阵列123的熔丝逻辑。此外，控制器106和/或编程模块103可包含配置成将从熔丝阵列123检索到的信息发送(例如，传输、广播、散播)到延迟元件125的广播逻辑。
34.存储在熔丝阵列123中的信息可在整个裸片(例如，在通电时)广播(例如，串行地)，且可根据操作信息来操作裸片的方面。广播熔丝数据可包含将熔丝令牌从一个存储器区段传递到另一存储器区段，且将相关信息写入到其中熔丝令牌处于作用中的存储器区段中的锁存器。
35.图2为根据本公开的数个实施例的呈包括延迟元件225的存储器装置208的形式的
设备的框图。存储器装置208包含命令/地址电路系统218、命令解码器221、延迟元件225、列解码器232和行解码器。存储器装置208还可包含地址解码器220、存储器阵列226、感测电路系统228、i/o电路系统222和读取/写入电路230。
36.存储器装置208类似于图1中所说明的存储器装置108中的任一个。命令/地址电路系统218将信号提供到地址解码器220和/或命令解码器221。提供到命令解码器221的信号可由可来源于主机和/或测试电路系统(未具体说明)的命令/地址电路系统218提供。这些信号可包含芯片启用信号、写入启用信号、地址锁存信号、预充电信号和/或激活信号等，其用于控制对存储器阵列226执行的操作。这类操作可包含数据读取操作、数据写入操作、数据擦除操作、数据移动操作、预充电操作、激活操作等。在各种实施例中，命令/地址电路系统218负责执行来自控制器的指令。命令/地址电路系统218可包括状态机、定序器和/或某一其它类型的控制电路系统，其可以硬件、固件或软件或这三者的任何组合的形式实施。
37.可经由通过读取/写入电路系统230将存储器阵列226耦合到i/o电路系统222的数据线将数据提供到存储器阵列226和/或从存储器阵列226提供数据。i/o电路系统222可用于通过接口与主机和/或测试电路系统进行双向数据通信。读取/写入电路系统230用于将数据写入到存储器阵列226或从存储器阵列226读取数据。作为实例，读取/写入电路系统230可包括各种驱动器、锁存电路系统等。在一些实施例中，数据路径可绕过命令/地址电路系统218。
38.命令/地址电路系统218可锁存经由接口提供的地址信号。地址解码器220利用行解码器224和列解码器232接收和解码地址信号以存取存储器阵列226。通过使用感测电路系统228感测在感测线上的电压和/或电流变化，可从存储器阵列226读取数据。感测电路系统228可耦合到存储器阵列226。每一存储器阵列226和对应的感测电路系统228可构成存储器装置208的存储体(bank)。感测电路系统228可包括例如感测放大器，其可读取且锁存来自存储器阵列226的数据的页(例如，行)。
39.存储器阵列226可包括以通过存取线(其可在本文中称为字线或选择线)耦合的行和由感测线(其可在本文中称为数字线或数据线)耦合的列布置的存储器单元。尽管存储器阵列226展示为单个存储器阵列，但存储器阵列226可表示以存储器装置208的存储体布置的存储器阵列。存储器阵列226可包含数个存储器单元，诸如易失性存储器单元(例如，dram存储器单元，以及其它类型的易失性存储器单元)和/或非易失性存储器单元(例如，rram存储器单元，以及其它类型的非易失性存储器单元)。
40.命令/地址电路系统218可将命令提供到命令解码器221。命令解码器221可对表示诸如激活命令和预充电命令的命令的信号进行解码。延迟元件225可从命令解码器221接收经解码信号(例如，经解码命令)。个别延迟元件可缩短或延长存储器装置208内部的命令路径的默认时序。
41.如本文中所使用，命令路径可包含用于将信号提供到存储器阵列226的物理连接，其中信号表示命令。命令路径可包含命令/地址电路系统218内部的路径、从命令/地址电路系统218到命令解码器221的路径、命令解码器221内部的路径、从命令解码器221到延迟元件225的路径、延迟元件225内部的路径和/或从延迟元件225到行解码器224和/或列解码器232的路径。命令路径可为金属连接，以及可用于传递/接收表示命令的信号的其它类型的物理连接。在图3中进一步描述延迟元件225。
42.行解码器224和列解码器232可从延迟元件225接收信号。存储器阵列226和/或感测电路系统228可从行解码器224和/或列解码器232接收信号。信号可使例如存储器阵列226的行和/或列被激活和/或预充电。信号可使通常耦合到选择线和/或感测线的存储器单元被激活和/或预充电，或可使选择线和/或感测线被激活和/或预充电。通常耦合到选择线和/或感测线的存储器单元的激活和/或预充电可称为激活命令的执行和/或预充电命令的执行。
43.尽管延迟元件225展示为与命令解码器221和/或命令/地址电路系统218分开，但延迟元件225可与命令解码器221和/或命令/地址电路系统218集成。还可在行解码器224与存储器阵列226和/或列解码器232与存储器阵列226之间实施延迟元件225。
44.图3为根据本公开的数个实施例的延迟路径325的实例。延迟路径325包含输入334和输出337。输入和输出可在命令路径的任何部分上。输入和输出之间为三个延迟块331-1、331-2、331-3。延迟块331-1、331-2、331-3还可称为延迟元件331-1、331-2、331-3。延迟路径325还包含延迟调整输入336。延迟调整输入336表示锁存熔丝状态，其用于选择命令路径中的延迟量。延迟调整输入336可经由选择器块338-1、338-2、338-3选择或激活延迟块331的任何组合。延迟调整输入336示出为连接到三个不同的延迟选择器块338-1、338-2、338-3，其任何组合可利用延迟调整输入336进行选择以改变输入334与输出337之间所施加的总延迟。如所说明，在使用选择器块338-1、338-2、338-3实施的三种不同的延迟状态下，可选择八个不同的单独延迟。实施例不限于三种延迟状态，这是因为其它数量的延迟状态是可能的。
45.举例来说，延迟块331可表示串联添加以延迟信号的反相器，然而实施例不限于这一实例。延迟块331还可表示延迟信号的可编程电容器和/或可编程栅极。延迟调整输入336可激活选择器块338，其可与延迟块331多路复用以有效地在输入334与输出337之间产生可寻址或可选择的可变延迟路径。
46.可利用存储在熔丝阵列中的设置对延迟块331进行编程。在部署对应的存储器系统之前，可利用设置对熔丝阵列进行编程。熔丝阵列可由对应存储器系统的提供者进行编程。熔丝阵列可由主机和/或测试电路系统进行编程。举例来说，熔丝阵列可由图1的编程模块103进行编程。可经由延迟调整输入336广播从熔丝阵列读取的设置，以利用选择器块338-1、338-2、338-3对延迟块331进行编程。
47.对延迟块331进行编程可包含将延迟块331设置成非默认状态或将延迟块331设置成默认状态。通过避免将延迟块331设置成非默认状态，可将延迟块331设置成默认状态。
48.使延迟块331保持默认状态可产生对应的延迟路径325，其可称为路径的默认延迟。将延迟块331设置成设置状态可使得用于表示命令的信号的路径325采用不同延迟。默认延迟路径325可具有默认延迟，可通过激活延迟块331-1、331-2、331-3而将其它延迟添加到所述默认延迟。尽管图3展示三个延迟块331，但多于或少于三个延迟块331可编程成修改延迟路径325的延迟。
49.图4说明根据本公开的数个实施例的用于使用延迟元件来修改命令时序的方法480的实例流程图。方法480可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法480由图1的存储器装置108和/或主
机102执行。虽然以特定序列或次序展示，但是除非另外规定，否则可修改过程的次序。因此，说明的实施例应仅作为实例理解，且说明的过程可以不同次序执行，且一些过程可并行执行。另外，可以在各种实施例中省略一或多个过程。因此，并非在每一实施例中需要所有过程。其它过程流程是可能的。
50.在框481处，可经由共享命令总线在多个存储器装置中的每一存储器装置处接收命令，其中存储器装置中的每一个包括至少一个延迟元件，其配置成相对于多个命令路径、至少一个存储器阵列和/或至少一个解码器中的其它者来更改经解码命令的时序。一定数量的延迟元件中的每一个可从多个解码器中的对应一者接收信号。一定数量的延迟元件中的每一个可与其它数量的延迟元件中的每一个相同。在相同配置中，各数量的延迟元件可包括相同数目的延迟元件。“延迟元件的单元的配置”是指延迟元件在被编程之前或被编程之后彼此耦合且耦合到选择器块的方式。延迟元件中的每一个在被编程之前可具有相同配置。
51.在框482处，可利用与存储器装置中的每一个相关联的至少一个解码器在存储器装置中的每一个处对命令进行解码，以产生用于存储器装置中的每一个的经解码命令。
52.在框483处，可在存储器装置中的每一个的延迟元件处接收经解码命令。可从解码器接收经解码命令。命令可例如为激活命令和/或预充电命令。
53.在框484处，通过利用存储器装置中的每一个的相应延迟元件配置的存储器装置中的每一个的相应命令路径，在存储器装置中的每一个的存储器阵列处接收经解码命令。延迟元件可相对于多个命令路径中的其它者更改经解码命令的时序。延迟元件可用于选择命令路径的延迟，经由所述命令路径将经解码命令提供到存储器阵列。每一存储器装置可具有借此执行命令的单个命令路径。可利用延迟元件来配置命令路径的时序。举例来说，任何给定延迟元件可配置成保持命令路径的默认时序，或增加命令路径的延迟或减少命令路径的延迟。
[0054]“经解码命令的时序”是指经解码命令的执行的时序。尽管本文中将命令和/或经解码命令描述为单个信号，但命令和/或经解码命令可包括多个信号。经解码命令的时序还可以指对应于命令和/或经解码命令的一或多个信号的时序。“经解码命令的时序”可描述用于执行对应于命令和/或经解码命令的激活操作和/或预充电操作的一或多个信号的时序。
[0055]
多个存储器装置中的每一个可经由共享命令总线来接收命令。存储器装置中的每一个可经由共享命令总线从存储器子系统的控制器接收命令。共享命令总线可用于同时将相同命令提供到耦合到共享命令总线的存储器装置中的每一个。
[0056]
可通过多个命令路径在存储器阵列处接收经解码命令，其中多个存储器装置中的每一个包括与多个命令路径不同的命令路径。存储器装置中的每一个的命令路径可基于命令路径的时序而不同。不共享命令总线以接收命令的两个存储器装置可具有具备相同时序的命令路径。命令路径的时序可描述经由命令路径执行经解码命令的时序。与其它命令路径相比，对应于不同存储器装置的命令路径中的每一个可具有不同时序。
[0057]
在各种情况下，多个命令路径中的每一个的时序基于延迟元件的编程而不同。延迟元件的编程可包含设置延迟元件(例如，设置状态)或避免设置延迟元件，使得延迟元件保持默认状态。多个命令路径中的每一个的时序可基于耦合到延迟元件的选择器块的激活
而不同。可使用选择器块来设置延迟元件的状态。可使用存储在熔丝阵列中的数据对选择器块进行编程。经解码命令到多个存储器装置的递送可基于经由延迟元件引入的延迟而延迟。
[0058]
基于延迟元件的编程，可在多个存储器装置中的每一个处分配经解码命令的执行的时序。命令的每一执行可在不同时间开始。命令的执行的分配可为相等分配，使得不同时执行两个命令。
[0059]
可基于延迟元件的编程，在多个存储器装置中的每一个处分配经解码命令的执行的电流汲取。电流汲取可描述存储器装置执行经解码命令的电力的使用。电流可经由电力递送网络提供到存储器装置。
[0060]
在各种实例中，可同时在不同存储器装置中执行两个命令或更多个命令，其中与其它存储器装置中的其它命令的执行的默认时序相比，延迟两个命令的执行的时序。同时执行命令的不同存储器装置的延迟元件可类似地配置成使得存储器装置的命令路径具有与共享命令总线的其它存储器装置的命令路径的延迟不同的相同延迟。
[0061]
在各种情况下，延迟元件可接收经解码命令。可从解码器接收命令。与共享命令总线的不同设备实施经解码命令的不同时序相比，延迟元件可更改在阵列处实施经解码命令的时序。如本文中所使用，可使用信号执行与经解码命令一致的操作来实施经解码命令。经解码命令可为预充电命令和/或激活命令等。经解码命令可包括用于阵列的激活命令和预充电命令中的至少一个。
[0062]
延迟元件中的每一个可处于提供经解码命令的实施的默认时序的默认状态。在各种实例中，存储器装置中的仅一个包括处于默认状态的延迟元件。与不同设备实施经解码命令的不同时序相比，延迟元件可配置成基于延迟元件的编程来延迟经解码命令的时序。相对于在不同存储器装置中实施经解码命令的时序提供在存储器装置中实施经解码命令的时序。
[0063]
共享命令总线可在存储器系统的同一等级中的存储器装置之间共享。存储器系统的同一等级中的存储器装置可共享存储器系统的接口的多个引脚。多个引脚可耦合到共享命令总线。
[0064]
在各种实例中，主机的编程模块可用于基于从熔丝阵列读取的设置来对存储器系统的存储器装置的延迟元件进行编程。编程模块可接收和/或读取对应于存储器系统的多个存储器装置的执行次序。多个存储器装置中的每一个可包括延迟元件和存储器阵列。多个存储器装置中的每一个可与存储器系统共享命令总线。响应于执行次序的接收，可以不同方式对延迟元件进行编程，使得多个存储器装置内部的命令路径对于存储器装置中的每一个具有不同延迟。
[0065]
多个存储器装置内部的命令路径可将命令分配到对应存储器阵列的对应存储体。多个存储器装置中的每一个可对应于存储器子系统的同一等级。
[0066]
存储器装置的延迟元件的配置可包含延迟元件的数量和延迟元件如何耦合。举例来说，延迟元件的配置可包含延迟元件的激活。编程模块可通过设置延迟元件的不同组合而以不同方式对延迟元件进行编程，以产生命令路径对存储器装置中的每一个的不同延迟。
[0067]
图5说明可在其内执行用于使得机器执行本文中所论述的各种方法的指令集的计
算机系统590的实例。在各种实施例中，计算机系统590可对应于包含、耦合到或利用存储器系统(例如，图1的存储器系统104)或可用于执行控制器(例如，图2的命令/地址电路系统218)的操作的系统(例如，图1的计算系统100)。在替代性实施例中，机器可连接(例如联网)到lan、内联网、外联网和/或互联网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的能力进行操作。
[0068]
所述机器可以是个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝式电话、网络设备、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定待由所述机器采取的动作的指令集的任何机器。此外，虽然说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行指令集(或多个指令集)以执行本文中所论述的方法中的任何一种或多种方法。
[0069]
实例计算机系统590包含经由总线596彼此通信的处理装置591、主存储器593(例如，只读存储器(rom)、快闪存储器、动态随机存取存储器(dram)，诸如同步dram(sdram)或rambus dram(rdram)等)、静态存储器597(例如，快闪存储器、静态随机存取存储器(sram)等)和数据存储系统598。
[0070]
处理装置591表示一或多个通用处理装置，诸如微处理器、中央处理单元等。更确切地说，处理装置可为复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置591也可为一或多个专用处理装置，诸如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等。处理装置591配置成执行指令592以用于执行本文中所论述的操作和步骤。计算机系统590可进一步包含网络接口装置594以在网络595上通信。
[0071]
数据存储系统598可包含机器可读存储媒体599(也称作计算机可读媒体)，在所述机器可读存储媒体上存储有一或多组指令592或体现本文中所描述的方法或功能中的任何一或多个的软件。指令592还可在由计算机系统590执行期间完全或至少部分地驻留在主存储器593内和/或处理装置591内，主存储器593和处理装置591也构成机器可读存储媒体。
[0072]
在一个实施例中，指令592包含实施对应于图1的主机102和/或存储器装置108的功能性的指令。尽管在实例实施例中将机器可读存储媒体599展示为单个媒体，但应认为术语“机器可读存储媒体”包含存储一或多个指令集的单个媒体或多个媒体。还应认为术语“机器可读存储媒体”包含能够存储或编码供机器执行的指令集且使机器执行本公开的方法中的任何一或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学介质和磁性介质。
[0073]
如本文中所使用，“数个”某物可指这类事物中的一或多个。举例来说，数个存储器装置可指一或多个存储器装置。“多个”某物意指两个或更多个。另外，如本文所使用的诸如“n”的指定符，尤其相对于图式中的附图标记，指示如此指定的数个特定特征可与本公开的数个实施例一起包含。
[0074]
本文中的图式遵循编号惯例，其中前一或多个数字对应于附图编号，且其余数字标识图式中的元件或组件。可以通过使用类似数字来标识不同图式之间的类似元件或组件。如将了解，可添加、交换和/或去除本文中的各种实施例中展示的元件，以便提供本公开
的数个额外实施例。另外，图式中提供的元件的比例和相对标度意图说明本公开的各种实施例，且不以限制性意义来使用。
[0075]
尽管已在本文中说明且描述了具体实施例，但本领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的具体实施例。本公开意图涵盖本公开的各种实施例的修改或变化。应理解，以上描述是以说明性方式而非限制性方式进行。对于本领域的一般技术人员而言在审阅上述描述之后上述实施例的组合和本文中未具体描述的其它实施例将为显而易见的。本公开的各种实施例的范围包含使用以上结构和方法的其它应用。因此，本公开的各种实施例的范围应参考所附权利要求书以及这些权利要求书所授予的等效物的完整范围来确定。
[0076]
在前述详细描述中，出于精简本公开的目的而将各种特征一起分组在单个实施例中。本公开的这一方法不应被理解为反映本公开的所公开实施例必须使用比每个权利要求中明确陈述的特征更多的特征的意图。相反，如所附权利要求书所反映，本发明主题在于单个所公开实施例的不到全部的特征。因此，所附权利要求书特此并入于具体实施方式中，其中每项权利要求就其自身而言作为单独实施例。

技术特征：

1.一种方法，其包括：经由共享命令总线在多个存储器装置中的每一存储器装置处接收命令，其中所述存储器装置中的每一个包括：至少一个延迟元件，其配置成相对于多个命令路径中的其它者更改经解码命令的时序，至少一个存储器阵列，和至少一个解码器；利用与所述存储器装置中的每一个相关联的至少一个解码器在所述存储器装置中的每一个处对所述命令进行解码以产生用于所述存储器装置中的每一个的经解码命令；在所述存储器装置中的每一个的延迟元件处接收所述经解码命令；及通过利用所述存储器装置中的每一个的相应延迟元件配置的所述存储器装置中的每一个的相应命令路径，在所述存储器装置中的每一个的所述存储器阵列处接收所述经解码命令。2.根据权利要求1所述的方法，其进一步包括通过所述命令路径在多个存储器阵列处接收所述经解码命令，其中所述存储器装置中的每一个包括与所述命令路径不同的命令路径。3.根据权利要求2所述的方法，其中所述命令路径中的每一个的时序基于所述延迟元件的编程而不同。4.根据权利要求3所述的方法，其中所述命令路径的所述时序基于耦合到所述延迟元件的选择器块的激活而不同。5.根据权利要求4所述的方法，其进一步包括基于经由所述延迟元件引入的延迟而延迟将经解码命令递送到所述存储器装置。6.根据权利要求4所述的方法，其进一步包括基于所述延迟元件的所述编程而在所述存储器装置处分配所述经解码命令的执行的时序。7.根据权利要求6所述的方法，其进一步包括基于所述延迟元件的所述编程而在所述存储器装置中的每一个处分配所述经解码命令的所述执行的电流汲取。8.一种设备，其包括：存储器单元阵列；延迟元件；解码器，其耦合到所述存储器单元阵列和所述延迟元件，其中所述解码器配置成对命令进行解码以产生包括所述阵列的激活命令和预充电命令中的至少一个的经解码命令；其中所述延迟元件配置成：接收所述经解码命令；及与共享命令总线的不同设备实施所述经解码命令的不同时序相比，更改在所述阵列处实施所述经解码命令的时序。9.根据权利要求8所述的设备，其中所述延迟元件中的每一个处于提供所述经解码命令的所述实施的默认时序的默认状态。10.根据权利要求9所述的设备，其中所述延迟元件进一步配置成与所述不同设备实施所述经解码命令的所述不同时序相比，基于所述延迟元件的编程而延迟所述经解码命令的
所述时序。11.根据权利要求9所述的设备，其中所述延迟元件进一步配置成与所述不同设备实施所述经解码命令的所述不同时序相比，基于所述延迟元件的所述编程而加快所述经解码命令的所述时序。12.根据权利要求8所述的设备，其中所述命令总线在所述设备与存储器系统的同一等级中的不同设备之间共享。13.根据权利要求12所述的设备，其进一步包括所述存储器系统的多个引脚，所述多个引脚耦合到所述命令总线且在所述设备与存储器子系统的同一等级中的所述不同设备之间共享。14.根据权利要求8所述的设备，其中所述延迟元件由所述设备的提供者编程。15.一种设备，其包括：编程模块，其配置成：接收对应于存储器系统的多个存储器装置的执行次序，其中所述存储器装置中的每一个包括延迟元件和存储器阵列，且其中所述存储器装置中的每一个与所述存储器系统共享命令总线；及响应于所述执行次序的接收，以不同方式对所述延迟元件中的每一个进行编程，使得所述存储器装置内部的命令路径对于所述存储器装置中的每一个具有不同延迟。16.根据权利要求15所述的设备，其中所述存储器装置内部的所述命令路径将所述命令分配到对应存储器阵列的对应存储体。17.根据权利要求15所述的设备，其中所述存储器装置中的每一个属于所述存储器系统的一个等级。18.根据权利要求15所述的设备，其中延迟元件的每一相应单元包括相同数量的延迟元件。19.根据权利要求18所述的设备，其中所述存储器装置中的每一个包括来自所述延迟元件的相同数量的延迟元件，每一相应数量的延迟元件包括相同配置的所述延迟元件。20.根据权利要求19所述的设备，其中所述相同配置包含延迟元件的相同激活。21.根据权利要求15所述的设备，其中编程模块进一步配置成通过设置所述延迟元件的不同组合而以不同方式对所述延迟元件进行编程，以产生所述命令路径对于所述存储器装置中的每一个的所述不同延迟。

技术总结

本公开涉及用于存储器装置中的命令时序的延迟元件。在存储器装置中执行命令的时序可受延迟元件的影响。延迟元件单元的所述延迟元件可引起命令路径的可变延迟。可基于存储在存储器装置的熔丝阵列中的设置来激活所述延迟元件。所述延迟元件可用于改变所述存储器装置的电流汲取的时序。的电流汲取的时序。的电流汲取的时序。

技术研发人员：

J

受保护的技术使用者：

美光科技公司

技术研发日：

2022.08.24

技术公布日：

2023/3/2