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包括管道锁存电路的半导体器件的制作方法

包括管道锁存电路的半导体器件
1.相关申请的交叉引用
2.本技术要求2021年8月31日在韩国知识产权局提交的申请号为10-2021-0115970的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
3.本公开涉及一种包括管道锁存电路的半导体器件。

背景技术：

4.半导体器件可以包括管道锁存电路，该管道锁存电路包括多个锁存电路以便有效地处理在其中传输的信号。管道锁存电路的信号处理方案可以被实现为使得锁存同步于输入时序所输入的信号并且同步于输出时序来输出所锁存的信号。

技术实现要素：

5.在一个示例中，半导体器件可以包括：输入控制信号生成电路，其在执行内部操作时生成输入控制信号，以及，基于时钟的频率是否对应于预设的频率范围来调整生成输入控制信号的时间点；输出控制信号生成电路，其在执行内部操作时在等待时间过去之后生成输出控制信号；以及管道锁存电路，其：基于输入控制信号来对输入数据进行锁存，以及，基于输出控制信号来输出被锁存的输入数据作为输出数据。
6.在一个示例中，半导体器件可以包括：输入数据生成电路，其：在执行内部操作时生成输入数据，以及，基于时钟的频率是否对应于预设的频率范围来调整生成输入数据的时间点；第一锁存电路，其：通过基于输入控制信号的第一比特位来对输入数据进行锁存而生成第一锁存数据，以及，基于输出控制信号的第一比特位来输出第一锁存数据作为输出数据；以及第二锁存电路，其：通过基于输入控制信号的第二比特位来对输入数据进行锁存而生成第二锁存数据，以及，基于输出控制信号的第二比特位来输出第二锁存数据作为输出数据。
附图说明
7.图1是示出根据本公开的示例的半导体器件的配置的框图。
8.图2是示出图1所示的等待时间集(latency set)信息信号生成电路的示例的图。
9.图3是用于说明图2所示的等待时间集信息信号生成电路的操作的表。
10.图4是用于说明图1所示的等待时间信号生成电路的操作的表。
11.图5是示出图1所示的时序控制信号生成电路的示例的电路图。
12.图6是用于说明图5所示的时序控制信号生成电路的操作的表。
13.图7是示出图1所示的内部输入控制信号生成电路的示例的电路图。
14.图8是示出图1所示的内部输入控制信号生成电路的另一示例的电路图。
15.图9是示出图1所示的输入数据生成电路的示例的电路图。
16.图10是示出图1所示的输入数据生成电路的另一示例的电路图。
17.图11是示出图1所示的管道锁存电路的示例的图。
18.图12和图13是用于说明在图1所示的半导体器件中执行的内部操作的时序图。
具体实施方式
19.在下面实施例的描述中，术语“预设的”指示当参数在过程或算法中使用时，该参数的数值是预先决定的。根据实施例，该参数的数值可以在过程或算法开始时或在过程或算法执行的同时被设置。
20.诸如“第一”和“第二”等用于区分各种部件的术语不受这些部件的限制。例如，第一部件可以被称为第二部件，反之亦然。
21.当一个部件被称为“耦接”或“连接”到另一部件时，应当理解的是，这些部件可以彼此直接耦接或连接，或者通过介于其间的另一部件而彼此耦接或连接。另一方面，当一个部件被称为“直接耦接”或“直接连接”到另一部件时，应当理解的是，这些部件彼此直接耦接或连接，而不存在介于其间的另一部件。
[0022]“逻辑高电平”和“逻辑低电平”被用于描述信号的逻辑电平。具有“逻辑高电平”的信号区别于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于具有“逻辑高电平”的信号时，具有第二电压的信号可以对应于具有“逻辑低电平”的信号。根据一个实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据一个实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，具有逻辑高电平的信号可以根据实施例而被设置为具有逻辑低电平，而具有逻辑低电平的信号可以根据实施例而被设置为具有逻辑高电平。
[0023]
在下文中，将通过实施例更详细地描述本公开的教导。这些实施例仅用于举例说明本公开的教导，而本公开的保护范围不受这些实施例的限制。
[0024]
本公开的一些示例针对包括管道锁存电路的半导体器件。
[0025]
根据本公开的示例，当基于时钟频率来改变管道锁存电路中锁存的数据被输出的时间点时，通过根据时钟频率是否对应于预设的频率范围来调整数据被输入到管道锁存电路的时间点，可以不管时钟频率而防止重写(overwrite)，并且可以使随着管道锁存电路中包括的锁存电路的数量增加而增大的输出负载减少。
[0026]
图1是示出根据本公开的示例的半导体器件10的配置的框图。如图1所示，半导体器件10可以包括寄存器电路(register)101、频率信息信号生成电路(fis gen)103、等待时间集信息信号生成电路(lss gen)105、等待时间信号生成电路(ls gen)107、时序控制信号生成电路(tcs gen)109、命令输入电路(command input circuit)111、数据储存电路(data storage circuit)113、输入控制信号生成电路115、输出控制信号生成电路121、输入数据生成电路(din gen)127、管道锁存电路(pipe latch)129和数据输出电路(data output circuit)131。在本实施例中，半导体器件10可以用存储器件来实现。可以从外部设备(未示出)向半导体器件10施加命令cmd、时钟clk和数据时钟wck，并且半导体器件10可以执行包括写入操作和读取操作的各种内部操作。本实施例描述了半导体器件10执行各种内部操作之中的读取操作的示例。
[0027]
寄存器电路101可以储存和输出频率信息码op、频率比信息信号rto和模式使能信
号en。寄存器电路101可以从外部设备(未示出)接收和储存关于频率信息码op、频率比信息信号rto和模式使能信号en的信息。频率信息码op可以具有关于时钟clk的频率的信息。例如，当时钟clk的频率为第一频率时，频率信息码op可以具有第一逻辑电平组合。当时钟clk的频率为第二频率时，频率信息码op可以具有第二逻辑电平组合。频率比信息信号rto可以指示时钟clk的频率与数据时钟wck的频率之间的比。例如，当时钟clk的频率与数据时钟wck的频率之间的比为1:2时，频率比信息信号rto可以具有第一逻辑电平。当时钟clk的频率与数据时钟wck的频率之间的比为1:4时，频率比信息信号rto可以具有第二逻辑电平。第一逻辑电平和第二逻辑电平可以分别被设置为逻辑高电平和逻辑低电平。根据一个实施例，第一逻辑电平和第二逻辑电平可以分别被设置为逻辑低电平和逻辑高电平。模式使能信号en可以包括多个信号。每个模式使能信号en可以被激活以执行与内部操作中的数据计算、数据错误信息传输和数据传送中的至少一种相关的模式。
[0028]
频率信息信号生成电路103可以通过对频率信息码op进行解码来生成频率信息信号fis。频率信息信号fis可以包括第一频率信息信号至第j频率信息信号fis《1:j》。第一频率信息信号至第j频率信息信号fis《1:j》可以分别指示时钟clk的不同频率。例如，第一频率信息信号fis《1》可以被激活以指示时钟clk的频率是第一频率。第二频率信息信号fis《2》可以被激活以指示时钟clk的频率是第二频率。
[0029]
等待时间集信息信号生成电路105可以通过对模式使能信号en进行解码来生成指示等待时间集的等待时间集信息信号lss。等待时间集可以包括第一等待时间集、第二等待时间集、第三等待时间集、第四等待时间集和第五等待时间集。等待时间集是指基于由模式使能信号en使能的模式是否被执行而确定的等待时间组。稍后将参考图2详细描述等待时间集信息信号生成电路105的配置和操作方法。
[0030]
等待时间信号生成电路107可以基于频率信息信号fis、频率比信息信号rto和等待时间集信息信号lss来生成指示等待时间的等待时间信号ls。等待时间信号生成电路107可以生成用于基于时钟clk的频率、时钟clk与数据时钟wck之间的频率比、以及等待时间集而改变的等待时间的等待时间信号ls。当时钟clk的频率较高时，等待时间可能会增加。在本实施例中，等待时间是指当半导体器件10被施加有用于读取操作的命令cmd时，将数据输出到外部设备所需的读取等待时间。稍后将参考图4详细描述等待时间信号生成电路107生成等待时间信号ls的操作。
[0031]
时序控制信号生成电路109可以基于时钟频率信息信号fis和等待时间集信息信号lss、而基于时钟clk的频率是否对应于预设的频率范围和等待时间集来生成输入时序控制信号tcs。预设的频率范围可以包括第一频率范围、第二频率范围和第三频率范围。第二频率范围可以被设置为高于第一频率范围。第三频率范围可以被设置在第一频率范围与第二频率范围之间。输入时序控制信号tcs可以包括第一输入时序控制信号tcs《1》和第二输入时序控制信号tcs《2》。
[0032]
当由频率信息信号fis指示的时钟clk的频率对应于预设的频率范围时，时序控制信号生成电路109可以激活输入时序控制信号tcs。例如，当由频率信息信号fis指示的时钟clk的频率对应于第一频率范围时，时序控制信号生成电路109可以激活第一输入时序控制信号tcs《1》。当由频率信息信号fis指示的时钟clk的频率对应于第二频率范围时，时序控制信号生成电路109可以激活第二输入时序控制信号tcs《2》。时序控制信号生成电路109可
以基于由等待时间集信息信号lss指示的等待时间集来激活第一输入时序控制信号tcs《1》和第二输入时序控制信号tcs《2》中的一个。例如，当由频率信息信号fis指示的时钟clk的频率对应于第三频率范围时，时序控制信号生成电路109可以在由等待时间集信息信号lss指示的等待时间集为第一等待时间集和第二等待时间集中的一个时激活第一输入时序控制信号tcs《1》。当由频率信息信号fis指示的时钟clk的频率对应于第三频率范围时，时序控制信号生成电路109可以在由等待时间集信息信号lss指示的等待时间集为第三等待时间集、第四等待时间集和第五等待时间集中的一个时激活第二输入时序控制信号tcs《2》。稍后将参考图5详细描述时序控制信号生成电路109的配置和操作方法。
[0033]
命令输入电路111可以同步于时钟clk从命令cmd生成命令脉冲cmdp和选通脉冲stbp。命令输入电路111可以通过对用于内部操作的命令cmd进行解码来顺序地生成命令脉冲cmdp和选通脉冲stbp。命令cmd的比特位的数量可以基于实施例而被不同地设置。
[0034]
数据储存电路113可以包括储存内部数据id的多个单元阵列。当选通脉冲stbp被输入时，数据储存电路113可以输出储存在单元阵列中的内部数据id。
[0035]
输入控制信号生成电路115可以包括内部输入控制信号生成电路(ipin gen)117和第一计数电路(counter)119。当执行内部操作时，输入控制信号生成电路115可以基于输入时序控制信号tcs、从选通脉冲stbp生成输入控制信号pin。
[0036]
当执行内部操作时，输入控制信号生成电路115可以基于时钟clk的频率是否对应于预设的频率范围、以及基于输入时序控制信号tcs来调整从选通脉冲stbp生成输入控制信号pin的时间点。当输入时序控制信号tcs被激活时，输入控制信号生成电路115可以通过进一步将选通脉冲stbp延迟输入延迟时段来生成输入控制信号pin。另一方面，当输入时序控制信号tcs被去激活时，选通脉冲stbp不被延迟输入延迟时段。输入延迟时段可以包括第一输入延迟时段和第二输入延迟时段。第二输入延迟时段可以被设置为大于第一输入延迟时段。更详细地，当第一输入时序控制信号tcs《1》被激活时，输入控制信号生成电路115可以通过进一步将选通脉冲stbp延迟第一输入延迟时段来生成输入控制信号pin。另一方面，当输入时序控制信号tcs被去激活时，选通脉冲stbp不被延迟第一输入延迟时段。当第二输入时序控制信号tcs《2》被激活时，输入控制信号生成电路115可以通过进一步将选通脉冲stbp延迟第二输入延迟时段来生成输入控制信号pin。另一方面，当输入时序控制信号tcs被去激活时，选通脉冲stbp不被延迟第二输入延迟时段。也就是说，与当第一输入时序控制信号tcs《1》被激活时相比，当第二输入时序控制信号tcs《2》被激活时，输入控制信号生成电路115可以更大程度地调整输入延迟时段。
[0037]
输入控制信号生成电路115可以通过对用于内部操作的选通脉冲stbp的输入进行计数来顺序地激活输入控制信号pin的第一比特位至第n比特位pin《1:n》(n是等于或大于2的自然数)。例如，当选通脉冲stbp第一次被输入时，输入控制信号生成电路115可以激活输入控制信号pin的第一比特位pin《1》。当选通脉冲stbp第n次被输入时，输入控制信号生成电路115可以激活输入控制信号pin的第n比特位pin《n》。此后，当选通脉冲stbp第(n+1)次被输入时，输入控制信号生成电路115可以再次激活输入控制信号pin的第一比特位pin《1》。
[0038]
内部输入控制信号生成电路117可以基于输入时序控制信号tcs、从选通脉冲stbp生成内部输入控制信号ipin。当输入时序控制信号tcs被去激活时，内部输入控制信号生成
电路117可以通过对选通脉冲stbp进行缓冲来输出内部输入控制信号ipin。当输入时序控制信号tcs被激活时，内部输入控制信号生成电路117可以通过将选通脉冲stbp延迟输入延迟时段来输出内部输入控制信号ipin。例如，当第一输入时序控制信号tcs《1》被激活时，内部输入控制信号生成电路117可以通过将选通脉冲stbp延迟第一输入延迟时段来输出内部输入控制信号ipin。当第二输入时序控制信号tcs《2》被激活时，内部输入控制信号生成电路117可以通过将选通脉冲stbp延迟第二输入延迟时段来输出内部输入控制信号ipin。稍后将参考图7和图8详细描述内部输入控制信号生成电路117的配置和操作方法。
[0039]
第一计数电路119可以通过对内部输入控制信号ipin的输入进行计数来顺序地激活输入控制信号pin的第一比特位至第n比特位pin《1:n》。例如，当内部输入控制信号ipin第一次被输入时，第一计数电路119可以激活输入控制信号pin的第一比特位pin《1》。当内部输入控制信号ipin第n次被输入时，第一计数电路119可以激活输入控制信号pin的第n比特位pin《n》。此后，当内部输入控制信号ipin第(n+1)次被输入时，第一计数电路119可以再次激活输入控制信号pin的第一比特位pin《1》。
[0040]
输出控制信号生成电路121可以包括内部输出控制信号生成电路(ipout gen)123和第二计数电路(counter)125。当执行内部操作时，输出控制信号生成电路121可以同步于时钟clk、基于等待时间信号ls、从命令脉冲cmdp生成输出控制信号pout。
[0041]
当执行内部操作时，输出控制信号生成电路121可以基于等待时间信号ls在等待时间过去之后生成输出控制信号pout。当执行内部操作时，输出控制信号生成电路121可以通过同步于时钟clk、将命令脉冲cmdp延迟由等待时间信号ls指示的等待时间来生成输出控制信号pout。
[0042]
输出控制信号生成电路121可以通过对用于内部操作的命令脉冲cmdp的输入进行计数来顺序地激活输出控制信号pout的第一比特位至第n比特位pout《1:n》。例如，当命令脉冲cmdp第一次被输入时，输出控制信号生成电路121可以激活输出控制信号pout的第一比特位pout《1》。当命令脉冲cmdp第n次被输入时，输出控制信号生成电路121可以激活输出控制信号pout的第n比特位pout《n》。此后，当命令脉冲cmdp第(n+1)次被输入时，输出控制信号生成电路121可以再次激活输出控制信号pout的第一比特位pout《1》。
[0043]
内部输出控制信号生成电路123可以同步于时钟clk、基于等待时间信号ls、从命令脉冲cmdp生成内部输出控制信号ipout。内部输出控制信号生成电路123可以通过同步于时钟clk来将命令脉冲cmdp延迟由等待时间信号ls指示的等待时间来输出内部输出控制信号ipout。
[0044]
第二计数电路125可以通过对内部输出控制信号ipout的输入进行计数来顺序地激活输出控制信号pout的第一比特位至第n比特位pout《1:n》。例如，当内部输出控制信号ipout第一次被输入时，第二计数电路125可以激活输出控制信号pout的第一比特位pout《1》。当内部输出控制信号ipout第n次被输入时，第二计数电路125可以激活输出控制信号pout的第n比特位pout《n》。此后，当内部输出控制信号ipout第(n+1)次被输入时，第二计数电路125可以再次激活输出控制信号pout的第一比特位pout《1》。
[0045]
当执行内部操作时，输入数据生成电路127可以基于输入时序控制信号tcs、从内部数据id生成输入数据din。当执行内部操作时，输入数据生成电路127可以基于时钟clk的频率是否对应于预设的频率范围以及基于输入时序控制信号tcs来调整从内部数据id生成
输入数据din的时间点。当输入时序控制信号tcs被激活时，输入数据生成电路127可以通过进一步将内部数据id延迟输入延迟时段来生成输入数据din。另一方面，当输入时序控制信号tcs被去激活时，内部数据id不被延迟输入延迟时段。更详细地，当第一输入时序控制信号tcs《1》被激活时，输入数据生成电路127可以通过进一步将内部数据id延迟第一输入延迟时段来生成输入数据din。另一方面，当输入时序控制信号tcs被去激活时，内部数据id不被延迟第一输入延迟时段。当第二输入时序控制信号tcs《2》被激活时，输入数据生成电路127可以通过进一步将内部数据id延迟第二输入延迟时段来生成输入数据din。另一方面，当输入时序控制信号tcs被去激活时，内部数据id不被延迟第二输入延迟时段。也就是说，与当第一输入时序控制信号tcs《1》被激活时相比，当第二输入时序控制信号tcs《2》被激活时，输入数据生成电路127可以更大程度地调整输入延迟时段。
[0046]
当输入时序控制信号tcs被去激活时，输入数据生成电路127可以通过对内部数据id进行缓冲来输出输入数据din。当输入时序控制信号tcs被激活时，输入数据生成电路127可以通过将内部数据id延迟来输出输入数据din。例如，当第一输入时序控制信号tcs《1》被激活时，输入数据生成电路127可以通过将内部数据id延迟第一输入延迟时段来输出输入数据din。当第二输入时序控制信号tcs《2》被激活时，输入数据生成电路127可以通过将内部数据id延迟第二输入延迟时段来输出输入数据din。稍后将参考图9和图10来详细描述输入数据生成电路127的配置和操作方法。
[0047]
管道锁存电路129可以通过基于输入控制信号pin和输出控制信号pout来对输入数据din进行锁存而将输出数据dout输出。管道锁存电路129可以包括多个锁存电路241_1至241_n(参见图11)。当输入控制信号pin被激活时，管道锁存电路129可以对输入数据din进行锁存。例如，当输入控制信号pin的第n比特位pin《n》被激活时，管道锁存电路129可以通过将输入数据din锁存在第n锁存电路241_n(参见图11)中来生成第n锁存数据(未示出)。当输出控制信号pout被激活时，管道锁存电路129可以输出被锁存的输入数据din作为输出数据dout。例如，当输出控制信号pout的第n比特位pout《n》被激活时，管道锁存电路129可以输出第n锁存电路241_n(参见图11)中的第n锁存数据(未示出)作为输出数据dout。在管道锁存电路129中，当时钟clk的频率较高时，可以通过在内部操作中在等待时间过去之后生成的输出控制信号pout来延迟输出数据dout被输出的时间点。在管道锁存电路129中，可以基于时钟clk的频率是否对应于预设的频率范围、通过输入控制信号pin来调整输入数据din被输入的时间点。因此，管道锁存电路129可以防止当时钟clk的频率较高时输入数据din被重写到多个锁存电路241_1至241_n(参见图11)中的一个锁存电路的现象。此外，通过在不增加管道锁存电路129中包括的多个锁存电路241_1至241_n的数量的情况下防止重写现象，可以使随着多个锁存电路241_1至241_n的数量增加而增大的输出数据dout的输出负载减少。稍后参考图11详细描述管道锁存电路129的配置和操作方法。
[0048]
当执行内部操作时，数据输出电路131可以同步于数据时钟wck来将输出数据dout作为外部数据ed来输出。当执行内部操作时，外部数据ed可以被传输到外部设备(未示出)。
[0049]
图2是示出图1所示的等待时间集信息信号生成电路105的示例的图。如图2所示，等待时间集信息信号生成电路105可以包括或非门201_1、反相器201_2、201_3和201_4、以及解码器(decoder)201_5。
[0050]
等待时间集信息信号生成电路105可以根据第一模式使能信号至第五模式使能信
号en《1:5》而生成指示等待时间集的等待时间集信息信号lss。第一模式使能信号至第五模式使能信号en《1:5》中的每一个可以被激活以执行与内部操作中的数据计算、数据错误信息传输和数据传送中的至少一个相关的模式。例如，第一模式使能信号en《1》可以被激活以执行数据总线反相(dbi)模式，该dbi模式计算内部操作中的数据中包括的比特位之中的具有“1”的比特位的数量，并且当具有“1”的比特位的数量等于或大于预设数量时，将该数据中包括的比特位进行反相。第二模式使能信号en《2》可以被激活以执行数据复制模式，该数据复制模式对在内部操作中的数据中包括的比特位的值是否相同进行计算，并且当该数据中包括的比特位的值为相同时，仅传输某些比特位的值。第三模式使能信号en《3》可以被激活以执行解码状态标志(dsf)模式，该dsf模式传输关于在内部操作中的数据中包括的比特位之中发生错误的比特位的数量的信息。第四模式使能信号en《4》可以被激活以执行字节模式(bm)，该bm用于在内部操作中将加载在数据传输线上的数据传送至另一数据传输线。第五模式使能信号en《5》可以被激活以执行链路ecc(lecc)模式，该lecc模式用于对数据中包括的比特位执行独立的逻辑运算以在内部操作中生成奇偶校验。
[0051]
或非门201_1可以接收第一模式使能信号en《1》、第二模式使能信号en《2》和第三模式使能信号en《3》，可以对这些模式使能信号执行或非逻辑运算，并且可以生成反相求和使能信号(inverted sum enable signal)en_sumb。反相器201_2可以对反相求和使能信号en_sumb进行反相和缓冲，并且可以输出求和使能信号en_sum。反相器201_3可以对第四模式使能信号en《4》进行反相和缓冲，并且可以输出反相第四模式使能信号enb《4》。反相器201_4可以对第五模式使能信号en《5》进行反相和缓冲，并且可以输出反相第五模式使能信号enb《5》。解码器201_5可以对求和使能信号en_sum、反相求和使能信号en_sumb、第四模式使能信号en《4》、反相第四模式使能信号enb《4》、第五模式使能信号en《5》以及反相第五模式使能信号enb《5》进行解码，并且可以输出指示等待时间集的等待时间集信息信号lss。
[0052]
图3是用于说明图2所示的等待时间集信息信号生成电路105的操作的表。如图3所示，等待时间集信息信号lss可以包括第一等待时间集信息信号至第五等待时间集信息信号lss《1:5》。第一等待时间集信息信号至第五等待时间集信息信号lss《1:5》可以分别指示第一等待时间集至第五等待时间集。模式使能信号en可以在模式使能信号en具有逻辑低电平“l”时被去激活，而可以在模式使能信号en具有逻辑高电平“h”时被激活。
[0053]
当在内部操作中所有模式使能信号en都被去激活时，等待时间集信息信号生成电路105可以激活指示第一等待时间集的第一等待时间集信息信号lss《1》。
[0054]
当在内部操作中执行数据总线反相(dbi)模式、数据复制模式和解码状态标志(dsf)模式中的至少一种而不执行字节模式(bm)时，等待时间集信息信号生成电路105可以激活指示第二等待时间集的第二等待时间集信息信号lss《2》。
[0055]
当在内部操作中执行数据总线反相(dbi)模式、数据复制模式和解码状态标志(dsf)模式中的至少一种并且还执行字节模式(bm)时，等待时间集信息信号生成电路105可以激活指示第三等待时间集的第三等待时间集信息信号lss《3》。
[0056]
当在内部操作中执行链路ecc(lecc)模式而不执行字节模式(bm)时，等待时间集信息信号生成电路105可以激活指示第四等待时间集的第四等待时间集信息信号lss《4》。
[0057]
当在内部操作中执行链路ecc(lecc)模式和字节模式(bm)时，等待时间集信息信号生成电路105可以激活指示第五等待时间集的第五等待时间集信息信号lss《5》。
[0058]
图4是用于说明图1所示的等待时间信号生成电路107的操作的表。等待时间信号生成电路107可以基于频率信息信号fis、频率比信息信号rto和等待时间集信息信号lss来生成指示等待时间的等待时间信号ls。第一频率信息信号至第j频率信息信号fis《1:j》可以分别指示时钟clk的不同频率。频率比信息信号rto可以指示数据时钟wck的频率与时钟clk的频率之间的比。第一等待时间集信息信号至第五等待时间集信息信号lss《1:5》可以分别指示第一等待时间集set_a、第二等待时间集set_b、第三等待时间集set_c、第四等待时间集set_d和第五等待时间集set_e。等待时间信号ls可以指示等待时间对应于时钟clk的多少个周期。
[0059]
当频率比信息信号rto指示数据时钟wck与时钟clk之间的频率比为2:1并且等待时间集信息信号lss指示第一等待时间集set_a时，等待时间信号生成电路107可以基于指示第一频率的第一频率信息信号fis《1》来生成指示等待时间对应于时钟clk的六个周期的等待时间信号ls。当频率比信息信号rto指示数据时钟wck与时钟clk之间的频率比为2:1并且等待时间集信息信号lss指示第一等待时间集set_a时，等待时间信号生成电路107可以基于指示第二频率的第二频率信息信号fis《2》来生成指示等待时间对应于时钟clk的八个周期的等待时间信号ls。通过这一事实，可以确认等待时间是基于时钟clk的频率而可变的。
[0060]
当频率比信息信号rto指示数据时钟wck与时钟clk之间的频率比为2:1并且等待时间集信息信号lss指示第一等待时间集set_a时，等待时间信号生成电路107可以基于指示第一频率的第一频率信息信号fis《1》来生成指示等待时间对应于时钟clk的六个周期的等待时间信号ls。当频率比信息信号rto指示数据时钟wck与时钟clk之间的频率比为4:1并且等待时间集信息信号lss指示第一等待时间集set_a时，等待时间信号生成电路107可以基于指示第一频率的第一频率信息信号fis《1》来生成指示等待时间对应于时钟clk的三个周期的等待时间信号ls。通过该事实，可以确认等待时间是基于数据时钟wck与时钟clk之间的频率比而可变的。
[0061]
当频率比信息信号rto指示数据时钟wck与时钟clk之间的频率比为2:1并且等待时间集信息信号lss指示第一等待时间集set_a时，等待时间信号生成电路107可以基于指示第三频率的第三频率信息信号fis《3》来生成指示等待时间对应于时钟clk的10个周期的等待时间信号ls。当频率比信息信号rto指示数据时钟wck与时钟clk之间的频率比为2:1并且等待时间集信息信号lss指示第三等待时间集set_c时，等待时间信号生成电路107可以基于指示第三频率的第三频率信息信号fis《3》来生成指示等待时间对应于时钟clk的12个周期的等待时间信号ls。通过这一事实，可以确认等待时间是基于等待时间集而可变的。
[0062]
图5是示出图1所示的时序控制信号生成电路109的示例的电路图。如图5所示，时序控制信号生成电路109可以包括选择信号生成电路211、第一时序控制信号生成电路213和第二时序控制信号生成电路215。
[0063]
选择信号生成电路211可以基于等待时间集是否为预设的等待时间集以及基于等待时间集信息信号lss来生成选择信号sel和反相选择信号selb。当由等待时间集信息信号lss指示的等待时间集是预设的等待时间集时，选择信号sel可以被激活。当由等待时间集信息信号lss指示的等待时间集与预设的等待时间集不同时，反相选择信号selb可以被激活。例如，在预设的等待时间集是第一等待时间集和第二等待时间集的情况下，当第一等待
时间集信息信号和第二等待时间集信息信号lss《1:2》中的一个被输入时，选择信号生成电路211可以将选择信号sel激活而将反相选择信号selb去激活。选择信号生成电路211可以用或非门211_1和反相器211_2来实现。
[0064]
第一时序控制信号生成电路213可以基于选择信号sel和频率信息信号fis来生成第一输入时序控制信号tcs《1》。当由频率信息信号fis指示的时钟clk(参见图1)的频率对应于预设的第一频率范围时，第一时序控制信号生成电路213可以激活第一输入时序控制信号tcs《1》。例如，当与第一频率范围相对应的频率信息信号fis《j-4》、fis《j-3》和fis《j-2》中的一个被输入时，第一时序控制信号生成电路213可以激活第一输入时序控制信号tcs《1》。当由频率信息信号fis指示的时钟clk的频率对应于预设的第三频率范围且选择信号sel被激活时，第一时序控制信号生成电路213可以激活第一输入时序控制信号tcs《1》。例如，当对应于第三频率范围的频率信息信号fis《j-1》被输入并且选择信号sel被激活时，第一时序控制信号生成电路213可以激活第一输入时序控制信号tcs《1》。第一时序控制信号生成电路213可以用或非门213_1以及与非门213_2和213_3来实现。
[0065]
第二时序控制信号生成电路215可以基于反相选择信号selb和频率信息信号fis来生成第二输入时序控制信号tcs《2》。当由频率信息信号fis指示的时钟clk(参见图1)的频率对应于预设的第二频率范围时，第二时序控制信号生成电路215可以激活第二输入时序控制信号tcs《2》。例如，当对应于第二频率范围的频率信息信号fis《j》被输入时，第二时序控制信号生成电路215可以激活第二输入时序控制信号tcs《2》。当由频率信息信号fis指示的时钟clk的频率对应于预设的第三频率范围且反相选择信号selb被激活时，第二时序控制信号生成电路215可以激活第二输入时序控制信号tcs《2》。例如，当对应于第三频率范围的频率信息信号fis《j-1》被输入并且反相选择信号selb被激活时，第二时序控制信号生成电路215可以激活第二输入时序控制信号tcs《2》。第二时序控制信号生成电路215可以用反相器215_1以及与非门215_2和215_3来实现。
[0066]
图6是用于说明图5所示的时序控制信号生成电路109的操作的表。时序控制信号生成电路109可以基于频率信息信号fis和等待时间集信息信号lss来生成输入时序控制信号tcs。第一频率信息信号至第j频率信息信号fis《1:j》可以分别指示时钟clk的不同频率。由第(j-4)频率信息信号fis《j-4》、第(j-3)频率信息信号fis《j-3》和第(j-2)频率信息信号fis《j-2》指示的时钟clk的频率可以对应于第一频率范围。由第j频率信息信号fis《j》指示的时钟clk的频率可以对应于第二频率范围。第二频率范围可以被设置为高于第一频率范围。由第(j-1)频率信息信号fis《j-1》指示的时钟clk的频率可以对应于第三频率范围。第三频率范围可以被设置在第一频率范围与第二频率范围之间。第一等待时间集信息信号至第五等待时间集信息信号lss《1:5》可以分别指示第一等待时间集set_a、第二等待时间集set_b、第三等待时间集set_c、第四等待时间集set_d和第五等待时间集set_e。
[0067]
当由频率信息信号fis指示的时钟clk的频率不对应于预设的频率范围时，时序控制信号生成电路109可以去激活第一输入时序控制信号tcs《1》和第二输入时序控制信号tcs《2》。
[0068]
当由频率信息信号fis指示的时钟clk的频率对应于预设的第一频率范围时，时序控制信号生成电路109可以激活第一输入时序控制信号tcs《1》。
[0069]
当由频率信息信号fis指示的时钟clk的频率对应于预设的第二频率范围时，时序
控制信号生成电路109可以激活第二输入时序控制信号tcs《2》。
[0070]
当由频率信息信号fis指示的时钟clk的频率对应于预设的第三频率范围时，时序控制信号生成电路109可以基于由等待时间集信息信号lss指示的等待时间集来激活第一输入时序控制信号tcs《1》和第二输入时序控制信号tcs《2》中的一个。当由等待时间集信息信号lss指示的等待时间集是第一等待时间集set_a和第二等待时间集set_b中的一个时，时序控制信号生成电路109可以激活第一输入时序控制信号tcs《1》。相反，当由等待时间集信息信号lss指示的等待时间集是第三等待时间集set_c、第四等待时间集set_d和第五等待时间集set_e中的一个时，时序控制信号生成电路109可以激活第二输入时序控制信号tcs《2》。
[0071]
图7是示出图1所示的内部输入控制信号生成电路117的示例117a的电路图。如图7所示，内部输入控制信号生成电路117a可以包括脉冲延迟电路221a和控制信号输出电路223a。
[0072]
脉冲延迟电路221a可以通过同步于时钟clk来将选通脉冲stbp延迟而生成第一延迟选通脉冲stbpd1和第二延迟选通脉冲stbpd2。脉冲延迟电路221a可以通过同步于时钟clk来将选通脉冲stbp延迟第一输入延迟时段而输出第一延迟选通脉冲stbpd1。例如，脉冲延迟电路221a可以通过将选通脉冲stbp延迟时钟clk的六个周期来输出第一延迟选通脉冲stbpd1。脉冲延迟电路221a可以通过同步于时钟clk来将选通脉冲stbp延迟第二输入延迟时段来输出第二延迟选通脉冲stbpd2。例如，脉冲延迟电路221a可以通过将选通脉冲stbp延迟时钟clk的12个周期来输出第二延迟选通脉冲stbpd2。脉冲延迟电路221a可以用多个触发器f/f来实现，每个触发器f/f同步于时钟clk来将输入信号移位并输出。
[0073]
控制信号输出电路223a可以基于第一输入时序控制信号tcs《1》和第二输入时序控制信号tcs《2》来输出选通脉冲stbp、第一延迟选通脉冲stbpd1和第二延迟选通脉冲stbpd2中的一个作为内部输入控制信号ipin。当第一输入时序控制信号tcs《1》和第二输入时序控制信号tcs《2》都被去激活时，控制信号输出电路223a可以输出选通脉冲stbp作为内部输入控制信号ipin。当第一输入时序控制信号tcs《1》被激活时，控制信号输出电路223a可以输出第一延迟选通脉冲stbpd1作为内部输入控制信号ipin。当第二输入时序控制信号tcs《2》被激活时，控制信号输出电路223a可以输出第二延迟选通脉冲stbpd2作为内部输入控制信号ipin。控制信号输出电路223a可以用或非门223_1a以及反相器223_2a、223_3a、223_4a、223_5a和223_6a来实现。
[0074]
图8是示出图1所示的内部输入控制信号生成电路117的另一示例117b的电路图。如图8所示，内部输入控制信号生成电路117b可以包括脉冲延迟电路221b和控制信号输出电路223b。
[0075]
脉冲延迟电路221b可以通过将选通脉冲stbp延迟来生成第一延迟选通脉冲stbpd1和第二延迟选通脉冲stbpd2。脉冲延迟电路221b可以包括异步延迟电路(dly)221_1b和221_2b。异步延迟电路221_1b和221_2b中的每一个可以用其中电阻器元件和电容器被耦接的rc延迟电路以及与时钟clk(参见图7)不同步的延迟电路(诸如其中多个反相器以链的形式耦接的反相器链)来实现。异步延迟电路221_1b可以通过将选通脉冲stbp延迟第一输入延迟时段来输出第一延迟选通脉冲stbpd1。异步延迟电路221_2b可以通过将第一延迟选通脉冲stbpd1延迟第二输入延迟时段与第一输入延迟时段之间的差来输出第二延迟选
通脉冲stbpd2。
[0076]
控制信号输出电路223b可以用或非门223_1b以及反相器223_2b、223_3b、223_4b、223_5b和223_6b来实现。控制信号输出电路223b的操作方案以与图7的控制信号输出电路223a相同的方式来实现。
[0077]
图9是示出图1所示的输入数据生成电路127的示例127a的电路图。如图9所示，输入数据生成电路127a可以包括数据延迟电路231a和输入数据输出电路233a。
[0078]
数据延迟电路231a可以通过同步于时钟clk来将内部数据id延迟而生成第一延迟数据idd1和第二延迟数据idd2。数据延迟电路231a可以通过同步于时钟clk来将内部数据id延迟第一输入延迟时段来输出第一延迟数据idd1。例如，数据延迟电路231a可以通过将内部数据id延迟时钟clk的六个周期来输出第一延迟数据idd1。数据延迟电路231a可以通过同步于时钟clk来将内部数据id延迟第二输入延迟时段来输出第二延迟数据idd2。例如，数据延迟电路231a可以通过将内部数据id延迟时钟clk的12个周期来输出第二延迟数据idd2。数据延迟电路231a可以用多个触发器f/f来实现，每个触发器f/f同步于时钟clk来将输入信号移位并输出。
[0079]
输入数据输出电路233a可以基于第一输入时序控制信号tcs《1》和第二输入时序控制信号tcs《2》来输出内部数据id、第一延迟数据idd1和第二延迟数据idd2中的一个作为输入数据din。当第一输入时序控制信号tcs《1》和第二输入时序控制信号tcs《2》都被去激活时，输入数据输出电路233a可以输出内部数据id作为输入数据din。当第一输入时序控制信号tcs《1》被激活时，输入数据输出电路233a可以输出第一延迟数据idd1作为输入数据din。当第二输入时序控制信号tcs《2》被激活时，输入数据输出电路233a可以输出第二延迟数据idd2作为输入数据din。输入数据输出电路233a可以用或非门233_1a以及反相器233_2a、233_3a、233_4a、233_5a和233_6a来实现。
[0080]
图10是示出图1所示的输入数据生成电路127的另一示例127b的电路图。如图10所示，输入数据生成电路127b可以包括数据延迟电路231b和输入数据输出电路233b。
[0081]
数据延迟电路231b可以通过将内部数据id延迟来生成第一延迟数据idd1和第二延迟数据idd2。数据延迟电路231b可以包括异步延迟电路(dly)231_1b和231_2b。异步延迟电路231_1b和231_2b中的每一个可以用其中电阻器元件和电容器被耦接的rc延迟电路以及与时钟clk(参见图9)不同步的延迟电路(诸如其中多个反相器以链的形式耦接的反相器链)来实现。数据延迟电路231b可以通过将内部数据id延迟第一输入延迟时段来输出第一延迟数据idd1。数据延迟电路231b可以通过将第一延迟数据idd1延迟第二输入延迟时段与第一输入延迟时段之间的差来输出第二延迟数据idd2。
[0082]
输入数据输出电路233b可以用或非门233_1b以及反相器233_2b、233_3b、233_4b、233_5b和233_6b来实现。输入数据输出电路233b的操作方案以与图9的输入数据输出电路233a相同的方式来实现。
[0083]
图11是示出图1所示的管道锁存电路129的示例的图。如图11所示，管道锁存电路129可以包括多个锁存电路(latch circuit)241_1至241_n。
[0084]
当输入控制信号pin的第一比特位pin《1》被激活时，第一锁存电路241_1可以通过对输入数据din进行锁存来生成第一锁存数据dlat《1》。当输出控制信号pout的第一比特位pout《1》被激活时，第一锁存电路241_1可以输出第一锁存数据dlat《1》作为输出数据dout。
第一锁存电路241_1可以包括传输门(transfer gate)241_1_1和241_1_4以及反相器241_1_2和241_1_3。当输入控制信号pin的第一比特位pin《1》为逻辑高电平且输入控制信号pin的反相第一比特位pinb《1》为逻辑低电平时，传输门241_1_1可以将输入数据din传输至反相器241_1_2的输入端子。可以通过对输入控制信号pin的第一比特位pin《1》的逻辑电平进行反相来生成输入控制信号pin的反相第一比特位pinb《1》。反相器241_1_2可以通过对经由传输门241_1_1输入的输入数据din进行反相和缓冲来输出第一锁存数据dlat《1》。反相器241_1_3可以对第一锁存数据dlat《1》进行反相和缓冲，并且将输出信号输出到反相器241_1_2的输入端子。当输入控制信号pin的第一比特位pin《1》为逻辑低电平且输入控制信号pin的反相第一比特位pinb《1》为逻辑高电平时，反相器241_1_3可以被使能。当输出控制信号pout的第一比特位pout《1》为逻辑高电平且输出控制信号pout的反相第一比特位poutb《1》为逻辑低电平时，传输门241_1_4可以输出第一锁存数据dlat《1》作为输出数据dout。可以通过对输出控制信号pout的第一比特位pout《1》的逻辑电平进行反相来生成输出控制信号pout的反相第一比特位poutb《1》。
[0085]
当输入控制信号pin的第二比特位pin《2》被激活时，第二锁存电路241_2可以通过对输入数据din进行锁存来生成第二锁存数据dlat《2》。当输出控制信号pout的第二比特位pout《2》被激活时，第二锁存电路241_2可以输出第二锁存数据dlat《2》作为输出数据dout。第二锁存电路241_2可以包括传输门241_2_1和241_2_4以及反相器241_2_2和241_2_3。当输入控制信号pin的第n比特位pin《n》被激活时，第n锁存电路241_n可以通过对输入数据din进行锁存来生成第n锁存数据(未示出)。当输出控制信号pout的第n比特位pout《n》被激活时，第n锁存电路241_n可以输出第n锁存数据(未示出)作为输出数据dout。第二锁存电路241_2至第n锁存电路241_n的操作方案可以以与第一锁存电路241_1的操作方案相同的方式来实现。
[0086]
图12是用于说明当时钟clk的频率不对应于预设的频率范围时在图1的半导体器件10中执行的内部操作的时序图。当时钟clk的频率不对应于预设的频率范围时，时序控制信号生成电路109可以将输入时序控制信号tcs去激活。可以基于时钟clk的频率而改变的等待时间td11对应于时钟clk的七个周期。
[0087]
命令输入电路111可以同步于时钟clk来连续地接收用于内部操作的命令cmd。命令输入电路111可以从用于内部操作的命令cmd生成命令脉冲cmdp(t11、t21和t31)。命令输入电路111可以从用于内部操作的命令cmd生成选通脉冲stbp(t12、t22和t32)。
[0088]
当选通脉冲stbp第一次被输入时，数据储存电路113可以输出具有“d1”的内部数据id(t12)。当选通脉冲stbp第二次被输入时，数据储存电路113可以输出具有“d2”的内部数据id(t22)。当选通脉冲stbp第三次被输入时，数据储存电路113可以输出具有“d3”的内部数据id(t32)。
[0089]
在t12，内部输入控制信号生成电路117可以通过基于去激活的输入时序控制信号tcs来对选通脉冲stbp进行缓冲而生成内部输入控制信号ipin。当内部输入控制信号ipin第一次被输入时，第一计数电路119可以激活输入控制信号pin的第一比特位pin《1》。输入数据生成电路127可以通过基于去激活的输入时序控制信号tcs来对内部数据id进行缓冲而生成具有“d1”的输入数据din。当输入控制信号pin的第一比特位pin《1》被激活时，管道锁存电路129可以通过对具有“d1”的输入数据din进行锁存来生成第一锁存数据dlat《1》。
[0090]
在t22，内部输入控制信号生成电路117可以通过基于去激活的输入时序控制信号tcs来对选通脉冲stbp进行缓冲而生成内部输入控制信号ipin。当内部输入控制信号ipin第二次被输入时，第一计数电路119可以激活输入控制信号pin的第二比特位pin《2》。输入数据生成电路127通过基于去激活的输入时序控制信号tcs来对内部数据id进行缓冲而生成具有“d2”的输入数据din。当输入控制信号pin的第二比特位pin《2》被激活时，管道锁存电路129可以通过对具有“d2”的输入数据din进行锁存来生成第二锁存数据dlat《2》。
[0091]
在t13，内部输出控制信号生成电路123可以通过将在t11生成的命令脉冲cmdp延迟等待时间td11来生成内部输出控制信号ipout。当内部输出控制信号ipout第一次被输入时，第二计数电路125可以激活输出控制信号pout的第一比特位pout《1》。当输出控制信号pout的第一比特位pout《1》被激活时，管道锁存电路129可以输出具有“d1”的第一锁存数据dlat《1》作为输出数据dout。
[0092]
在t32，内部输入控制信号生成电路117可以通过基于去激活的输入时序控制信号tcs来对选通脉冲stbp进行缓冲而生成内部输入控制信号ipin。当内部输入控制信号ipin第三次被输入时，第一计数电路119可以再次激活输入控制信号pin的第一比特位pin《1》。输入数据生成电路127可以通过基于去激活的输入时序控制信号tcs来对内部数据id进行缓冲而生成具有“d3”的输入数据din。当输入控制信号pin的第一比特位pin《1》再次被激活时，管道锁存电路129可以通过对具有“d3”的输入数据din进行锁存来生成第一锁存数据dlat《1》。由于在t32通过对具有“d3”的输入数据din进行锁存来生成第一锁存数据dlat《1》之前、管道锁存电路129首先在t13输出具有“d1”的第一锁存数据dlat《1》，因此可以防止输入数据din被重写到第一锁存数据dlat《1》的现象。
[0093]
在t23和t33，管道锁存电路129可以顺序地输出具有“d2”的第二锁存数据dlat《2》和具有“d3”的第一锁存数据dlat《1》作为输出数据dout，如在t13。
[0094]
图13是用于说明当时钟clk的频率对应于预设的频率范围时在图1的半导体器件10中执行的内部操作的时序图。当时钟clk的频率对应于预设的频率范围时，时序控制信号生成电路109可以激活输入时序控制信号tcs。可以基于时钟clk的频率而改变的等待时间td21对应于时钟clk的15个周期。
[0095]
命令输入电路111可以同步于时钟clk连续地接收用于内部操作的命令cmd。命令输入电路111可以从用于内部操作的命令cmd生成命令脉冲cmdp(t41、t51和t61)。命令输入电路111可以从用于内部操作的命令cmd生成选通脉冲stbp(t42、t52和t62)。
[0096]
当选通脉冲stbp第一次被输入时，数据储存电路113可以输出具有“d1”的内部数据id(t42)。当选通脉冲stbp第二次被输入时，数据储存电路113可以输出具有“d2”的内部数据id(t52)。当选通脉冲stbp第三次被输入时，数据储存电路113可以输出具有“d3”的内部数据id(t62)。
[0097]
在t43，内部输入控制信号生成电路117可以通过基于激活的输入时序控制信号tcs来将在t42生成的选通脉冲stbp延迟输入延迟时段td22而生成内部输入控制信号ipin。当内部输入控制信号ipin第一次被输入时，第一计数电路119激活输入控制信号pin的第一比特位pin《1》。输入数据生成电路127可以通过基于激活的输入时序控制信号tcs来将具有“d1”的内部数据id延迟输入延迟时段td22而生成输入数据din。当输入控制信号pin的第一比特位pin《1》被激活时，管道锁存电路129可以通过对具有“d1”的输入数据din进行锁存来
生成第一锁存数据dlat《1》。
[0098]
在t53，内部输入控制信号生成电路117可以通过基于激活的输入时序控制信号tcs来将在t52生成的选通脉冲stbp延迟输入延迟时段td22而生成内部输入控制信号ipin。当内部输入控制信号ipin第二次被输入时，第一计数电路119可以激活输入控制信号pin的第二比特位pin《2》。输入数据生成电路127可以通过基于激活的输入时序控制信号tcs来将具有“d2”的内部数据id延迟输入延迟时段td22而生成输入数据din。当输入控制信号pin的第二比特位pin《2》被激活时，管道锁存电路129可以通过对具有“d2”的输入数据din进行锁存来生成第二锁存数据dlat《2》。
[0099]
在t44，内部输出控制信号生成电路123可以通过将在t41生成的命令脉冲cmdp延迟等待时间td21来生成内部输出控制信号ipout。当内部输出控制信号ipout第一次被输入时，第二计数电路125可以激活输出控制信号pout的第一比特位pout《1》。当输出控制信号pout的第一比特位pout《1》被激活时，管道锁存电路129可以输出具有“d1”的第一锁存数据dlat《1》作为输出数据dout。
[0100]
在t63，内部输入控制信号生成电路117可以通过基于激活的输入时序控制信号tcs来将选通脉冲stbp延迟输入延迟时段td22而生成内部输入控制信号ipin。当内部输入控制信号ipin第三次被输入时，第一计数电路119可以再次激活输入控制信号pin的第一比特位pin《1》。输入数据生成电路127可以通过基于激活的输入时序控制信号tcs来将具有“d3”的内部数据id延迟输入延迟时段td22而生成输入数据din。当输入控制信号pin的第一比特位pin《1》再次被激活时，管道锁存电路129可以通过对具有“d3”的输入数据din进行锁存来生成第一锁存数据dlat《1》。由于在t63对具有“d3”的输入数据din进行锁存来生成第一锁存数据dlat《1》之前、管道锁存电路129首先在t44输出具有“d1”的第一锁存数据dlat《1》，因此可以防止输入数据din被重写到第一锁存数据dlat《1》的现象。
[0101]
在t54和t64，管道锁存电路129可以顺序输出具有“d2”的第二锁存数据dlat《2》和具有“d3”的第一锁存数据dlat《1》作为输出数据dout，如在t44。
[0102]
从以上描述可以明显看出，根据本公开的示例，当基于时钟频率来改变被锁存在管道锁存电路中的数据被输出的时间点时，通过基于时钟频率是否对应于预设的频率范围来调整数据被输入到管道锁存电路的时间点，可以不管时钟频率而防止重写，并且可以使随着管道锁存电路中包括的锁存电路的数量的增加而增大的输出负载减少。
[0103]
虽然为了说明的目的已经公开了本教导的一些示例，但是本领域技术人员将理解，在不脱离所附权利要求所限定的本教导的范围和精神的情况下，各种修改、添加和替换是可能的。

技术特征：

1.一种半导体器件，包括：输入控制信号生成电路，其：在执行内部操作时生成输入控制信号，以及，基于时钟的频率是否对应于预设的频率范围来调整生成所述输入控制信号的时间点；输出控制信号生成电路，其在执行所述内部操作时在等待时间过去之后生成输出控制信号；以及管道锁存电路，其：基于所述输入控制信号来对输入数据进行锁存，以及，基于所述输出控制信号来输出被锁存的输入数据作为输出数据。2.根据权利要求1所述的半导体器件，其中，所述输入控制信号生成电路基于输入时序控制信号、从用于所述内部操作的选通脉冲生成所述输入控制信号，以及其中，当所述时钟的频率对应于所述预设的频率范围时，所述输入时序控制信号被激活。3.根据权利要求2所述的半导体器件，其中，当所述输入时序控制信号被激活时，所述输入控制信号生成电路通过进一步将所述选通脉冲延迟输入延迟时段来生成所述输入控制信号。4.根据权利要求3所述的半导体器件，其中，与当第一输入时序控制信号被激活时相比，当第二输入时序控制信号被激活时，所述输入控制信号生成电路更大程度地调整所述输入延迟时段，以及其中，所述输入时序控制信号包括所述第一输入时序控制信号和所述第二输入时序控制信号。5.根据权利要求4所述的半导体器件，进一步包括：时序控制信号生成电路，其：在由频率信息信号指示的所述时钟的频率对应于预设的第一频率范围时激活所述第一输入时序控制信号，以及，在由所述频率信息信号指示的所述时钟的频率对应于预设的第二频率范围时激活所述第二输入时序控制信号，所述第二频率范围被设置为高于所述第一频率范围。6.根据权利要求5所述的半导体器件，其中，当由所述频率信息信号指示的所述时钟的频率对应于预设的第三频率范围时，所述时序控制信号生成电路根据由等待时间集信息信号指示的等待时间集而激活所述第一输入时序控制信号和所述第二输入时序控制信号中的一个输入时序控制信号，所述第三频率范围被设置在所述第一频率范围与所述第二频率范围之间。7.根据权利要求6所述的半导体器件，进一步包括：等待时间集信息信号生成电路，其基于模式使能信号来生成所述等待时间集信息信号，所述模式使能信号被激活以执行与所述内部操作中的数据计算、数据错误信息传输和数据传送中的至少一种相关的模式。8.根据权利要求2所述的半导体器件，进一步包括：输入数据生成电路，其在所述输入时序控制信号被激活时，通过进一步将内部数据延迟输入延迟时段来生成所述输入数据。9.根据权利要求8所述的半导体器件，进一步包括：数据储存电路，其包括储存所述内部数据的单元阵列，所述数据储存电路在所述选通脉冲被输入时输出储存在所述单元阵列中的所述内部数据。
10.根据权利要求8所述的半导体器件，其中，与当第一输入时序控制信号被激活时相比，当第二输入时序控制信号被激活时，所述输入数据生成电路更大程度地调整所述输入延迟时段，并且所述输入时序控制信号包括所述第一输入时序控制信号和所述第二输入时序控制信号。11.根据权利要求1所述的半导体器件，其中，所述输出控制信号生成电路通过基于等待时间信号来将用于所述内部操作的命令脉冲延迟所述等待时间而生成所述输出控制信号，并且所述等待时间信号指示根据所述时钟的频率而改变的所述等待时间。12.根据权利要求11所述的半导体器件，进一步包括：等待时间信号生成电路，其生成用于指示基于频率信息信号、频率比信息信号和等待时间集信息信号而改变的所述等待时间的所述等待时间信号，所述频率信息信号指示所述时钟的频率，所述频率比信息信号指示所述时钟与数据时钟之间的频率比，以及所述等待时间集信息信号指示等待时间集。13.根据权利要求1所述的半导体器件，其中所述输入控制信号生成电路通过对用于所述内部操作的选通脉冲的输入进行计数来顺序地激活所述输入控制信号的比特位，以及其中，所述输出控制信号生成电路通过对用于所述内部操作的命令脉冲的输入进行计数来顺序地激活所述输出控制信号的比特位。14.根据权利要求13所述的半导体器件，其中，所述管道锁存电路包括：第一锁存电路，其：在所述输入控制信号的第一比特位被激活时通过对所述输入数据进行锁存来生成第一锁存数据，以及，在所述输出控制信号的第一比特位被激活时输出所述第一锁存数据作为所述输出数据；以及第二锁存电路，其：在所述输入控制信号的第二比特位被激活时通过对所述输入数据进行锁存来生成第二锁存数据，以及，在所述输出控制信号的第二比特位被激活时输出所述第二锁存数据作为所述输出数据。15.一种半导体器件，包括：输入数据生成电路，其：在执行内部操作时生成输入数据，以及，基于时钟的频率是否对应于预设的频率范围来调整生成所述输入数据的时间点；第一锁存电路，其：通过基于输入控制信号的第一比特位来对输入数据进行锁存来生成第一锁存数据，以及，基于输出控制信号的第一比特位来输出所述第一锁存数据作为输出数据；以及第二锁存电路，其：通过基于所述输入控制信号的第二比特位来对所述输入数据进行锁存来生成第二锁存数据，以及，基于所述输出控制信号的第二比特位来输出所述第二锁存数据作为所述输出数据。16.根据权利要求15所述的半导体器件，其中，所述输入数据生成电路基于输入时序控制信号、从内部数据生成所述输入数据，以及其中，当所述时钟的频率对应于所述预设的频率范围时，所述输入时序控制信号被激活。17.根据权利要求16所述的半导体器件，其中，所述输入数据生成电路包括：数据延迟电路，其：通过将所述内部数据延迟第一输入延迟时段来输出第一延迟数据，
以及，通过将所述内部数据延迟第二输入延迟时段来输出第二延迟数据；以及输入数据输出电路，其基于所述输入时序控制信号来输出所述内部数据、所述第一延迟数据和所述第二延迟数据中的一者作为所述输入数据。18.根据权利要求16所述的半导体器件，进一步包括：输入控制信号生成电路，其在执行所述内部操作时，基于所述输入时序控制信号、从选通脉冲生成所述输入控制信号的第一比特位和第二比特位。19.根据权利要求18所述的半导体器件，其中，所述输入控制信号生成电路包括：脉冲延迟电路，其：通过将所述选通脉冲延迟第一输入延迟时段来输出第一延迟选通脉冲，以及，通过将所述选通脉冲延迟第二输入延迟时段来输出第二延迟选通脉冲；控制信号输出电路，其基于所述输入时序控制信号来输出所述选通脉冲、所述第一延迟选通脉冲和所述第二延迟选通脉冲中的一者作为内部输入控制信号；以及第一计数电路，其通过对所述内部输入控制信号的输入进行计数来顺序地激活所述输入控制信号的所述第一比特位和所述第二比特位。20.根据权利要求15所述的半导体器件，进一步包括：内部输出控制信号生成电路，其在执行所述内部操作时，在根据所述时钟的频率而改变的等待时间过去之后生成内部输出控制信号；以及第二计数电路，其通过对所述内部输出控制信号的输入进行计数来顺序地激活所述输出控制信号的第一比特位和第二比特位。

技术总结

本发明涉及一种包括管道锁存电路的半导体器件。该半导体器件包括输入控制信号生成电路，该输入控制信号生成电路：在执行内部操作时生成输入控制信号，以及，基于时钟的频率是否对应于预设的频率范围来调整生成输入控制信号的时间点。该半导体器件包括输出控制信号生成电路，该输出控制信号生成电路在执行内部操作时在等待时间过去之后生成输出控制信号。该半导体器件包括管道锁存电路，该管道锁存电路：基于输入控制信号来对输入数据进行锁存，以及，基于输出控制信号来输出被锁存的输入数据作为输出数据。据作为输出数据。据作为输出数据。