多比特阻变式随机存储器写入电路及存储器装置

1.本实用新型涉及集成电路技术领域，尤其涉及的是一种多比特阻变式随机存储器写入电路及存储器装置。

背景技术：

2.阻变式随机存储器(resistive random access memory,rram)是一种新兴的非易失性存储器，由于器具有非易失性，集成度高，与cmos工艺兼容等特点，在最近新兴的神经形态计算电路中被广泛使用。rram是一种两端器件，通常由惰性金属作为上电极(top electrode，为te)，活泼金属作为下电极(bottom electrode，为be)，两个金属电极之间是金属氧化物(常见的是hfo2)。在两个金属电极上加一定的正偏压，活泼金属的电子会像惰性金属一端移动，从而在中间的氧化物介质中逐渐形成导电细丝(filament)，使得rram变为低阻态，此过程成为set过程。如果反过来给rram两个金属电极上施加一个反偏压，形成的导电细丝会逐渐消失，使得rram变为高阻态，该过程称为reset过程。由于set之后，导电细丝具有记忆效应，rram的导电性仍存在，因而rram又被称为“忆阻器”。在rram存储器单元中，rram和一个开关mos管串联形成1t1r cell，开关mos管用来控制rram的读写。1t1r cell有三个端口，mos管的那一端被称为源线(source line，缩写为sl)，rram的那一端被称为位线(bit line缩写为bl)，mos管的栅极被称为字线(word line，缩写为wl)，通过sl，bl与wl之间相互连接可以形成一个大规模的rram存储器阵列。
3.目前的rram存储器写入电路主要是脉冲式写入，即给rram两端加脉冲电压序列，使rram的中间层金属氧化物的导电细丝形成或消除。这种方式一般通过控制写入脉冲的宽度和幅度，从而控制rram电阻的大小，它需要额外的脉冲发生器，由于电平的频繁翻转导致写入功耗较高。
4.因此，现有技术还有待于改进和发展。

技术实现要素：

5.鉴于上述现有技术的不足，本实用新型的目的在于提供一种多比特阻变式随机存储器写入电路及存储器装置，以解决现有rram存储器写入电路需要额外的脉冲发生器所引起的电平的频繁翻转而导致写入功耗较高的问题。
6.本实用新型的技术方案如下：
7.一种多比特阻变式随机存储器写入电路，与存储器单元连接，其包括：第一电压钳位模块、第二电压钳位模块、写入电流采样模块、电流比较模块与关断控制模块；
8.所述第一电压钳位模块接入第一参考电压，并与所述存储器单元的一端连接产生写入电流；所述第二电压钳位模块接入第二参考电压并与所述存储器单元的另一端连接；所述第一电压钳位模块与所述第二电压钳位模块用于控制所述存储器单元两端的电压不随所述写入电流的变化而变化；
9.所述写入电流采样模块分别与所述第二电压钳位模块以及所述电流比较模块连
接，用于采样流过所述存储器单元的所述写入电流大小并输出采样电流至所述电流比较模块；
10.所述电流比较模块分别与所述写入电流采样模块以及所述关断控制模块连接，用于提供预设电流并在所述采样电流接近或达到所述预设电流时生成写入关断控制信号，以控制所述写入电流的大小；
11.所述关断控制模块分别与所述电流比较模块、所述第二电压钳位模块以及所述存储器单元连接，用于在所述根据所述写入关断控制信号中断写入过程。
12.本实用新型的进一步设置，所述第一电压钳位模块包括：第一运算放大器与第一mos管；其中，
13.所述第一运算放大器的同相输入端接入所述第一参考电压，所述第一运算放大器的反相输入端与所述第一mos管的漏极连接，所述第一运算放大器的输出端与所述第一mos管的栅极连接；
14.所述第一mos管的漏极还与所述存储器单元的一端连接，所述第一mos管的源极接入所述写入电流；
15.所述第二电压钳位模块包括：第二运算放大器与第二mos管；其中，
16.所述第二运算放大器的反相输入端接入第二参考电压，所述第二运算放大器的同相输入端与所述第二mos管的漏极连接，所述第二运算放大器的输出端与所述第二mos管的栅极连接；
17.所述第二mos管的漏极还与所述存储器单元的另一端连接，所述第二mos管的源极接地。
18.本实用新型的进一步设置，所述写入电流采样模块包括第三mos管；所述第三mos管的栅极与所述第二mos管的栅极连接，所述第三mos管的漏极与所述电流比较模块连接，所述第三mos管的源极接地。
19.本实用新型的进一步设置，所述电流比较模块包括：若干个电流源以及与所述电流源串联的开关mos管，所述开关mos管分别与写入电流采样模块以及所述关断控制模块连接。
20.本实用新型的进一步设置，所述关断控制模块包括：偶数个反相器与第四mos管；其中，
21.所述反相器的输入端与所述电流比较模块的输出端连接，所述反相器的输出端与所述第四mos管的栅极连接；
22.所述第四mos管的漏极与所述存储器单元的另一端连接，所述第四mos管的源极与所述第二电压钳位模块连接。
23.本实用新型的进一步设置，所述关断控制模块包括：奇数个反相器与第四mos管；其中，
24.所述反相器的输入端与所述电流比较模块的输出端连接，所述反相器的输出端与所述第四mos管的栅极连接；
25.所述第四mos管的漏极与所述存储器单元的另一端连接，所述第四mos管的源极与所述第二电压钳位模块连接。
26.本实用新型的进一步设置，所述多比特阻变式随机存储器写入电路还包括：第五
mos管与第六mos管；其中，
27.所述第五mos管的栅极与所述第四mos管的栅极连接，所述第五mos管的漏极与所述第二mos管的栅极连接，所述第五mos管的源极接入供电电压；
28.所述第六mos管连接在所述第二运算放大器的输出端与所述第二mos管的栅极之间。
29.本实用新型的进一步设置，所述多比特阻变式随机存储器写入电路还包括：第七mos管，所述第七mos管的栅极接入使能信号，所述第七mos管的漏极与所述第三mos管的源极连接，所述第七mos管的源极接地。
30.基于同样的实用新型构思，本实用新型还提供了一种存储器装置，其包括若干阵列设置的存储器单元，以及如上述所述的多比特阻变式随机存储器写入电路，所述多比特阻变式随机存储器写入电路分别对应与所述存储器单元连接。
31.本实用新型所提供的一种多比特阻变式随机存储器写入电路及存储器装置，多比特阻变式随机存储器写入电路，与存储器单元连接，其包括：第一电压钳位模块、第二电压钳位模块、写入电流采样模块、电流比较模块与关断控制模块；所述第一电压钳位模块接入第一参考电压，并与所述存储器单元的一端连接产生写入电流；所述第二电压钳位模块接入第二参考电压并与所述存储器单元的另一端连接；所述第一电压钳位模块与所述第二电压钳位模块用于控制所述存储器单元两端的电压不随所述写入电流的变化而变化；所述写入电流采样模块分别与所述第二电压钳位模块以及所述电流比较模块连接，用于采样流过所述存储器单元的所述写入电流大小并输出采样电流至所述电流比较模块；所述电流比较模块与所述写入电流采样模块连接，用于提供预设电流并在所述采样电流接近或达到所述预设电流时生成写入关断控制信号，以控制所述写入电流的大小；所述关断控制模块分别与所述电流比较模块、所述第二电压钳位模块以及所述存储器单元连接，用于根据所述写入关断控制信号中断写入过程。本实用新型通过第一电压钳位模块与第二电压钳位模块保持存储器单元两端的电压固定，使得存储器单元两端的电压不会随写入电流的变化而变化，从而可以通过控制存储器单元的写入电流的大小来控制写入电阻的大小，以达到避免脉冲写入导致的写入功耗较高的问题。并且，本实用新型通过电流比较模块能够调整预设电流的大小，以调整写入电流的大小，由于存储器两端的电压被钳位模块固定，从而能够根据写入电流大小间接获知存储器单元的电阻的大小，进而能够实现多比特写入操作。
附图说明
32.为了更清楚的说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
33.图1是本实用新型中多比特阻变式随机存储器写入电路的功能模块架构图。
34.图2是本实用新型中多比特阻变式随机存储器写入电路执行set操作的电路原理图。
35.图3是本实用新型中多比特阻变式随机存储器写入电路执行set操作过程中相关信号的时域波形图。
36.图4是本实用新型中多比特阻变式随机存储器写入电路执行reset操作的电路原理图。
37.图5是本实用新型中多比特阻变式随机存储器写入电路执行reset操作过程中相关信号的时域波形图。
38.图6是本实用新型中多比特阻变式随机存储器写入方法的流程示意图。
39.图7是本实用新型中存储器装置的电路原理图。
40.附图中各标记：100、第一电压钳位模块；200、第二电压钳位模块；300、写入电流采样模块；400、电流比较模块；500、关断控制模块；600、存储器单元。
具体实施方式
41.本实用新型提供一种多比特阻变式随机存储器写入电路及存储器装置，多比特阻变式随机存储器写入电路，为使本实用新型的目的、技术方案及效果更加清楚、明确，以下参照附图并举实例对本实用新型进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
42.在实施方式和申请专利范围中，除非文中对于冠词有特别限定，否则“一”、“一个”、“所述”和“该”也可包括复数形式。若本实用新型实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
43.应该进一步理解的是，本实用新型的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
44.本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本实用新型所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
45.另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。
46.经实用新型人研究发现，目前的rram存储器写入电路主要是脉冲式写入，即给rram两端加脉冲电压序列，使rram的中间层金属氧化物的导电细丝形成或消除。这种方式一般通过控制写入脉冲的宽度和幅度，从而控制rram电阻的大小，它需要额外的脉冲发生器，由于电平的频繁翻转导致写入功耗较高。另外传统rram只有两个状态：高电阻态(high resistance state，hrs)和低电阻态(low resistance state，lrs)，这意味着一个rram单元只能表示1比特信息，最近新兴的存内计算电路已经开始使用多比特rram来提高单位存
储密度，但相应的高效多比特rram存储器写入技术目前仍欠缺。
47.针对上述技术问题，本实用新型提供了一种多比特阻变式随机存储器恒压式写入电路及存储器装置，通过第一电压钳位模块与第二电压钳位模块保持存储器单元两端的电压固定，使得存储器单元两端的电压不会随写入电压的变化而变化，从而可以通过控制存储器单元的写入电流的大小来控制写入电阻的大小，以达到避免脉冲式写入电平频繁翻转导致的写入功耗较高的问题。并且，本实用新型通过电流比较模块能够调整预设电流的大小，以调整写入电流的大小，从而能够间接获知存储器单元的电阻的大小，进而能够实现多比特写入操作。
48.请同时参阅图1至图5，本实用新型提供了一种多比特阻变式随机存储器写入电路的较佳实施例。
49.如图1所示，本实用新型提供的一种多比特阻变式随机存储器写入电路，与存储器单元600连接，其包括：第一电压钳位模块100、第二电压钳位模块200、写入电流采样模块300、电流比较模块400与关断控制模块500。所述第一电压钳位模块100接入第一参考电压，并与所述存储器单元600的一端连接产生写入电流；所述第二电压钳位模块200接入第二参考电压并与所述存储器单元600的另一端连接；所述第一电压钳位模块100与所述第二电压钳位模块200用于控制所述存储器单元600两端的电压不随所述写入电流的变化而变化；所述写入电流采样模块300分别与所述第二电压钳位模块200以及所述电流比较模块400连接，用于采样流过所述存储器单元600的所述写入电流大小并输出采样电流至所述电流比较模块400；所述电流比较模块400分别与所述写入电流采样模块300以及所述关断控制模块500连接，用于提供预设电流并在所述采样电流接近或达到所述预设电流时生成写入关断控制信号，以控制所述写入电流的大小；所述关断控制模块500分别与所述电流比较模块400以及所述存储器单元600连接，用于根据所述写入关断控制信号中断写入过程。
50.本实用新型的工作原理为：所述第一电压钳位模块100与所述第二电压钳位模块200分别连接在所述存储器单元600的两端，其中所述第二电压钳位模块200通过所述关断控制模块500与所述存储器单元连接，所述第一电压钳位模块100接入第一参考电压作为第一钳位电平，所述第二电压钳位模块200接入第二参考电压作为第二钳位电平，并分别加在所述存储器单元600的两端，使得存储器单元两端的电压保持固定，不会随写入电流的变化而变化，从而可以通过控制存储器单元的写入电流的大小来唯一控制写入电阻的大小，可见，本实用新型采用恒压写入的方式相对于脉冲写入而言不需要额外的脉冲发生器，避免了因电平频繁翻转而引起的功耗较高的问题。其中，所述电流比较模块400能够提供预设电流，通过所述写入电流采样模块300对流过存储器单元600的写入电流进行采样，并输出采样电流至所述电流比较模块400，当所述采样电流接近或达到所述预设电流时则通过所述关断控制模块500中断写入过程。而所述电流比较模块400的输出电压会随着写入电流的变化而变化，因而可以通过调节所述预设电流的大小来控制写入电流的大小，因存储器两端的电压被钳位固定，从而能够根据写入电流的大小以间接获知存储器单元600的电阻的大小，从而实现多比特阻变式随机存储器的写入功能。因此，本实用新型采用低功耗恒压写入的方式实现了多比特rram电阻值的写入。
51.需要说明的是，所述存储器单元600包括阻变式随机存储器rram以及与其串联的存储器mos管m1，形成1t1r cell，该存储器mos管m1用于控制阻变式存储器rram的读写。其
中，存储器mos管m1的栅极连接字线，存储器mos管m1的源极连接源线，存储器mos管m1的漏极与阻变式随机存储器rram的一端连接，阻变式随机存储器rram的另一端连接位线。
52.所述存储器单元600的写入过程包括set过程(rram从高阻态变为低阻态)与reset过程(rram从低阻态变为高阻态)。当写入电路执行set操作时，所述第一电压钳位模块100与存储器mos管m1的源极连接，恒定的写入电压加在存储器单元600的两端，其阻值会逐渐变小，从而流过存储器单元600的写入电流会逐渐增大，随着写入电流的增大，采样电流随着写入电流的增大而增大，使得电流比较模块400的输出电压逐渐降低，此时限制写入电流的大小，使得写入电流达到某个值之后关断，写入过程结束，即可控制写入存储器单元600的电阻大小。当写入电路执行reset操作时，所述第一电压钳位模块100与所述阻变式随机存储器rram连接，此过程中阻变式随机存储器rram的电阻值由小变大，写入电流逐渐变小，所述采样电流也逐渐变小，相应的，电流比较模块400的输出电压从低变高，直至采样电流为0。
53.请参阅图2，在一个实施例的进一步地实施方式中，所述第一电压钳位模块100包括：第一运算放大器a1与第一mos管p1；其中，所述第一运算放大器a1的同相输入端接入所述第一参考电压vwrite，所述第一运算放大器a1的反相输入端与所述第一mos管p1的漏极连接，所述第一运算放大器a1的输出端与所述第一mos管p1的栅极连接；所述第一mos管p1的漏极还与所述存储器单元600的一端连接，所述第一mos管p1的源极接入所述写入电流iwrite。所述第二电压钳位模块200包括：第二运算放大器a2与第二mos管n2；其中，所述第二运算放大器a2的反相输入端接入第二参考电压vclamp，所述第二运算放大器a2的同相输入端与所述第二mos管n2的漏极连接，所述第二运算放大器a2的输出端与所述第二mos管n2的栅极连接；所述第二mos管n2的漏极还与所述存储器单元600的另一端连接，所述第二mos管n2的源极接地。
54.具体地，所述第一运算放大器a1的同相输入端接入第一参考电压vwrite作为第一钳位电平，所述第一运算放大器a1的输出端接第一mos管p1的栅极，所述第一运算放大器a1的反相输入端与第一mos管p1的漏极连接形成负反馈回路。其中，所述写入电流iwrite通过所述第一mos管p1的源极接入。所述第二运算放大器a2的反相输入端接入第二参考电压vclamp作为第二钳位电平。所述第二运算放大器a2的输出端接第二mos管n2的栅极，所述第二运算放大器a2的同相输入端与第二mos管n2的漏极连接形成负反馈回路。其中，所述第一mos管p1为p型mos管，所述第二mos管n2为n型mos管。在所述第一运算放大器a1与所述第二运算放大器a2的作用下，使得阻变式随机存储器rram两端的电压维持稳定，钳位在一个固定值，不会随写入电流iwrite的变化而变化。
55.请参阅图2，在一个实施例的进一步的实施方式中，所述写入电流采样模块300包括第三mos管n3；所述第三mos管n3的栅极与所述第二mos管n2的栅极连接，所述第三mos管n3的漏极与所述电流比较模块400连接，所述第三mos管n3的源极接地。
56.具体地，所述第三mos管n3的栅极与所述第二mos管n2的栅极连接，以对流经所述存储器单元600的写入电流iwrite进行采样得到采样电流，并将采样电流输入至所述电流比较模块400，通过将采样电流与电流比较模块400提供的预设电流进行比较，若采样电流达到或接近预设电流时，则通过所述关断控制模块500中断写入过程。
57.请参阅图2，在一个实施例的进一步地实施方式中，所述电流比较模块400包括：若
干个电流源(i1、i2...in)以及与所述电流源串联的开关mos管(b0、b1...bn)，所述开关mos管分别与写入电流采样模块300以及所述关断控制模块500连接。
58.具体地，所述电流比较模块400是以电流源为负载的电流镜结构，所述电流比较模块400的输出为电流源与开关mos管串联的中间节点vmid的电压大小，vmid的大小会随着写入电流iwrite的变化而变化，并与所述关断控制模块500形成闭合的写入电流关断控制回路。
59.请参阅图2与图3，在一个实施例的进一步地实施方式中，当写入电路执行set操作时，所述关断控制模块500包括：偶数个反相器与第四mos管sw1；其中，所述反相器的输入端与所述电流比较模块400的输出端连接，所述反相器的输出端与所述第四mos管sw1的栅极连接；所述第四mos管sw1的漏极与所述存储器单元600的另一端连接，所述第四mos管sw1的源极与所述第二电压钳位模块200连接。
60.具体地，所述第四mos管sw1为n型mos管，所述反相器具有偶数个，如图2所示，在一种实现方式中可以设置为2个，分别为反相器c1与反相器c2，并串联在所述第四mos关与节点vmid之间(反相器c1输出为vmid_i，反相器c2输出为vmid_d)，随着写入电流iwrite的增大，采样电流随着增大，而节点电压vmid逐渐减小，当vmid接近0v时，所述反相器输出高低电平关断第四mos管sw1，从而关断存储器单元600的写入电流路径，完成自中断写入过程，相应信号的时域波形图如图3所示。
61.可见，存储器单元600写入的过程是一个负反馈的过程，可以通过改变电流源(i1,i2,
…
in)的电流大小来决定关断时存储器单元600的写入电流iwrite大小，又由于存储器单元600两端的电压被固定，因此可以决定存储器单元600的写入电阻大小，从而实现多比特rram的写入功能。
62.请参阅图4与图5，在一些实施例中，当写入电路执行reset操作时，所述关断控制模块500包括：奇数个反相器与第四mos管sw1；其中，所述反相器的输入端与所述电流比较模块400的输出端连接，所述反相器的输出端与所述第四mos管sw1的栅极连接；所述第四mos管sw1的漏极与所述存储器单元600的另一端连接，所述第四mos管sw1的源极与所述第二电压钳位模块200连接。
63.具体地，reset操作的原理和set的电路d的原理是相同的，都是保持rram两端的电压固定，采样写入电流iwrite大小来获知rram电阻大小，然后使用负反馈的方式关断写入电流。与set操作不同的是，所述存储器单元600的写入电压的方向是相反的，所述存储器单元600的电阻值由小变大，写入电流iwrite逐渐减小，vmid电压从低到高,最后所述第二mos管n2的栅极电压变为0，使得第二mos管n2关断，存储器单元600的写入电流路径关断，相应信号的时域波形图如图5所示。因存储器单元600的写入电压的方向是相反的，因而反相器的数量为奇数个，在一种实现方式中，反向器的数量可以是一个，如图4中的反相器c3。
64.请参阅图2，在一个实施例的进一步地实施方式中，所述多比特阻变式随机存储器写入电路还包括：第五mos管sw2与第六mos管sw3；其中，所述第五mos管sw2的栅极与所述第四mos管sw1的栅极连接，所述第五mos管sw2的漏极与所述第二mos管n2的栅极连接，所述第五mos管sw2的源极接入供电电压vdd；所述第六mos管sw3连接在所述第二运算放大器a2的输出端与所述第二mos管n2的栅极之间。
65.具体地，写入电路在执行set操作时，存在两个交叠的负反馈回路，一个是电流比
较模块400的负反馈回路(n3
→
vmid
→
sw1
→
n2
→
vg
→
n3)，另一个是位线bl的钳位电压负反馈回路(vin+
→
amp1
→
vg
→
n2
→
vin+,vin+为第四mos管与第二mos管共接端的节点电压)。在这个两个负反馈回路中第二mos管n2都起到重要的作用，可能产生竞争控制，在写入结束后导致环路产生震荡。通过环路中加入第五mos管sw2与第六mos管sw3作为开关管，在写入过程中第五mos管sw2断开，第六mos管sw3闭合，正常写入，而在写入过程结束后第六mos管sw3断开钳位负反馈回路，第五mos管sw2闭合使第二mos管n2的栅电压vg有一个固定的终态值，从而避免环路震荡。
66.需要说明的是，写入电路在执行reset操作时，由于第二mos管n2的栅极电压vg最终会变为0而关断，因而不会存在震荡问题，所以在执行reset操作时，所述第五mos管sw2与第六mos管sw3可以省去。
67.请参阅图2与图4，在一个实施例的进一步地实施方式中，所述多比特阻变式随机存储器写入电路还包括：第七mos管sw4，所述第七mos管sw4的栅极接入使能信号w_en，所述第七mos管sw4的漏极与所述第三mos管n3的源极连接，所述第七mos管sw4的源极接地。
68.具体地，所述第七mos管sw4为n型mos管，所述第七mos管sw4作为开关管用于控制所述电流比较模块400的工作状态，当所述第七mos管sw4导通时(即使能信号w_en为高电平时)，所述电流比较模块400可以执行电流比较工作，当所述第七mos管sw4截止时(即使能信号w_en为低电平时)，所述电流比较模块400停止工作，也就是说，通过控制所述第七mos管sw4的通断可以控制整个写入电路的工作状态。
69.请参阅图6，在一些实施例中，本实用新型还提供了一种应用于如上述所述的多比特阻变式随机存储器写入电路的写入方法，其包括步骤：
70.s100、通过第一电压钳位模块与第二电压钳位模块保持存储器单元两端的电压固定；具体如一种多比特阻变式随机存储器写入电路的实施例所述，在此不再赘述。
71.s200、通过写入电流采样模块采样流过所述存储器单元的写入电流大小并输出采样电流至电流比较模块；具体如一种多比特阻变式随机存储器写入电路的实施例所述，在此不再赘述。
72.s300、当所述采样电流接近或达到所述预设电流时通过关断控制模块中断写入过程；其中，通过电流比较模块调整预设电流的大小以控制写入电流的大小。具体如一种多比特阻变式随机存储器写入电路的实施例所述，在此不再赘述。
73.请参阅图7，在一些实施例中，本实用新型还提供了一种存储器装置，其包括若干阵列设置的存储器单元，以及如上述所述的多比特阻变式随机存储器写入电路，所述多比特阻变式随机存储器写入电路分别对应与所述存储器单元连接。
74.具体地，所述多比特阻变式随机存储器写入电路通过与存储器单元的位线bl、源线sl、字线wl连接在一起组成存储器阵列。在存储器阵列中，通过选择某一列的写入电压vwrite置位为高电平，然后再开启其中某一行的字线wl电压，通过设置不同的电流源的电流大小，即可对阵列中的每个存储器单元逐一执行多比特写入。
75.综上所述，本实用新型所提供的一种多比特阻变式随机存储器写入电路、方法及存储器装置，具有以下有益效果：
76.通过调节预设电流的大小来控制写入电流的大小，因存储器两端的电压被钳位固定，从而能够根据写入电流的大小以间接获知存储器单元的电阻的大小，从而实现多比特
阻变式随机存储器的写入功能；
77.采用恒压写入的方式相对于脉冲写入而言不需要额外的脉冲发生器，避免了因电平频繁翻转而引起的功耗较高的问题，从而可以是实现多比特rram存储器阵列的低功耗写入。
78.应当理解的是，本实用新型的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。

技术特征：

1.一种多比特阻变式随机存储器写入电路，与存储器单元连接，其特征在于，包括：第一电压钳位模块、第二电压钳位模块、写入电流采样模块、电流比较模块与关断控制模块；所述第一电压钳位模块接入第一参考电压，并与所述存储器单元的一端连接产生写入电流；所述第二电压钳位模块接入第二参考电压并与所述存储器单元的另一端连接；所述第一电压钳位模块与所述第二电压钳位模块用于控制所述存储器单元两端的电压不随所述写入电流的变化而变化；所述写入电流采样模块分别与所述第二电压钳位模块以及所述电流比较模块连接，用于采样流过所述存储器单元的所述写入电流大小并输出采样电流至所述电流比较模块；所述电流比较模块分别与所述写入电流采样模块以及所述关断控制模块连接，用于提供预设电流并在所述采样电流接近或达到所述预设电流时生成写入关断控制信号，以控制所述写入电流的大小；所述关断控制模块分别与所述电流比较模块、所述第二电压钳位模块以及所述存储器单元连接，用于根据所述写入关断控制信号中断写入过程。2.根据权利要求1所述的多比特阻变式随机存储器写入电路，其特征在于，所述第一电压钳位模块包括：第一运算放大器与第一mos管；其中，所述第一运算放大器的同相输入端接入所述第一参考电压，所述第一运算放大器的反相输入端与所述第一mos管的漏极连接，所述第一运算放大器的输出端与所述第一mos管的栅极连接；所述第一mos管的漏极还与所述存储器单元的一端连接，所述第一mos管的源极接入所述写入电流；所述第二电压钳位模块包括：第二运算放大器与第二mos管；其中，所述第二运算放大器的反相输入端接入第二参考电压，所述第二运算放大器的同相输入端与所述第二mos管的漏极连接，所述第二运算放大器的输出端与所述第二mos管的栅极连接；所述第二mos管的漏极还与所述存储器单元的另一端连接，所述第二mos管的源极接地。3.根据权利要求2所述的多比特阻变式随机存储器写入电路，其特征在于，所述写入电流采样模块包括第三mos管；所述第三mos管的栅极与所述第二mos管的栅极连接，所述第三mos管的漏极与所述电流比较模块连接，所述第三mos管的源极接地。4.根据权利要求1所述的多比特阻变式随机存储器写入电路，其特征在于，所述电流比较模块包括：若干个电流源以及与所述电流源串联的开关mos管，所述开关mos管分别与写入电流采样模块以及所述关断控制模块连接。5.根据权利要求2所述的多比特阻变式随机存储器写入电路，其特征在于，所述关断控制模块包括：偶数个反相器与第四mos管；其中，所述反相器的输入端与所述电流比较模块的输出端连接，所述反相器的输出端与所述第四mos管的栅极连接；所述第四mos管的漏极与所述存储器单元的另一端连接，所述第四mos管的源极与所述第二电压钳位模块连接。6.根据权利要求2所述的多比特阻变式随机存储器写入电路，其特征在于，所述关断控
制模块包括：奇数个反相器与第四mos管；其中，所述反相器的输入端与所述电流比较模块的输出端连接，所述反相器的输出端与所述第四mos管的栅极连接；所述第四mos管的漏极与所述存储器单元的另一端连接，所述第四mos管的源极与所述第二电压钳位模块连接。7.根据权利要求5或6任一项所述的多比特阻变式随机存储器写入电路，其特征在于，还包括：第五mos管与第六mos管；其中，所述第五mos管的栅极与所述第四mos管的栅极连接，所述第五mos管的漏极与所述第二mos管的栅极连接，所述第五mos管的源极接入供电电压；所述第六mos管连接在所述第二运算放大器的输出端与所述第二mos管的栅极之间。8.根据权利要求3所述的多比特阻变式随机存储器写入电路，其特征在于，还包括：第七mos管，所述第七mos管的栅极接入使能信号，所述第七mos管的漏极与所述第三mos管的源极连接，所述第七mos管的源极接地。9.一种存储器装置，其特征在于，包括若干阵列设置的存储器单元，以及如权利要求1-8任一项所述的多比特阻变式随机存储器写入电路，所述多比特阻变式随机存储器写入电路分别对应与所述存储器单元连接。

技术总结

本实用新型公开了一种多比特阻变式随机存储器写入电路及存储器装置，多比特阻变式随机存储器写入电路与存储器单元连接，其包括：第一电压钳位模块、第二电压钳位模块、写入电流采样模块、电流比较模块与关断控制模块；第一电压钳位模块与第二电压钳位模块用于控制存储器单元两端的电压不随写入电流的变化而变化；写入电流采样模块用于采集流过存储器单元的写入电流大小并输出采样电流至电流比较模块；电流比较模块用于提供预设电流并在采样电流接近或达到预设电流时生成写入关断控制信号，以控制写入电流的大小；关断控制模块用于根据写入关断控制信号中断写入过程。本实用新型实现了多比特RRAM存储器阵列的恒压低功耗写入。耗写入。耗写入。