数据输出控制电路及包括数据输出控制电路的半导体设备的制作方法

1.各种实施方式总体上涉及半导体电路，并且更具体地，涉及数据输出控制电路及包括该数据输出控制电路的半导体设备。

背景技术：

2.作为半导体设备的示例的半导体存储器设备可以将外部提供的数据存储到存储器区域中，并且可以将存储器区域的数据输出到半导体存储器设备的外部。为了提高半导体存储器设备的高速操作和操作可靠性，控制数据输入/输出定时是非常重要的。

技术实现要素：

3.在实施方式中，一种数据输出控制电路可以包括分频电路、定时信号生成电路和控制信号生成电路。分频电路可以被配置为对读取使能信号进行分频以生成多相位时钟信号。定时信号生成电路可以被配置为基于预热周期信息和多相位时钟信号生成多个定时信号。控制信号生成电路可以被配置为基于多相位时钟信号和多个定时信号生成数据输出控制信号。
4.在实施方式中，一种半导体设备可以包括存储器单元阵列、数据输入/输出电路和控制电路。数据输入/输出电路可以被配置为响应于数据输出控制信号而将来自存储器单元阵列的数据输出到外部装置。控制电路可以被配置为通过对从另一外部装置提供的读取使能信号进行分频，以生成多相位时钟信号，并且通过基于为半导体设备设置的预热周期信息选择性地掩蔽(mask)多相位时钟信号，来生成数据输出控制信号。
附图说明
5.图1是例示了根据实施方式的半导体系统10的配置的图。
6.图2是例示了根据半导体设备的预热周期的数据输出定时的图。
7.图3是例示了根据实施方式的半导体设备100的配置的图。
8.图4是例示了根据实施方式的数据输出控制电路131的配置的图。
9.图5是根据实施方式的数据输出控制电路131的操作定时图。
10.图6是例示了根据实施方式的数据输出控制电路132的配置的图。
11.图7是例示了图6所示的定时信号生成电路400的配置的图。
12.图8是例示了图6所示的控制信号生成电路500的配置的图。
13.图9a和图9b是根据实施方式的数据输出控制电路132的操作定时图。
具体实施方式
14.根据实施方式，可以提供能够提高用于数据输出定时的控制性能的数据输出控制电路和包括该数据输出控制电路的半导体设备。
15.在下文中，以下将参照附图描述本公开的示例性实施方式。
16.图1是例示了根据实施方式的半导体系统10的配置的图。
17.参照图1，半导体系统10可以包括半导体设备100和控制器101。半导体设备100可以基于控制器101的控制而操作。响应于从控制器101提供的写入命令，半导体设备100可以将数据写入存储器单元阵列110中。当从控制器101接收到写入命令、地址和数据时，半导体设备100可以将数据写入与地址对应的存储器单元中。
18.响应于从控制器101提供的读取命令，半导体设备100可以执行读取操作。当从控制器101接收到读取命令和地址时，半导体设备100可以从与该地址相对应的存储器单元读取数据，以将所读取的数据输出到控制器101。
19.半导体设备100可以包括nand闪存、垂直nand(以下称为“vnand”)、nor闪存、电阻随机存取存储器(rram)、相变存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)、自旋转移力矩随机存取存储器(stt-ram)中的至少一种。在实施方式中，半导体设备100可以实现为具有三维阵列结构。在实施方式中，半导体设备100可以应用于具有包括导电浮置栅的电荷储存层的闪存设备以及具有包括绝缘层的电荷储存层的电荷俘获闪存(ctf)。
20.控制器101可以联接在半导体设备100和主机之间。主机可以包括中央处理单元(cpu)、图形处理单元(gpu)等。控制器101可以被配置为接口连接主机和半导体设备100。基于主机的控制，控制器101可以向半导体设备100提供写入命令和读取命令。
21.控制器101和半导体设备100之间的联接可以是被配置为传输数据dq[7:0]的信号线、被配置为传输数据选通信号dqs的信号线、以及被配置为传输读取使能信号re的信号线。可以从控制器101提供读取使能信号re。读取使能信号re可以包括互补形式的信号并且可以被称为外部时钟信号。图1例举了具有8位的数据dq[7:0]，然而，数据可以包括16位、32位等。
[0022]
数据选通信号dqs可以是双向信号。在半导体设备100的数据输出操作期间，可以从半导体设备100向控制器101提供数据选通信号dqs。当向半导体设备100输入数据时，可以从控制器101向半导体设备100提供数据选通信号dqs。
[0023]
在读取使能信号re被提供给半导体设备100之后，可以基于数据选通信号dqs输出数据dq[7:0]。当在控制器101和半导体设备100之间传送数据时，可以通过在半导体设备100的操作规范中定义的预热周期来调整数据传输定时。根据半导体设备100的操作规范，应该在相对于读取使能信号re经过了预热周期之后输出数据。
[0024]
预热周期可以设置为“0”、“1”、“2”和“4”之一。当预热周期被设置为“0”时，可以在读取使能信号re的第一周期中输出数据而不执行预热。当预热周期被设置为“1”时，可以在读取使能信号re的第一周期中延迟输出的数据并且可以在读取使能信号re的第二周期中输出数据。当预热周期被设置为“2”时，可以在读取使能信号re的第一周期和第二周期中延迟输出的数据并且可以在读取使能信号re的第三周期中输出数据。当预热周期被设置为“4”时，可以在读取使能信号re的第一周期至第四周期中延迟输出的数据并且可以在读取使能信号re的第五周期中输出数据。
[0025]
图2是例示了根据半导体设备的预热周期的数据输出定时的图。图2例示了读取使能信号re_n、数据dq[7:0]和数据选通信号dqs。读取使能信号re可以如上所述包括互补形式的信号，并且图2例示了作为互补形式的信号之一的读取使能信号re_n。
[0026]
当预热周期被设置为
‘2’
时，如图2所示，可以在读取使能信号re_n的第一周期和第二周期(“0周期”和“1周期”)中延迟输出的数据，并且可以在读取使能信号re_n的第三周期(“2周期”)中基于数据选通信号dqs输出数据dq[7:0]。
[0027]
根据实施方式，半导体设备100可以基于预热周期内部调整读取使能信号re_n的定时以输出数据。
[0028]
图3是例示了根据实施方式的半导体设备100的配置的图。
[0029]
参照图3，半导体设备100可以包括存储器单元阵列110、外围电路120和控制电路130。外围电路120可以包括地址解码器121、电压生成电路122、读/写电路123和数据输入/输出电路124。
[0030]
存储器单元阵列110可以通过行线rl联接至地址解码器121并且可以通过位线bl1至blm联接至读/写电路123。存储器单元阵列110可以包括多个存储块blk1至blkz。多个存储块blk1至blkz可以通过行线rl联接至地址解码器121。多个存储块blk1至blkz可以通过位线bl1至blm联接至读/写电路123。多个存储块blk1至blkz中的每一个可以包括多个存储器单元。多个存储器单元可以是非易失性存储器单元。多个存储块blk1至blkz中的每一个可以包括多个页。在多个存储器单元当中，联接至单条行线的存储器单元可以被定义为单个页。
[0031]
存储器单元可以由能够在其内存储单个数据位的单级单元(slc)、能够在其内存储两个数据位的多级单元(mlc)、能够在其内存储三个数据位的三级单元(tlc)和能够在其内存储四个数据位的四级单元(qlc)中的一种或更多种来配置。
[0032]
外围电路120可以驱动存储器单元阵列110，以执行编程操作、读取操作和擦除操作。
[0033]
地址解码器121可以通过行线rl联接至存储器单元阵列110。地址解码器121可以被配置为基于控制电路130的控制而操作。地址解码器121可以从控制电路130接收地址addr。
[0034]
地址解码器121可以对地址addr内的块地址进行解码。地址解码器121可以基于解码的块地址来选择多个存储块blk1至blkz中的至少一个。地址解码器121可以对地址addr内的行地址进行解码。根据解码后的行地址，地址解码器121可以通过向联接至被选存储块的行线rl中的至少一条行线rl施加从电压生成电路122提供的电压，来选择所述至少一条行线rl。
[0035]
地址解码器121可以通过向被选行线施加编程电压vpgm并且向未选行线施加低于编程电压vpgm的通过电压vpass，来执行编程操作。
[0036]
地址解码器121可以通过向被选行线施加读取电压vread并且向未选行线施加高于读取电压vread的通过电压vpass，来执行读取操作。
[0037]
可以在半导体设备100内以存储块为单位执行擦除操作。地址解码器121可以对块地址进行解码并且可以基于解码后的块地址来选择单个存储块。地址解码器121可以通过向联接至被选存储块的行线rl施加接地电压并且向被选存储块所形成于的体区域施加擦除电压vers，来执行擦除操作。
[0038]
电压生成电路122可以生成半导体设备100操作所需的各种电压。电压生成电路122可以生成读取电压vread、通过电压vpass、编程电压vpgm、擦除电压vers等并将其提供
给地址解码器121。在实施方式中，电压生成电路122可以包括多个泵浦电容器，并且可以基于控制电路130的控制选择性地激活多个泵浦电容器以生成多个电压。
[0039]
读/写电路123可以包括多个页缓冲器，例如，第一页缓冲器pb1至第m页缓冲器pbm。第一页缓冲器pb1至第m页缓冲器pbm可以分别通过第一位线bl1至第m位线blm联接至存储器单元阵列110。第一页缓冲器pb1至第m页缓冲器pbm可以响应于从控制电路130提供的控制信号ctrl而操作。
[0040]
第一页缓冲器pb1至第m页缓冲器pbm可以与数据输入/输出电路124执行数据通信。第一页缓冲器pb1至第m页缓冲器pbm可以通过将待存储数据从数据输入/输出电路124和数据线dl传送至存储器单元阵列110，来执行编程操作。读/写电路123可以通过经由位线bl1至blm从被选页的存储器单元读取数据并通过将读取的数据提供给数据输入/输出电路124，来执行读取操作。读/写电路123可以通过使位线bl1至blm浮置来执行擦除操作。
[0041]
数据输入/输出电路124可以通过数据线dl联接至第一页缓冲器pb1至第m页缓冲器pbm。响应于从控制电路130提供的控制信号ctrl，数据输入/输出电路124可以执行数据输入/输出操作。在读取操作期间，数据输入/输出电路124可以在基于上述预热周期的定时向控制器101输出从第一页缓冲器pb1至第m页缓冲器pbm提供的数据。
[0042]
控制电路130可以联接至地址解码器121、电压生成电路122、读/写电路123和数据输入/输出电路124。控制电路130可以被配置为控制半导体设备100的整体操作。控制电路130可以响应于从外部设备提供的命令cmd而操作。在读取操作期间，控制电路130可以通过内部调整读取使能信号re_n的定时来生成数据输出控制信号，并且可以将生成的数据输出控制信号作为控制信号ctrl之一输出，使得基于预热周期输出数据。控制电路130可以输出具有以下定时的信号作为数据输出控制信号：在该定时，读取使能信号re_n的脉冲当中的与预热周期相对应的脉冲被掩蔽。
[0043]
图4是例示了根据实施方式的数据输出控制电路131的配置的图。图5是根据实施方式的数据输出控制电路131的操作定时图。
[0044]
在下文中，参照图4和图5进行的描述将是根据实施方式的数据输出控制电路131的配置和操作。
[0045]
根据实施方式，数据输出控制电路131可以被包括在图3的控制电路130中，这仅是示例。数据输出控制电路131的布置将不限于此。
[0046]
根据实施方式，数据输出控制电路131可以包括解码器210、定时信号生成电路220和控制信号生成电路230，如图4所示。
[0047]
解码器210可以对用于设置预热周期的预热周期初步信息ltc《0:1》进行解码，以生成预热周期信息ltc00、ltc01、ltc10和ltc11。预热周期信息ltc00可以对应于预热周期“0”，预热周期信息ltc01可以对应于预热周期“1”，预热周期信息ltc10可以对应于预热周期“2”，并且预热周期信息ltc11可以对应于预热周期“4”。例如，当预热周期信息ltc00、ltc01、ltc10和ltc11当中的仅预热周期信息ltc00具有高电平时，可以将半导体设备100的预热周期设置为“0”。当预热周期信息ltc00、ltc01、ltc10和ltc11当中的仅预热周期信息ltc01具有高电平时，可以将预热周期设置为“1”。当预热周期信息ltc00、ltc01、ltc10和ltc11当中的仅预热周期信息ltc10具有高电平时，可以将预热周期设置为“2”。当预热周期信息ltc00、ltc01、ltc10和ltc11当中的仅预热周期信息ltc11具有高电平时，可以将预热
周期设置为“4”。
[0048]
定时信号生成电路220可以基于读取使能信号re_n生成初步定时信号lten10、lten20、lten30和lten40，并且可以基于预热周期信息ltc00、ltc01、ltc10和ltc11输出初步定时信号lten10、lten20、lten30和lten40之一作为定时信号lten。定时信号生成电路220可以包括逻辑门221、移位寄存器222和复用器223。
[0049]
逻辑门221可以将读取使能信号re_n反相，以生成反相的读取使能信号re_n_b。
[0050]
移位寄存器222可以基于反相的读取使能信号re_n_b对电源电压vccd进行移位，以生成初步定时信号lten10、lten20、lten30和lten40。移位寄存器222可以包括多个触发器，例如，第一触发器222-1至第四触发器222-4。第一触发器222-1至第四触发器222-4可以共同接收反相的读取使能信号re_n_b作为移位操作的参考信号(即，时钟信号)。第一触发器222-1可以响应于反相的读取使能信号re_n_b的转变而锁存电源电压vccd的电平，并且可以输出锁存的信号作为初步定时信号lten10。第二触发器222-2可以响应于反相的读取使能信号re_n_b的转变而锁存初步定时信号lten10，并且可以输出锁存的信号作为初步定时信号lten20。第三触发器222-3可以响应于反相的读取使能信号re_n_b的转变而锁存初步定时信号lten20，并且可以输出锁存的信号作为初步定时信号lten30。第四触发器222-4可以响应于反相的读取使能信号re_n_b的转变而锁存初步定时信号lten30，并且可以输出锁存的信号作为初步定时信号lten40。
[0051]
参照图5，可以输入一对读取使能信号re_n和re_c。读取使能信号re_n和re_c可以具有彼此相反的相应相位。反相的读取使能信号re_n_b可以具有与读取使能信号re_c相同的相位。
[0052]
参考反相的读取使能信号re_n_b的上升沿，初步定时信号lten10、lten20、lten30和lten40可以依次转变为高电平。
[0053]
根据预热周期信息ltc00、ltc01、ltc10和ltc11，复用器223可以输出初步定时信号lten10、lten20和lten40之一作为定时信号lten。这里，由于半导体设备100足以支持在如前面提到的操作规范中定义的预热周期“0”、“1”、“2”和“4”，因此图4的数据输出控制电路131被例举为不将初步定时信号lten30输入到复用器223。当预热周期信息ltc00、ltc01、ltc10和ltc11当中的预热周期信息ltc01具有高电平时，复用器223可以输出初步定时信号lten10作为定时信号lten。当预热周期信息ltc00、ltc01、ltc10和ltc11当中的预热周期信息ltc10具有高电平时，复用器223可以输出初步定时信号lten20作为定时信号lten。当预热周期信息ltc00、ltc01、ltc10和ltc11当中的预热周期信息ltc11具有高电平时，复用器223可以输出初步定时信号lten40作为定时信号lten。当预热周期信息ltc00、ltc01、ltc10和ltc11当中的预热周期信息ltc00具有高电平时(即，当未应用预热周期时)，复用器223可以在初步定时信号lten10转变为高电平的定时之前的定时将定时信号lten输出为高电平。
[0054]
控制信号生成电路230可以基于定时信号lten，通过利用掩蔽了读取使能信号re_n的脉冲当中与预热周期相对应的脉冲的信号，来生成数据输出控制信号re_rdp和re_fdp。在数据输出控制信号re_rdp和re_fdp当中，数据输出控制信号re_rdp可以被称为第一数据输出控制信号re_rdp，而数据输出控制信号re_fdp可以被称为第二数据输出控制信号re_fdp。
[0055]
控制信号生成电路230可以包括延迟器231、逻辑门232和233以及振荡器234和
235。
[0056]
延迟器231可以将读取使能信号re_n延迟预定时间量，以在预定时间量之后驱动读取使能信号re_n。延迟器231可以被配置为补偿定时信号生成电路220的信号处理的延迟。即，延迟器231可以被设计为具有与定时信号生成电路220的信号处理的延迟相对应的延迟量。
[0057]
第一逻辑门232可以对延迟器231的输出信号以及定时信号lten执行与非(nand)运算，以输出信号re_n_lt。第二逻辑门233可以将从第一逻辑门232输出的信号re_n_lt反相。
[0058]
参照图5，当预热周期设置为“0”时，从第一逻辑门232输出的信号re_n_lt可以具有与读取使能信号re_n相同的波形。当预热周期设置为“1”时，信号re_n_lt可以具有掩蔽了读取使能信号re_n的第一周期的波形。当预热周期设置为“2”时，信号re_n_lt可以具有掩蔽了读取使能信号re_n的第一周期和第二周期的波形。当预热周期设置为“4”时，信号re_n_lt可以具有掩蔽了读取使能信号re_n的第一周期至第四周期的波形。
[0059]
第一振荡器234可以响应于第二逻辑门233的输出信号而执行振荡操作，以生成数据输出控制信号re_rdp和re_fdp中的第一数据输出控制信号re_rdp。第一振荡器234可以包括触发器234-1和逻辑门234-2。触发器234-1可以通过重复以下操作来生成第一数据输出控制信号re_rdp：接收第二逻辑门233的输出信号作为时钟信号，以及响应于第二逻辑门233的输出信号的转变而接收输出端子电平的反相信号作为来自逻辑门234-2的反馈信号，逻辑门234-2将输出端子电平反相以生成反相信号。
[0060]
参照图5，第一数据输出控制信号re_rdp可以基于相应的预热周期“0”、“1”、“2”和“4”，参考信号re_n_lt的上升沿开始其转变，并且可以具有信号re_n_lt的一半频率。
[0061]
第二振荡器235可以响应于第一逻辑门232的输出信号而执行振荡操作，以生成数据输出控制信号re_rdp和re_fdp中的第二数据输出控制信号re_fdp。第二振荡器235可以包括触发器235-1和逻辑门235-2。触发器235-1可以通过重复以下操作来生成第二数据输出控制信号re_fdp：接收第一逻辑门232的输出信号作为时钟信号，以及响应于第一逻辑门232的输出信号的转变而接收输出端子电平的反相信号作为来自逻辑门235-2的反馈信号，逻辑门235-2将输出端子电平反相以生成反相信号。
[0062]
参照图5，第二数据输出控制信号re_fdp可以基于相应的预热周期“0”、“1”、“2”和“4”，参考信号re_n_lt的下降沿开始其转变，并且可以具有信号re_n_lt的一半频率。
[0063]
如上所述，根据实施方式的数据输出控制电路131可以基于掩蔽了读取使能信号re_n的脉冲以支持预热周期的信号，来生成数据输出控制信号re_rdp和re_fdp。
[0064]
因此，当预热周期设置为“0”时(即，当不应用预热周期时)，半导体设备100可以从读取使能信号re_n的第一周期开始基于数据输出控制信号re_rdp和re_fdp而输出数据。
[0065]
当预热周期设置为“1”时，半导体设备100可以从读取使能信号re_n的第二周期开始基于数据输出控制信号re_rdp和re_fdp输出数据。
[0066]
当预热周期设置为“2”时，半导体设备100可以从读取使能信号re_n的第三周期开始基于数据输出控制信号re_rdp和re_fdp输出数据。
[0067]
当预热周期设置为“4”时，半导体设备100可以从读取使能信号re_n的第五周期开始基于数据输出控制信号re_rdp和re_fdp输出数据。
[0068]
在下文中，参照图6至图9b进行的描述将是根据实施方式的数据输出控制电路132的配置和操作。
[0069]
根据实施方式，数据输出控制电路132可以被包括在图3的控制电路130中，这仅是示例。数据输出控制电路132的布置将不限于此。根据实施方式，数据输出控制电路132可以输出具有如下定时的信号作为数据输出控制信号：在该定时，基于通过对读取使能信号re_n和re_c进行分频所生成的多相位时钟信号来掩蔽读取使能信号re_n的脉冲当中的与预热周期相对应的脉冲。因此，在低电压条件(即，操作电压低的条件)和高速操作条件(即，操作频率高的条件)下，数据输出控制电路132可以通过确保定时裕量是参照图4描述的被配置为基于读取使能信号re_n执行掩蔽操作的数据输出控制电路131的两倍，来稳定地操作。
[0070]
图6是例示了根据实施方式的数据输出控制电路132的配置的图。图7是例示了图6所示的定时信号生成电路400的配置的图。图8是例示了图6所示的控制信号生成电路500的配置的图。图9a和图9b是根据实施方式的数据输出控制电路132的操作定时图。
[0071]
根据实施方式，如图6所示，数据输出控制电路132可以包括解码器310、分频电路320、定时信号生成电路400和控制信号生成电路500。
[0072]
解码器310可以对用于设置预热周期的预热周期初步信息ltc《0:1》进行解码，以生成预热周期信息ltc00、ltc01、ltc10和ltc11。
[0073]
分频电路320可以通过将一对读取使能信号re_n和re_c的相位进行分频和分离，来生成多相位时钟信号iclk、qclk、iclkb和qclkb。在多相位时钟信号iclk、qclk、iclkb和qclkb当中，相位时钟信号iclk可以被称为第一相位时钟信号iclk，相位时钟信号qclk可以被称为第二相位时钟信号qclk，相位时钟信号iclkb可以被称为第三相位时钟信号iclkb，并且相位时钟信号qclkb可以被称为第四相位时钟信号qclkb。
[0074]
多相位时钟信号iclk、qclk、iclkb和qclkb中的每一个可以具有读取使能信号re_n的一半频率。分频电路320可以包括第一触发器321和第二触发器322。
[0075]
第一触发器321可以接收一对读取使能信号re_n和re_c中的读取使能信号re_n作为时钟信号，可以接收第二相位时钟信号qclk作为同相输入，并且可以接收第四相位时钟信号qclkb作为反相输入，以生成第一相位时钟信号iclk和第三相位时钟信号iclkb。第一触发器321可以响应于读取使能信号re_n的转变而锁存输入信号(即，第二相位时钟信号qclk和第四相位时钟信号qclkb)，以生成第一相位时钟信号iclk和第三相位时钟信号iclkb。
[0076]
第二触发器322可以接收一对读取使能信号re_n和re_c中的读取使能信号re_c作为时钟信号，接收第一相位时钟信号iclk作为同相输入，并且接收第三相位时钟信号iclkb作为反相输入，以生成第二相位时钟信号qclk和第四相位时钟信号qclkb。第二触发器322可以响应于读取使能信号re_c的转变而锁存输入信号(即，第一相位时钟信号iclk和第三相位时钟信号iclkb)，以生成第二相位时钟信号qclk和第四相位时钟信号qclkb。
[0077]
定时信号生成电路400可以基于多相位时钟信号iclk、qclk、iclkb和qclkb以及预热周期信息ltc00、ltc01、ltc10和ltc11，生成多个定时信号ltens《0:3》。
[0078]
控制信号生成电路500可以基于多相位时钟信号iclk、qclk、iclkb和qclkb以及多个定时信号ltens《0:3》，生成数据输出控制信号re_rdp和re_fdp。
[0079]
参照图7，定时信号生成电路400可以基于多相位时钟信号iclk、qclk、iclkb和
qclkb生成初步定时信号lten10_i、lten20_i、lten40_i、lten10_q、lten20_q和lten40_q。而且，定时信号生成电路400可以通过基于预热周期信息ltc00、ltc01、ltc10和ltc择性地组合初步定时信号lten10_i、lten20_i、lten40_i、lten10_q、lten20_q和lten40_q来生成多个定时信号ltens《0:3》。
[0080]
定时信号生成电路400可以包括第一移位寄存器410、第二移位寄存器420和复用器430。
[0081]
第一移位寄存器410可以通过基于第一相位时钟信号iclk和第三相位时钟信号iclkb对电源电压vccd进行移位，来生成初步定时信号lten10_i、lten20_i和lten40_i。第一移位寄存器410可以包括多个触发器，例如，第一触发器411至第三触发器413。第一触发器411可以响应于第一相位时钟信号iclk的转变而锁存电源电压vccd的电平，并且可以输出锁存的信号作为初步定时信号lten10_i。第二触发器412可以响应于第三相位时钟信号iclkb的转变而锁存电源电压vccd的电平，并且可以输出锁存的信号作为初步定时信号lten20_i。第三触发器413可以响应于第三相位时钟信号iclkb的转变而锁存初步定时信号lten20_i，并且可以输出锁存的信号作为初步定时信号lten40_i。
[0082]
第二移位寄存器420可以通过基于第二相位时钟信号qclk和第四相位时钟信号qclkb对电源电压vccd进行移位，来生成初步定时信号lten10_q、lten20_q和lten40_q。第二移位寄存器420可以包括多个触发器，例如，第一触发器421至第三触发器423。第一触发器421可以响应于第二相位时钟信号qclk的转变而锁存电源电压vccd的电平，并且可以输出锁存的信号作为初步定时信号lten10_q。第二触发器422可以响应于第四相位时钟信号qclkb的转变而锁存电源电压vccd的电平，并且可以输出锁存的信号作为初步定时信号lten20_q。第三触发器423可以响应于第四相位时钟信号qclkb的转变而锁存初步定时信号lten20_q，并且可以输出锁存的信号作为初步定时信号lten40_q。
[0083]
复用器430可以通过基于预热周期信息ltc00、ltc01、ltc10和ltc择性地组合初步定时信号lten10_i、lten20_i、lten40_i、lten10_q、lten20_q和lten40_q，来生成多个定时信号ltens《0:3》。在多个定时信号ltens《0:3》当中，定时信号ltens0可以被称为第一定时信号ltens0，定时信号ltens1可以被称为第二定时信号ltens1，定时信号ltens2可以被称为可以第三定时信号ltens2，并且定时信号ltens3可以被称为第四定时信号ltens3。
[0084]
复用器430可以包括多个逻辑门431-1至431-6和432-1至432-6。多个逻辑门431-1至431-6和432-1至432-6可以分为第一逻辑门组和第二逻辑门组。第一逻辑门组可以包括第一逻辑门431-1至第六逻辑门431-6，并且第二逻辑门组可以包括第七逻辑门432-1至第十二逻辑门432-6。
[0085]
第一逻辑门组可以通过组合初步定时信号lten10_i、lten20_i和lten40_i与预热周期信息ltc00、ltc01、ltc10和ltc11，来生成第一定时信号letns《0》和第二定时信号letns《1》。第一逻辑门431-1可以对电源电压vccd和预热周期信息ltc00执行与非(nand)运算。第二逻辑门431-2可以对初步定时信号lten20_i和预热周期信息ltc10执行与非(nand)运算。第三逻辑门431-3可以对初步定时信号lten40_i和预热周期信息ltc11执行与非(nand)运算。第四逻辑门431-4可以对第一逻辑门431-1至第三逻辑门431-3的输出执行与非(nand)运算，以输出第一定时信号ltens0。第五逻辑门431-5可以对初步定时信号lten10_i和预热周期信息ltc01执行与非(nand)运算。第六逻辑门431-6可以将第五逻辑门
431-5的输出反相，以输出第二定时信号ltens1。
[0086]
第二逻辑门组可以通过组合初步定时信号lten10_q、lten20_q和lten40_q与预热周期信息ltc00、ltc01、ltc10和ltc11，来生成第三定时信号letns《2》和第四定时信号ltens《3》。第七逻辑门432-1可以对电源电压vccd和预热周期信息ltc00执行与非(nand)运算。第八逻辑门432-2可以对初步定时信号lten20_q和预热周期信息ltc10执行与非(nand)运算。第九逻辑门432-3可以对初步定时信号lten40_q和预热周期信息ltc11执行与非(nand)运算。第十逻辑门432-4可以对第七逻辑门432-1至第九逻辑门432-3的输出执行与非(nand)运算，以输出第三定时信号ltens2。第十一逻辑门432-5可以对初步定时信号lten10_q和预热周期信息ltc01执行与非(nand)运算。第十二逻辑门432-6可以将第十一逻辑门432-5的输出反相，以输出第四定时信号ltens3。
[0087]
参照图8，控制信号生成电路500可以通过基于多个定时信号ltens《0:3》选择性地掩蔽多相位时钟信号iclk、qclk、iclkb和qclkb，来生成多个校正时钟信号iclk_a、qclk_a、iclk_b和qclk_b。此外，控制信号生成电路500可以通过基于多个校正时钟信号iclk_a、qclk_a、iclk_b和qclk_b驱动输出端子，来生成数据输出控制信号re_rdp和re_fdp。在多个校正时钟信号iclk_a、qclk_a、iclk_b和qclk_b当中，校正时钟信号iclk_a可以被称为第一校正时钟信号iclk_a，校正时钟信号qclk_a可以被称为第二校正时钟信号qclk_a，校正时钟信号iclk_b可以被称为第三校正时钟信号iclk_b，而校正时钟信号qclk_b可以被称为第四校正时钟信号qclk_b。控制信号生成电路500可以包括多个逻辑门511至514、第一驱动器520和第二驱动器530。
[0088]
多个逻辑门511至514可以通过基于多个定时信号ltens《0:3》选择性地掩蔽多相位时钟信号iclk、qclk、iclkb和qclkb，来生成多个校正时钟信号iclk_a、qclk_a、iclk_b和qclk_b。
[0089]
第一逻辑门511可以对第一相位时钟信号iclk和第一定时信号ltens0执行与非(nand)运算，以输出第一校正时钟信号iclk_a。第二逻辑门512可以对第三相位时钟信号iclkb和第二定时信号ltens1执行与非(nand)运算，以输出第三校正时钟信号iclk_b。第三逻辑门513可以对第二相位时钟信号qclk和第三定时信号ltens2执行与非(nand)运算，以输出第二校正时钟信号qclk_a。第四逻辑门514可以对第四相位时钟信号qclkb和第四定时信号ltens3执行与非(nand)运算，以输出第四校正时钟信号qclk_b。
[0090]
第一驱动器520可以通过基于第一校正时钟信号iclk_a和第三校正时钟信号iclk_b将输出端子521驱动至电源电压电平或接地电压电平，来生成第一数据输出控制信号re_rdp。第一驱动器520可以包括多个晶体管522至527。
[0091]
第一晶体管522可以联接在电源电压节点和输出端子521之间，并且可以基于第一校正时钟信号iclk_a将输出端子521驱动到电源电压电平。与第一晶体管522并联地，第二晶体管523可以联接在电源电压节点和输出端子521之间，并且可以基于第三校正时钟信号iclk_b将输出端子521驱动到电源电压电平。第三晶体管524和第四晶体管525可以串联联接在第一晶体管522和接地端子之间，并且可以基于第一校正时钟信号iclk_a和第三校正时钟信号iclk_b中的每一个，将输出端子521驱动到接地电压电平。第五晶体管526和第六晶体管527可以串联联接在第二晶体管523和接地端子之间，并且可以基于第三校正时钟信号iclk_b和第一校正时钟信号iclk_a中的每一个，将输出端子521驱动到接地电压电平。
[0092]
第二驱动器530可以通过基于第二校正时钟信号qclk_a和第四校正时钟信号qclk_b，将输出端子531驱动到电源电压电平或接地电压电平，来生成第二数据输出控制信号re_fdp。第二驱动器530可以包括多个晶体管532至537。
[0093]
第一晶体管532可以联接在电源电压节点和输出端子531之间，并且可以基于第二校正时钟信号qclk_a将输出端子531驱动到电源电压电平。与第一晶体管532并联地，第二晶体管533可以联接在电源电压节点和输出端子531之间，并且可以基于第四校正时钟信号qclk_b将输出端子531驱动到电源电压电平。第三晶体管534和第四晶体管535可以串联联接在第一晶体管532和接地端子之间，并且可以基于第二校正时钟信号qclk_a和第四校正时钟信号qclk_b中的每一个，将输出端子531驱动到接地电压电平。第五晶体管536和第六晶体管537可以串联联接在第二晶体管533和接地端子之间，并且可以基于第四校正时钟信号qclk_b和第二校正时钟信号qclk_a中的每一个，将输出端子531驱动到接地电压电平。
[0094]
参照图9a，可以基于读取使能信号re_n和re_c生成多相位时钟信号iclk、qclk、iclkb和qclkb。
[0095]
可以通过对读取使能信号re_n进行分频来生成第一相位时钟信号iclk和第三相位时钟信号iclkb。可以通过对读取使能信号re_c进行分频来生成第二相位时钟信号qclk和第四相位时钟信号qclkb。
[0096]
参考第一相位时钟信号iclk和第三相位时钟信号iclkb，可以生成初步定时信号lten10_i、lten20_i和lten40_i。
[0097]
根据初步定时信号lten10_i、lten20_i和lten40_i，可以生成适于预热周期的第一数据输出控制信号re_rdp。
[0098]
当预热周期设置为“1”时，第一数据输出控制信号re_rdp可以具有掩蔽了读取使能信号re_n的第一周期的波形。当预热周期设置为“2”时，第一数据输出控制信号re_rdp可以具有掩蔽了读取使能信号re_n的第一周期和第二周期的波形。当预热周期设置为“4”时，第一数据输出控制信号re_rdp可以具有掩蔽了读取使能信号re_n的第一周期至第四周期的波形。
[0099]
参考第二相位时钟信号qclk和第四相位时钟信号qclkb，可以生成初步定时信号lten10_q、lten20_q和lten40_q。
[0100]
根据初步定时信号lten10_q、lten20_q和lten40_q，可以生成适于预热周期的第二数据输出控制信号re_fdp。
[0101]
当预热周期设置为“1”时，第二数据输出控制信号re_fdp可以具有掩蔽了读取使能信号re_c的第一周期的波形。当预热周期设置为“2”时，第二数据输出控制信号re_fdp可以具有掩蔽了读取使能信号re_c的第一周期和第二周期的波形。当预热周期设置为“4”时，第二数据输出控制信号re_fdp可以具有掩蔽了读取使能信号re_c的第一周期至第四周期的波形。
[0102]
多相位时钟信号iclk、qclk、iclkb和qclkb中的每一个可以具有读取使能信号re_n和re_c中的每一个的一半频率。因此，不管半导体设备100的操作条件如何(即，即使当半导体设备100在低电压条件或高频操作条件下操作时)，可以稳定地生成第一数据输出控制信号re_rdp和第二数据输出控制信号re_fdp。
[0103]
参照图9b，当预热周期设置为“0”时(即，当未应用预热周期时)，半导体设备100可
以从读取使能信号re_n的第一周期开始基于数据输出控制信号re_rdp和re_fdp中的每一个输出数据。
[0104]
当预热周期设置为“1”时，半导体设备100可以从读取使能信号re_n的第二周期开始基于数据输出控制信号re_rdp和re_fdp中的每一个来输出数据。
[0105]
当预热周期设置为“2”时，半导体设备100可以从读取使能信号re_n的第三周期开始基于数据输出控制信号re_rdp和re_fdp中的每一个来输出数据。
[0106]
当预热周期被设置为“4”时，半导体设备100可以从读取使能信号re_n的第五周期开始基于数据输出控制信号re_rdp和re_fdp中的每一个来输出数据。
[0107]
虽然上面已经描述了某些实施方式，但是本领域技术人员将理解，所描述的实施方式仅作为示例。因此，不应基于所描述的实施方式来限制数据输出控制电路和包括该数据输出控制电路的半导体设备。相反，应当仅根据结合以上描述和附图的所附权利要求来限制本文描述的数据输出控制电路和包括该数据输出控制电路的半导体设备。
[0108]
相关申请的交叉引用
[0109]
本技术要求于2021年8月30日向韩国知识产权局提交的韩国申请no.10-2021-0114791的优先权，该韩国申请通过引用将其整体并入本文中，如同在此完全提出。

技术特征：

1.一种数据输出控制电路，该数据输出控制电路包括：分频电路，该分频电路对读取使能信号进行分频，以生成多相位时钟信号；定时信号生成电路，该定时信号生成电路基于预热周期信息和所述多相位时钟信号生成多个定时信号；以及控制信号生成电路，该控制信号生成电路基于所述多相位时钟信号和所述多个定时信号生成数据输出控制信号。2.根据权利要求1所述的数据输出控制电路，该数据输出控制电路还包括解码器，该解码器对用于设置预热周期的预热周期初步信息进行解码，以生成所述预热周期信息。3.根据权利要求1所述的数据输出控制电路，其中，所述分频电路包括：第一触发器，该第一触发器响应于所述读取使能信号当中的第一信号的转变而锁存输入信号，以生成所述多相位时钟信号当中的第一相位时钟信号和第三相位时钟信号；以及第二触发器，该第二触发器响应于所述读取使能信号当中的第二信号的转变而锁存输入信号，以生成所述多相位时钟信号当中的第二相位时钟信号和第四相位时钟信号。4.根据权利要求1所述的数据输出控制电路，其中，所述定时信号生成电路通过基于所述多相位时钟信号生成初步定时信号并且通过基于所述预热周期信息选择性地组合所述初步定时信号来生成所述多个定时信号。5.根据权利要求1所述的数据输出控制电路，其中，所述定时信号生成电路包括：第一移位寄存器，该第一移位寄存器基于所述多相位时钟信号当中的第一相位时钟信号和第三相位时钟信号对电源电压进行移位，以生成初步定时信号的一部分；第二移位寄存器，该第二移位寄存器基于所述多相位时钟信号当中的第二相位时钟信号和第四相位时钟信号对电源电压进行移位，以生成所述初步定时信号的其余部分；以及复用器，该复用器基于所述预热周期信息选择性地组合所述初步定时信号，以生成所述多个定时信号。6.根据权利要求1所述的数据输出控制电路，其中，所述控制信号生成电路通过基于所述多个定时信号选择性地掩蔽所述多相位时钟信号以生成多个校正时钟信号，并且通过基于所述多个校正时钟信号驱动输出端子，来生成所述数据输出控制信号。7.根据权利要求1所述的数据输出控制电路，其中，所述控制信号生成电路包括：多个逻辑门，所述多个逻辑门基于所述多个定时信号选择性地掩蔽所述多相位时钟信号，以生成多个校正时钟信号；第一驱动器，该第一驱动器基于所述多个校正时钟信号当中的第一校正时钟信号和第三校正时钟信号，将输出端子驱动至电源电压电平或接地电压电平，以生成所述数据输出控制信号当中的第一数据输出控制信号；以及第二驱动器，该第二驱动器基于所述多个校正时钟信号当中的第二校正时钟信号和第四校正时钟信号，将输出端子驱动至电源电压电平或接地电压电平，以生成所述数据输出控制信号当中的第二数据输出控制信号。8.一种半导体设备，该半导体设备包括：存储器单元阵列；数据输入/输出电路，该数据输入/输出电路响应于数据输出控制信号而将来自所述存储器单元阵列的数据输出到外部装置；以及
控制电路，该控制电路通过对从另一外部装置提供的读取使能信号进行分频以生成多相位时钟信号并且通过基于为该半导体设备设置的预热周期信息选择性地掩蔽所述多相位时钟信号来生成所述数据输出控制信号。9.根据权利要求8所述的半导体设备，其中，所述存储器单元阵列包括多个存储块，每个存储块包括多个页。10.根据权利要求8所述的半导体设备，该半导体设备还包括读/写电路，该读/写电路包括多个页缓冲器，所述多个页缓冲器通过位线联接至所述存储器单元阵列。11.根据权利要求8所述的半导体设备，其中，所述控制电路包括：解码器，该解码器对用于设置预热周期的预热周期初步信息进行解码，以生成所述预热周期信息；分频电路，该分频电路对所述读取使能信号进行分频以生成所述多相位时钟信号；定时信号生成电路，该定时信号生成电路基于所述预热周期信息和所述多相位时钟信号生成多个定时信号；以及控制信号生成电路，该控制信号生成电路基于所述多相位时钟信号和所述多个定时信号生成所述数据输出控制信号。12.根据权利要求11所述的半导体设备，其中，所述定时信号生成电路通过基于所述多相位时钟信号生成初步定时信号并且通过基于所述预热周期信息选择性地组合所述初步定时信号来生成所述多个定时信号。13.根据权利要求11所述的半导体设备，其中，所述定时信号生成电路包括：第一移位寄存器，该第一移位寄存器基于所述多相位时钟信号当中的第一相位时钟信号和第三相位时钟信号对电源电压进行移位，以生成初步定时信号的一部分；第二移位寄存器，该第二移位寄存器基于所述多相位时钟信号当中的第二相位时钟信号和第四相位时钟信号对电源电压进行移位，以生成所述初步定时信号的其余部分；以及复用器，该复用器基于所述预热周期信息选择性地组合所述初步定时信号，以生成所述多个定时信号。14.根据权利要求11所述的半导体设备，其中，所述控制信号生成电路通过基于所述多个定时信号选择性地掩蔽所述多相位时钟信号以生成多个校正时钟信号并且通过基于所述多个校正时钟信号驱动输出端子来生成所述数据输出控制信号。15.根据权利要求11所述的半导体设备，其中，所述控制信号生成电路包括：多个逻辑门，所述多个逻辑门基于所述多个定时信号选择性地掩蔽所述多相位时钟信号，以生成多个校正时钟信号；第一驱动器，该第一驱动器基于所述多个校正时钟信号当中的第一校正时钟信号和第三校正时钟信号，将输出端子驱动至电源电压电平或接地电压电平，以生成所述数据输出控制信号当中的第一数据输出控制信号；以及第二驱动器，该第二驱动器基于所述多个校正时钟信号当中的第二校正时钟信号和第四校正时钟信号，将输出端子驱动至电源电压电平或接地电压电平，以生成所述数据输出控制信号当中的第二数据输出控制信号。

技术总结

本申请涉及数据输出控制电路及包括数据输出控制电路的半导体设备。一种数据输出控制电路包括分频电路、定时信号生成电路和控制信号生成电路。分频电路对读取使能信号进行分频以生成多相位时钟信号。定时信号生成电路基于预热周期信息和多相位时钟信号生成多个定时信号。控制信号生成电路基于多相位时钟信号和多个定时信号生成数据输出控制信号。多个定时信号生成数据输出控制信号。多个定时信号生成数据输出控制信号。