半导体器件及存储系统的制作方法

1.本公开实施例涉及半导体领域，特别涉及一种半导体器件及存储系统。

背景技术：

2.在计算系统中，处理器、一个或多个存储器模块和其他电路可以耦合到主系统的印制电路板上(printed circuit board，pcb)，即“主板”。存储器模块可以为双列直插式存储器模块(dual-inline-memory-modules，dimm)。每个双列直插式存储器模块dimm包括电路板dimm pcb以及设置在电路板dimm pcb上的多个随机存取存储器(random access memory，ram)芯片，双列直插式存储器模块dimm通过存储器引脚与主板连接。
3.随着存储技术以及更快的动态随机存储器(dynamic random access memory，dram)的飞速发展，dimm pcb也在不断发展，计算机内存ddr5的速率已经达到8800mbps，与此同时，高带宽的需求也带来了系统需要快速相应负载变化的需求，随之而来的是对电源和信号质量的影响。目前的dimm pcb，受限于pcb的空间，无法额外增加电容，且增加电容也会影响信号线的走线，从而影响电源和信号质量。

技术实现要素：

4.本公开实施例提供一种半导体器件及存储系统，解决电容布置空间的问题，有利于优化电源质量。
5.根据本公开一些实施例，本公开实施例一方面提供一种半导体器件，包括：第一印制电路板以及位于第一印制电路板上的电容结构，第一印制电路板包括多个沿第一方向依次排布的存储器，每个存储器具有第一电源端和第一接地端；电容结构包括多个电容，每个电容具有与第一电源端对应的第二电源端、与第一接地端对应的第二接地端；其中，第一电源端与第二电源端电连接，以及第一接地端与第二接地端电连接。
6.另外，第一印制电路板包括第一表面以及设置在第一表面上的存储器接口；存储器和电容结构均位于第一表面，且电容结构位于存储器与存储器接口之间。
7.另外，第一印制电路板包括第一表面以及与第一表面相对的第二表面；存储器位于第一表面，电容结构位于第二表面；存储器在第一表面的正投影位于电容结构在第一表面的正投影内部。
8.另外，电容结构包括多个与存储器一一对应的子电容结构，且子电容结构在第一表面的正投影与存储器在第一表面的正投影重合。
9.另外，第一印制电路板包括第一表面以及与第一表面相对的第二表面，第一表面和第二表面均设有多个沿第一方向依次排布的存储器，每个存储器包括至少两个沿第二方向依次排布的子存储器；第一印制电路板还包括多个沿第一方向依次排布的存储器接口，电容结构位于子存储器靠近存储器接口的一侧与存储器接口远离第一印制电路板边缘的一侧之间。
10.另外，第一表面和第二表面均设有九个沿第一方向依次排布的存储器，每个存储
器包括两个沿第二方向依次排布的子存储器。
11.另外，第一印制电路板还包括设置于第一表面和第二表面的寄存器；电容结构位于寄存器靠近存储器接口的一侧与存储器接口远离第一印制电路板边缘的一侧之间。
12.另外，上述半导体器件还包括第二印制电路板，电容结构位于第二印制电路板上；电容结构包括多个沿第一方向依次排布的第一电容以及多个沿第二方向依次排布的第二电容。
13.另外，电容通过贴装的方式固定于第二印制电路板的表面。
14.另外，第二印制电路板包括第一板、第二板以及设置在第一板和第二板之间的电容材料层；电容通过对电容材料层进行压合处理形成。
15.另外，第二印制电路板包括第一板和第二板，第一板和第二板相对的表面上均开设有电容容置槽，电容结构位于电容容置槽内。
16.另外，第二印制电路板通过第二电源端与存储器的第一电源端电连接，以及第二印制电路板通过第二接地端与存储器的第一接地端电连接。
17.另外，电容结构的高度小于或等于存储器的高度。
18.本公开实施例一方面提供一种存储系统，包括：处理器以及上述的半导体器件，处理器存储器接口与半导体器件电连接。
19.本公开实施例提供的技术方案至少具有以下优点：
20.本公开实施例提供的半导体器件，将电容结构合理布置于第一印制电路板，以优化电源质量。本公开实施例的电容结构包括多个电容，每个电容具有与存储器的第一电源端对应的第二电源端，以及与存储器的第一接地端对应的第二接地端，通过第一电源端与第二电源端电连接，以及第一接地端与第二接地端电连接，实现存储器与电容的连接。本公开实施例通过合理利用第一印制电路板的有限空间，在第一印制电路板上增加电容结构，不仅能够节省第一印制电路板的走线空间，还有效降低阻抗，增加电源电压的稳定性，解决电容摆放空间的同时也解决了电容数量的问题。
附图说明
21.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1为本公开一实施例所提供的一种半导体器件的结构示意图；
23.图2至图6为本公开另一实施例所提供的一种半导体器件的结构示意图；
24.图7为本公开一实施例所提供的半导体器件的封装剖面示意图；
25.图8至图10为本公开一实施例所提供的半导体器件的局部封装结构的剖面示意图；
26.图11为本公开一实施例所提供的存储系统的结构示意图。
具体实施方式
27.由背景技术可知，dimm受限于pcb的空间，通常也无法布置需要数量的电容，较多的电容也会影响pcb上信号线的走线，从而影响电源和信号质量。
28.为了解决dimm电源质量对系统的影响，通常采用在主板侧增加电容或在dimm侧增加电容，或在主板侧优化电源供电的方式，从而对电源质量进行优化。然而，dimm侧受限于pcb的空间，通常无法布置需要数量的电容。因此，如何在不增加dimm侧的占用面积的情况下，优化电源和信号质量，是目前亟待解决的问题。
29.为了解决电容摆放空间以及电容数量的问题，本公开实施例提供一种半导体器件，通过在dimm pcb上布置电容结构，第一印制电路板包括多个沿第一方向依次排布的存储器，每个存储器具有第一电源端和第一接地端；电容结构包括多个电容，每个电容具有与存储器的第一电源端对应的第二电源端、与存储器的第一接地端对应的第二接地端；其中，第一电源端与第二电源端电连接，以及第一接地端与第二接地端电连接。本公开实施例通过合理利用第一印制电路板的有限空间，在第一印制电路板上增加电容结构，不仅能够节省第一印制电路板的走线空间，还有效降低阻抗，增加电源电压的稳定性，解决电容摆放空间的同时也解决了电容数量的问题。
30.下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
31.本公开一实施例提供一种半导体器件，以下将结合附图对本公开一实施例提供的半导体器件进行详细说明。图1至图6为本公开实施例所提供的半导体器件的结构示意图；图7为本公开实施例提供的半导体器件的封装剖面示意图；需要说明的是，为了便于描述以及清晰地示意出半导体器件的封装结构，本实施例中的图8至图10为半导体器件的局部封装结构的剖面示意图；图11为本公开实施例所提供的存储系统的结构示意图。
32.以下将结合附图对本公开实施例提供的半导体器件进行更为详细的说明。
33.参考图1，本公开实施例一方面提供一种半导体器件1，包括：第一印制电路板11以及位于第一印制电路板11上的电容结构12，第一印制电路板11包括多个沿第一方向依次排布的存储器110，每个存储器110具有第一电源端110a(图1中未示出)和第一接地端110b(图1中未示出)；电容结构12包括多个电容120，每个电容120具有与第一电源端110a对应的第二电源端120a、与第一接地端110b对应的第二接地端120b；其中，第一电源端110a与第二电源端120a电连接，以及第一接地端110b与第二接地端120b电连接。
34.在一些实施例中，第一印制电路板11可以为双列直插式存储器模块的印制电路板(dimm pcb)，也可以为带寄存器的双线内存模块(registered dual in-line memory module，rdimm)的印制电路板(rdimm pcb)，还可以是无缓冲双列直插式内存模组(unbuffered dual in-line memory modules，udimm)的印制电路板(udimm pcb)。
35.在一些实施例中，存储器110可以为动态随机存储器(dram)，也可以为同步动态随机存储器(synchronous dynamic random access memory，sdram)。每个存储器110通过信号传输线连接到存储器总线。本公开实施例为了优化电源质量，在第一印制电路板11增设电容结构12，电容结构12可以设置在第一印制电路板11的正表面，也可以设置在第一印制
电路板11的背表面。本公开实施例通过在第一印制电路板11上对电容结构12的设置位置进行合理布局，以使在第一印制电路板11有限的空间内增设电容结构12，能够节省第一印制电路板的走线空间，提高半导体器件的集成度。
36.此外，电源阻抗公式如下式(1)所示：
[0037][0038]
根据电源阻抗公式(1)可知，增加电容值，可以有效降低阻抗，根据dv/dt＝z*di/dt可知，阻抗越小，电压的变化会小，电压越稳定。
[0039]
本公开实施例对增加电容结构12的半导体器件1进行电源阻抗测试，可以看到在dimm
[0040]
pcb上增加电容结构12后，dimm的电源阻抗至少提升了30％，从实测结果来看，dimm
[0041]
pcb板级电压从1.143v提升到1.173v。因此，本公开实施例在第一印制电路板11上增设电容结构12，还有效降低阻抗，增加电源电压的稳定性，解决电容摆放空间的同时也解决了电容数量的问题。电容结构12通过信号传输线连接到存储器总线。其中，每个电容120的第二电源端120a与存储器110的第一电源端110a连接，每个电容120的第二接地端120b与存储器110的第一接地端110b连接，以实现电容结构12与存储器110的连接。
[0042]
本公开实施例中电容结构12中的电容120数量根据实际需要自行设置，本公开实施例对电容结构12中电容120的数量不做限制。
[0043]
需要说明的是，第一印制电路板11可以为单面dimm结构，也可以双面dimm结构。本公开实施例在传统的单面dimm结构和传统的双面dimm结构的基础上，对传统的单面dimm结构和传统的双面dimm结构均进行了改进，在第一印制电路板11上增设电容结构12，以优化半导体器件的电源质量。
[0044]
下面以第一印制电路板11为单面dimm结构为例进行详细说明。
[0045]
请继续参考图1，在一些实施例中，第一印制电路板11包括第一表面111以及设置在第一表面111上的存储器接口112；存储器110和电容结构12均位于第一表面111，且电容结构12位于存储器110与存储器接口112之间。
[0046]
需要说明的是，第一印制电路板11的第一表面111可以理解为第一印制电路板11的正表面，存储器110以及存储器接口112(金手指)均位于第一印制电路板11的正表面，且存储器110和存储器接口112均包括多个，多个存储器110在第一印制电路板11的正表面沿第一方向依次排布，其中，第一方向为第一印制电路板11的长度方向，第二方向为第一印制电路板11的宽度方向。在第二方向上，多个依次排布的存储器110的底端大致齐平。
[0047]
如图1所示，在第二方向上，第一印制电路板11具有第一端11a以及与第一端11a相对的第二端11b，存储器110具有第一端部111a以及与第一端部111a相对的第二端部111b，且第一端部111a相对于第二端部111b靠近第一端11a，第二端部111b相对于第一端部111a靠近第二端11b，存储器110的第二端部111b与第一印制电路板11的第二端11b之间的区域设置有多个沿第一方向依次排布的存储器接口112，且存储器接口112的开口端靠近第一印制电路板11的第二端11b设置，通常存储器接口112的开口端与第一印制电路板11的第二端11b齐平。
[0048]
本公开实施例将电容结构12与存储器110、存储器接口112布置在同一表面，即将电容结构12布置在第一印制电路板11的正表面，且将电容结构12通过合理布局布置在存储器110与存储器接口112之间的区域。由于此区域靠近金手指，而且该区域处既要走线，又要保证电源性能，因此，可以将电容结构12布置在此区域，以合理利用第一印制电路板11；同时，可以将电容120进行合并组合设置在一个电路板上，公用一些电容，既能减少电容/过孔的数量，又可以优化信号走线。
[0049]
需要说明的是，将电容结构12布置在第一表面111且位于存储器110与存储器接口112之间的结构设计，主要是针对第一印制电路板11(pcb)上器件较多，空间资源紧张的情况，如此设置，可以共享焊点与过孔，节约pcb走线空间；另外，该结构设计也比较灵活，可以根据pcb空间合理分布。
[0050]
参考图2，在一些实施例中，第一印制电路板11包括第一表面111以及与第一表面111相对的第二表面113；存储器110位于第一表面111，电容结构12位于第二表面113；存储器110在第一表面111的正投影位于电容结构12在第一表面111的正投影内部。
[0051]
如图2所示，电容结构12与存储器110不是在一个表面，电容结构12位于第一印制电路板11的第二表面113，也就是说，电容结构12位于第一印制电路板11的背表面，同时，电容结构12位于存储器110的背表面。为了方便电容结构12和存储器110的连接，电容结构12设置在存储器10所在区域的背表面，具体的，电容结构12可以与存储器110背靠背设置。位于第一印制电路板11的正表面的所有存储器110公用一个电容结构12，如此设置，集成度高，只需要一个电容结构12，能够节省第一印制电路板11的走线空间。
[0052]
参考图3，在一些实施例中，电容结构12包括多个与存储器110一一对应的子电容结构121，且子电容结构121在第一表面111的正投影与存储器110在第一表面111的正投影重合。
[0053]
如图3所示，电容结构12与存储器110不在一个面，电容结构12位于第一印制电路板11的背表面。子电容结构121与存储器110一一对应；电容结构12的电容120可以在一个印制电路板上，也可以将一定数量的组合电容，形成子电容结构121，然后将每个子电容结构121设置在与其对应的子印制电路板上，再对子印制电路板和第一印制电路板11进行封装。其中，子印制电路板的位置与存储器110的位置一一对应，且子电容结构121所在的子印制电路板与存储器110的尺寸大致相同。子电容结构121设置在与其对应的存储器110的背表面，每个存储器110的电容量比较均匀；存储器110的数量与子电容结构121的数量一致，图3中示出了第一印制电路板11上设有8个存储器110、8个子电容结构121的半导体器件的结构示意图。需要说明的是，本公开实施例对子电容结构121的数量以及子电容结构121中电容120的数量不做限定。
[0054]
本公开上述实施例均是对单面dimm的半导体器件的结构进行解释说明的。前面提到，dimm也可以是双面dimm，即在第一印制电路板11的第一表面111、第二表面113均布置有存储器110、存储器接口112以及电容结构12。下面对双面dimm的半导体器件的结构进行详细说明。
[0055]
参考图4，在一些实施例中，第一印制电路板11包括第一表面111以及与第一表面111相对的第二表面113，第一表面111和第二表面113均设有多个沿第一方向依次排布的存储器110，每个存储器110包括至少两个沿第二方向依次排布的子存储器1101；第一印制电
路板11还包括多个沿第一方向依次排布的存储器接口112，电容结构12位于子存储器1101靠近存储器接口112的一侧与存储器接口112远离第一印制电路板11边缘的一侧之间。
[0056]
图4示出了第一印制电路板11的第一表面111的示意图。第一印制电路板11的第二表面113的布局设计与第一印制电路板11第一表面111的布局设计相同，如图5所示。
[0057]
请继续参考图4和图5，在一些实施例中，第一表面111和第二表面113均设有九个沿第一方向依次排布的存储器110，每个存储器110包括两个沿第二方向依次排布的子存储器1101。
[0058]
如图4和图5所示，子存储器1101呈2行9列矩阵式排布，由于子存储器1101在第一印制电路板11上占据的空间比较多，因此，将电容结构12可以设置在窄条区域a。此处，窄条区域a为子存储器1101靠近存储器接口112的一侧与存储器接口112远离第一印制电路板11第二端11b之间的区域，也就是说，窄条区域a为第二行子存储器1101的下边缘与存储器接口12的上边缘之间的区域，将电容结构12设置在窄条区域a，以合理利用第一印制电路板11的有限空间。在一些实施例中，可以将电容120进行合并组合设置在一个电路板上，公用一些电容，可以共享焊点与过孔，节约pcb走线空间，优化pcb信号走线；另外，该结构设计也比较灵活，可以根据pcb空间合理分布。
[0059]
参考图6，在一些实施例中，第一印制电路板11还包括设置于第一表面111和第二表面113的寄存器114；电容结构12位于寄存器114靠近存储器接口112的一侧与存储器接口112远离第一印制电路板11边缘的一侧之间。
[0060]
在第一印制电路板11上设置寄存器114，主要用于在主机控制器(处理器)和dram之间缓冲命令地址(ca)总线、命令和时钟控制信号于dimm上。传统的dimm结构寄存器114(rcd)位于第一印制电路板11上中心位置的两个存储器110之间，本公开实施例为了在第一印制电路板11中心位置的两个存储器110之间布置电容结构12，将寄存器114的位置上移，以留出更多的空间放置电容结构12。如图6所示，寄存器114上移，电容结构12位于寄存器114与存储器接口112之间，寄存器114上边缘靠近第一印制电路板11的第一端11a，电容结构12的下边缘可以与靠近存储器接口112的一排存储器110的下边缘大致齐平，电容结构12的下边缘也可以凸出于靠近存储器接口112的一排存储器110的下边缘。在寄存器114下边缘和存储器接口112之间布置电容结构12，不会影响第一印制电路板11的走线，也提高了第一印制电路板11的集成度。
[0061]
需要说明的是，在rdimm上可以包括寄存器rcd，而针对低负载双列直插内存模组(load-reduced dimm，lrdimm)，还可以在第一印制电路板11上设置缓冲器(db芯片)，db是用来缓冲来自内存控制器或内存颗粒(dram)的数据信号。在lrdimm上需要两个寄存器rcd和db芯片一起实现缓冲作用，因此在lrdimm上可以将寄存器rcd和db芯片集成在一起，以节约第一印制电路板11的空间，提高半导体器件的集成度。
[0062]
参考图2，在一些实施例中，上述半导体器件1还包括第二印制电路板13，电容结构12位于第二印制电路板13上；电容结构12包括多个沿第一方向依次排布的第一电容1201以及多个沿第二方向依次排布的第二电容1202。将电容结构12设置在第二印制电路板13上，增加了电容结构12的结构稳定性，通过将第二印制电路板13与第一印制电路板11进行封装，也增加了半导体器件的结构稳定性。
[0063]
在一些实施例中，第二印制电路板13通过第二电源端120a与存储器110的第一电
源端110a电连接，以及第二印制电路板13通过第二接地端120b与存储器110的第一接地端110b电连接。
[0064]
图7为本公开实施例所提供的半导体器件的封装结构剖面图。图7中可以看出，电容结构12通过贴装的方式设置在第二印制电路板13上，且电容结构12上有球状矩阵排列(ball grid array，bga)焊球，分别为第二电源端120a和第二接地端120b，第一印制电路板11(dimm pcb)上预留与bga焊球对应的焊点，对应电源端和接地端把电容120通过表面贴装技术(surface mounted technology，smt)焊接到电容结构12上，然后通过第二次表面贴装技术smt将电容结构12焊接到dimm pcb上；在电容结构12布置在第二印制电路板13的情况下，将电容120通过表面贴装技术smt焊接在第二印制电路板13上，然后通过第二次表面贴装技术smt将第二印制电路板13焊接到第一印制电路板11上。
[0065]
需要说明的是，本公开实施例中第一电容1201和第二电容1202的数量可根据实际需要进行设置，本公开实施例对第一电容1201和第二电容1202的数量不作限定。
[0066]
参考图8，在一些实施例中，电容120通过贴装的方式固定于第二印制电路板13的表面。
[0067]
具体的，电容120可以通过表面贴装技术smt焊接到第二印制电路板13上。第二印制电路板13可以为单层板或双层板结构，如图8所示，第二印制电路板13可以包括第一板131和第二板132，第二板132位于第一板131的上方，将电容120的引脚通过焊料固定于第二板132远离第一板131的表面，将电容120与第二板132固定，实现电容120与第二印制电路板13的可靠焊接，同时有利于保证结构的紧凑性。
[0068]
参考图9，在一些实施例中，第二印制电路板13包括第一板131、第二板132以及设置在第一板131和第二板132之间的电容材料层133；电容120通过对电容材料层133进行压合处理形成。
[0069]
如图9所示，电容材料层133设置在第一板131和第二板132之间，电容材料层133可以包括一层或多层的平铺式薄片电容，通过对电容材料层133进行压合，使形成的电容120嵌入第一板131和第二板132之间，提高电容120在第二印制电路板13上的集成度。
[0070]
参考图10，在一些实施例中，第二印制电路板13包括第一板131和第二板132，第一板131和第二板132相对的表面上均开设有电容容置槽134，电容120位于电容容置槽134内。将电容120布置在电容容置槽134内，形成内嵌式的电容结构12，使电容结构12最小化，使半导体器件1的结构更为紧凑。本公开实施例通过在第一板131和第二板132上开设电容容置槽134，使电容120位于电容容置槽134内，形成内嵌式的电容结构12。如此设置，在第二印制电路板13内部形成电容分布，满足了第二印制电路板13承载电路的电容需求，且有利于提高第二印制电路板13对电磁干扰的抗干扰能力。
[0071]
在一些实施例中，电容结构12的高度小于或等于存储器110的高度。
[0072]
需要说明的是，传统的dimm pcb因受限于其有限的空间和尺寸，dimm pcb上摆不了足够多的电容，因此本公开实施例限定电容结构12的高度小于或等于存储器110的高度，使得在dimm pcb上增加电容结构12后，半导体器件的dimm pcb与原始dimm pcb的高度相等，便于电容结构12与第一印制电路板11的封装；电容结构的高度较小，不会额外增加半导体器件的整体高度。此外，本公开实施例将一些电容120集成在dimm pcb上，可以有效解决电容120数量不足的缺陷。
[0073]
参考图11，本公开实施例一方面提供一种存储系统，包括：处理器14以及上述的半导体器件1，处理器14通过存储器接口112与半导体器件1电连接。处理器14(cpu)通过信号传输线经半导体器件1的存储器接口112连接至存储器110以及电容结构12。
[0074]
本公开实施例提供的半导体器件及存储系统，将电容结构12合理布置于第一印制电路板11，以优化电源质量。本公开实施例的电容结构12包括多个电容120，每个电容120具有与存储器110的第一电源端110a对应的第二电源端120a，以及与存储器110的第一接地端110b对应的第二接地端120b，通过第一电源端110a与第二电源端120a电连接，以及第一接地端110b与第二接地110b端电连接，实现存储器110与电容120的连接。本公开实施例通过合理利用第一印制电路板11的有限空间，在第一印制电路板11上增加电容结构12，不仅能够节省第一印制电路板11的走线空间，还有效降低阻抗，增加电源电压的稳定性，解决电容120摆放空间的同时也解决了电容120数量的问题。
[0075]
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

技术特征：

1.一种半导体器件，其特征在于，包括：第一印制电路板，所述第一印制电路板包括多个沿第一方向依次排布的存储器，每个存储器具有第一电源端和第一接地端；位于所述第一印制电路板上的电容结构，所述电容结构包括多个电容，每个电容具有与所述第一电源端对应的第二电源端、与所述第一接地端对应的第二接地端；其中，所述第一电源端与所述第二电源端电连接，以及所述第一接地端与所述第二接地端电连接。2.根据权利要求1所述的半导体器件，其特征在于，所述第一印制电路板包括第一表面以及设置在所述第一表面上的存储器接口；所述存储器和所述电容结构均位于所述第一表面，且所述电容结构位于所述存储器与所述存储器接口之间。3.根据权利要求1所述的半导体器件，其特征在于，所述第一印制电路板包括第一表面以及与所述第一表面相对的第二表面；所述存储器位于所述第一表面，所述电容结构位于所述第二表面；所述存储器在所述第一表面的正投影位于所述电容结构在所述第一表面的正投影内部。4.根据权利要求3所述的半导体器件，其特征在于，所述电容结构包括多个与所述存储器一一对应的子电容结构，且所述子电容结构在所述第一表面的正投影与所述存储器在所述第一表面的正投影重合。5.根据权利要求1所述的半导体器件，其特征在于，所述第一印制电路板包括第一表面以及与所述第一表面相对的第二表面，所述第一表面和所述第二表面均设有多个沿第一方向依次排布的存储器，每个所述存储器包括至少两个沿第二方向依次排布的子存储器；所述第一印制电路板还包括多个沿第一方向依次排布的存储器接口，所述电容结构位于所述子存储器靠近所述存储器接口的一侧与所述存储器接口远离所述第一印制电路板边缘的一侧之间。6.根据权利要求5所述的半导体器件，其特征在于，所述第一表面和所述第二表面均设有九个沿第一方向依次排布的存储器，每个所述存储器包括两个沿第二方向依次排布的子存储器。7.根据权利要求5所述的半导体器件，其特征在于，所述第一印制电路板还包括设置于所述第一表面和所述第二表面的寄存器；所述电容结构位于所述寄存器靠近所述存储器接口的一侧与所述存储器接口远离所述第一印制电路板边缘的一侧之间。8.根据权利要求1所述的半导体器件，其特征在于，还包括第二印制电路板，所述电容结构位于所述第二印制电路板上；所述电容结构包括多个沿第一方向依次排布的第一电容以及多个沿第二方向依次排布的第二电容。9.根据权利要求8所述的半导体器件，其特征在于，所述电容通过贴装的方式固定于所述第二印制电路板的表面。10.根据权利要求8所述的半导体器件，其特征在于，所述第二印制电路板包括第一板、
第二板以及设置在所述第一板和所述第二板之间的电容材料层；所述电容通过对所述电容材料层进行压合处理形成。11.根据权利要求8所述的半导体器件，其特征在于，所述第二印制电路板包括第一板和第二板，所述第一板和所述第二板相对的表面上均开设有电容容置槽，所述电容结构位于所述电容容置槽内。12.根据权利要求8所述的半导体器件，其特征在于，所述第二印制电路板通过所述第二电源端与所述存储器的第一电源端电连接，以及所述第二印制电路板通过所述第二接地端与所述存储器的第一接地端电连接。13.根据权利要求1所述的半导体器件，其特征在于，所述电容结构的高度小于或等于所述存储器的高度。14.一种存储系统，其特征在于，包括：处理器以及如权利要求1至13任一项所述的半导体器件，所述处理器通过存储器接口与所述半导体器件电连接。

技术总结

本公开实施例涉及半导体领域，提供一种半导体器件及存储系统，半导体器件包括第一印制电路板以及位于第一印制电路板上的电容结构，第一印制电路板包括多个沿第一方向依次排布的存储器，每个存储器具有第一电源端和第一接地端；电容结构包括多个电容，每个电容具有与第一电源端对应的第二电源端、与第一接地端对应的第二接地端；其中，第一电源端与第二电源端电连接，以及第一接地端与第二接地端电连接。本公开实施例所提供的半导体器件至少能够解决电容布置空间的问题，有利于优化电源质量。量。量。