用于包含时钟信号线的半导体装置的设备及方法与流程

用于包含时钟信号线的半导体装置的设备及方法
1.相关申请案的交叉参考
2.本技术案主张2019年10月2日申请的第16/591,461号美国专利申请案的优先权，所述美国专利申请案的全部内容出于任何目的以引用的方式并入本文中。

背景技术：

3.高数据可靠性、高速存储器存取、较低功耗及减小芯片大小是半导体存储器要求的特征。为了实现较高存储器存取速度，提供低阻抗及高导电性的金属层已越来越多用于半导体存储器装置中以例如跨层耦合垫及数据队列电路(或数据输入/输出电路)。在用于半导体存储器装置的常规外围电路系统中，数据队列电路(或数据输入/输出电路)以对应方式跨每一芯片的层布置。半导体存储器装置的实例是包含堆叠于一或多个接口芯片上的多个存储器核心芯片的高带宽存储器(hbm)。
4.每一数据队列电路或数据输入/输出电路在下文中统称为“dq电路”。每一存储器核心芯片包含dq电路。dq电路通常包含用于提供时钟信号的若干时钟信号线，例如写入时钟信号(wclk)、读取时钟信号(rclk)、用于读取先进先出(fifo)电路中的输入指针及输出指针的时钟信号及提供于芯片之间的穿硅通孔(tsv)上的写入时钟信号及读取时钟信号。这些时钟信号线及dq电路通常定位于每一芯片的布线层的相同区(例如中心区)中，且因此，区布满电路及信号线。类似地，多晶硅层的相同区还布满耦合到若干时钟信号线的若干驱动器。

技术实现要素：

5.本文中公开用于包含时钟信号线的半导体装置的设备及方法。一种实例设备可包含芯片，其包含第一时钟树及第二时钟树。所述第一时钟树可包含在第一方向上延伸的第一布线区段及在垂直于所述第一方向的第二方向上延伸且耦合到所述第一布线区段的第二布线区段。所述第二时钟树可包含在所述第二方向上延伸的第三布线区段、在所述第一方向上延伸且耦合到所述第三布线区段的第四布线区段及在所述第二方向上延伸且耦合到所述第四布线区段的第五布线区段。
6.另一实例设备可包含存储器核心芯片及接口芯片。所述存储器核心芯片可包含多个数据队列核心单元、第一时钟树及第二时钟树。所述多个数据队列核心单元可接收数据，提供所述数据，且接收多个时钟信号。所述第一时钟树可将所述多个时钟信号中的第一多个时钟信号提供到所述多个数据队列核心单元。所述第二时钟树可将所述多个时钟信号中的第二多个时钟信号提供到多个数据队列核心单元。所述接口芯片可提供所述多个时钟信号的部分。所述第一时钟树可包含在第一方向上延伸的第一布线区段及在垂直于所述第一方向的第二方向上延伸的第二布线区段。所述第二布线区段可耦合到所述第一区段且进一步耦合到所述多个数据队列核心单元。所述第二时钟树包含在所述第二方向上延伸的第三布线区段、在所述第一方向上延伸且耦合到所述第三布线区段的第四布线区段及在所述第二方向上延伸的第五布线区段。所述第五布线区段可耦合到所述第四布线区段且进一步耦
合到所述多个数据队列核心单元。
7.另一实例设备可包含芯片，其包含在第一方向上延伸的第一侧及第二侧及在垂直于所述第一方向的第二方向上延伸的第三侧及第四侧。所述芯片可进一步包含在所述第一方向延伸于所述第三侧与所述第四侧之间的第一区、第二区及第三区。所述第一区安置于所述第二区与所述第三区之间。所述第二区安置于所述第一侧与所述第一区之间。所述第三区安置于所述第二侧与所述第一区之间。所述芯片可进一步包含第一时钟树及第二时钟树。所述第一时钟树可包含在所述第一区中的第一布线区段及从所述第一区延伸到所述第一侧的第二布线区段，所述第二布线区段耦合到所述第一布线区段。所述第二时钟树可包含：第三布线区段，其在所述第二方向上从所述第一区延伸；第四布线区段，其在所述第一方向上延伸于所述第二区中，所述第四布线区段耦合到所述第三布线区段；及第五布线区段，其在所述第二方向上延伸，所述第五布线区段耦合到所述第四布线区段。
附图说明
8.图1是根据本公开的实施例的包含半导体存储器装置的半导体系统的示意图。
9.图2是根据本公开的实施例的半导体存储器装置的框图。
10.图3a是根据本公开的实施例的存储器核心芯片的时钟树的布局图。
11.图3b是根据本公开的实施例的包含存储器核心芯片上的多个时钟信号线的时钟树的布局图。
12.图3c是根据本公开的实施例的包含接口(i/f)芯片上的多个时钟信号线的时钟树的布局图。
13.图3d是根据本公开的实施例的半导体层中的时钟驱动器的电路图。
14.图4是根据本公开的实施例的i型时钟树的电路图。
15.图5是根据本公开的实施例的h型时钟树的电路图。
16.图6是根据本公开的实施例的存储器核心芯片的dq核心单元的部分的示意图。
17.图7a是根据本公开的实施例的存储器核心芯片的时钟树的布局图。
18.图7b是根据本公开的实施例的包含存储器核心芯片上的多个时钟信号线的时钟树的布局图。
19.图7c是根据本公开的实施例的包含存储器核心芯片上的多个时钟信号线的时钟树的布局图。
20.图7d是根据本公开的实施例的包含i/f芯片上的多个时钟信号线的时钟树的布局图。
具体实施方式
21.下文将参考附图详细解释本公开的各种实施例。以下详细描述参考通过说明方式展示本公开的特定方面及实施例的附图。详细描述包含足以使所属领域的技术人员能够实践本公开的实施例的细节。可利用其它实施例，且可在不背离本公开的范围的情况下进行结构、逻辑及电改变。本文中所公开的各种实施例必需不互斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。
22.图1是根据本公开的实施例的包含设备的半导体系统100的示意图，所述设备是半
导体存储器装置1。半导体系统100还可包含在封装衬底16上的中介层13上的中央处理单元(cpu)及存储器控制器12，其可为控制器芯片。中介层13可包含可从封装衬底16供应电力供应电压的一或多个电力线18。中介层13可包含可使cpu及存储器控制器12与半导体存储器装置1互连的多个通道19。举例来说，半导体存储器装置1可为混合存储器立方体(hmc)、高带宽存储器(hbm)及宽i/o动态随机存取存储器(dram)等。存储器控制器12可提供时钟信号、命令信号，且可进一步传输及接收数据信号。多个通道19可在存储器控制器与半导体存储器装置1之间传输数据信号。半导体存储器装置1可包含多个芯片10，其包含彼此堆叠的接口(i/f)芯片11及多个存储器核心芯片14。请注意，多个存储器核心芯片14的数目可不限于4，而是可适当增减。存储器核心芯片14中的每一者可包含多个存储器单元及存取存储器单元的电路系统。举例来说，存储器单元可为动态随机存取存储器(dram)存储器单元。半导体存储器装置1可包含导电通孔tsv 15(例如穿衬底电极)，其通过穿透i/f芯片11及多个存储器核心芯片14来耦合i/f芯片11及多个存储器核心芯片14。i/f芯片11可经由例如凸块17的互连件耦合到中介层13。举例来说，凸块17可为具有小于约100微米或小于100微米的凸块间距且暴露于i/f芯片11的外侧上的微凸块。凸块17的一部分可耦合到一或多个电力线18。凸块17的另一部分可耦合到多个通道19。
23.图2是根据本公开的实施例的半导体存储器装置200的框图。举例来说，半导体存储器装置200可为半导体存储器装置1。半导体存储器装置200可包含接口(i/f)芯片220及至少一个存储器核心芯片230。举例来说，i/f芯片220可为图1中的i/f芯片11，且至少一个存储器核心芯片230可为图1中的多个存储器核心芯片14中的一者。i/f芯片220可通过数据输入/输出(i/o)电路222与存储器控制器(例如存储器控制器22)进行数据通信以通过数据队列(dq)微凸块221接收或传输数据。举例来说，dq微凸块221可为图1中的凸块17。i/f芯片220可从存储器控制器接收时钟信号且可进一步提供用于tsv 210的两个写入时钟信号(wclktsv)及用于tsv 210的两个读取时钟信号(rclktsv)。wclktsv及rclktsv信号可用于通过可使i/f芯片220及存储器核心芯片230互连的tsv 210的数据传输。在本公开的一些实施例中，i/f芯片220可包含时间调整电路(未展示)，其可调整从存储器控制器接收的时钟信号且可基于i/f芯片220、tsv 210及/或至少一个存储器核心芯片230中的延迟来调整时钟信号。i/f芯片220中的时间调整电路可在整个半导体存储器装置200中提供调整之后的wclktsv及rclktsv信号。
24.当将数据写入到至少一个存储器核心芯片230的存储器单元阵列201中的存储器单元时，数据i/o电路222可在dq微凸块221处接收数据。除数据i/o电路222以外，i/f芯片220可进一步包含在写入路径中的触发器(ff)电路223及传输器(tx)225。ff电路223可临时存储数据以便调节适合经由可使i/f芯片220及存储器核心芯片230互连的穿衬底通孔(tsv)210与至少一个存储器核心芯片220进行传输的时序。举例来说，ff电路223可接收数据及两个wclktsv信号，且可进一步响应于两个wclktsv信号而将数据提供到传输器225。传输器225可从ff电路223接收数据且响应于写入传输启用信号writetxenable处于作用状态而将数据提供到tsv 210。举例来说，tsv 210可为耦合i/f芯片11及多个存储器核心芯片14的导电通孔tsv 15。至少一个存储器核心芯片230可包含写入路径中的接收器rx 206及串并转换器(s-p)207。接收器206可接收两个wclktsv信号。传输器225可经由tsv 210从i/f芯片220接收数据且响应于两个wclktsv信号而将数据提供到串并转换器207。串并转换器207
可从接收器206接收数据且将以串行数据格式传输的数据转换成并行数据格式以在一组并行信号线中提供到存储器单元阵列201。串并转换器207可接收四个写入时钟信号(wclk)以调节在存储器核心芯片230内的写入数据的时序，且可响应于四个wclk信号而提供经转换数据。在本公开的一些实施例中，串并转换器207可为包含多个ff电路的移位寄存器。并行格式的经转换数据可通过缓冲器提供到存储器单元阵列201。
25.当从至少一个存储器核心芯片230的存储器单元阵列201中的存储器单元读取数据时，ff电路202可通过缓冲器接收来自存储器单元阵列201的数据以及四个读取时钟信号(rclk)以调节在存储器核心芯片230内读取数据的时序。存储器核心芯片230可包含读取路径中的ff电路202、读取先进先出(fifo)电路203、并串转换器(p-s)204及传输器tx 205。ff电路202可响应于四个rclk信号而将数据提供到读取fifo电路203。读取fifo电路203可接收数据、各自具有八个信号的两种输入指针(输入指针02及输入指针13)及各自具有八个信号的两种输出指针(输出指针02及输出指针13)。八个输入指针02信号及八个输入指针13信号可用于调节将来自ff电路202的数据接收(输入)到读取fifo电路203的时序。八个输出指针02信号及八个输出指针13信号可用于调节将来自读取fifo电路203的数据提供(输出)到并串转换器204的时序。并串转换器204可从读取fifo电路203接收数据且将从存储器单元阵列201以并行数据格式传输的数据转换成串行数据格式以提供到tsv 210。并串转换器204可接收rclktsv信号以调节通过tsv 210传输数据的时序，且可响应于两个rclktsv信号而提供数据。举例来说，并串转换器204可为包含多个ff电路的移位寄存器。串行格式的经转换数据可提供到传输器205。传输器205可接收来自并串转换器204的经转换数据及读取传输启用信号readtxenable，且可进一步响应于readtxenable信号而将经转换数据提供到tsv 210。i/f芯片220可包含耦合到读取路径中的数据i/o电路222的接收器rx 226。接收器226可接收来自tsv 210的数据以及两个rclktsv信号，且可响应于两个rclktsv信号而将数据提供到数据i/o电路222。数据i/o电路222可将通过dq微凸块221读取的数据提供到存储器控制器。
26.由于tsv 210可传输待写入数据、待读取数据以及两个wclktsv信号及两个rclktsv信号，所以wclktsv及rclktsv信号跨i/f芯片220及存储器核心芯片230中的至少一者共有。
27.图3a是根据本公开的实施例的存储器核心芯片的数据队列(dq)块的部分300上的时钟树的布局图。举例来说，存储器核心芯片可为存储器核心芯片200。存储器核心芯片的部分300可包含可在第一方向390a上延伸的侧301a及301b。存储器核心芯片的部分300还可包含可在垂直于第一方向390a的方向390b上延伸的侧301c及301d。存储器核心芯片的部分300可包含安置于侧301c与301d之间的中心区310、侧区320a及320b。中心区310可安置于侧区320a与320b之间。侧区320a可安置于侧301a与中心区310之间。侧区320b可安置于侧301b与中心区310之间。存储器核心芯片的部分300可包含用于接收或提供数据的多个数据队列(dq)核心单元380到387。dq块的部分300可包含多个时钟信号线330、340及350。多个时钟信号线330、340及350可包含于包含一或多个金属层的布线层中。
28.包含一或多个金属层(例如金属1、金属2、金属3)上的布线的时钟信号线的部分330可包含可在中心区310中在方向390a上延伸的布线区段330a及可在垂直于方向390a的方向上延伸的布线区段330b。举例来说，布线区段330b可在与方向390b相反的方向上延伸
及在方向390b上从中心区310延伸到侧区320a及320b以分别将多个时钟信号提供到多个dq核心单元380到383及383到387。布线区段330b在图3a中展示为一个布线区段，然而，部分330可包含垂直于布线区段330a且平行于布线区段330b对准的多个布线区段。布线区段330a可耦合到时钟驱动器331a。在本公开的一些实施例中，布线区段330a在半导体层上的侧301d周围耦合到时钟驱动器331a。半导体层可为多晶硅层。布线区段330a可进一步在半导体层上在方向390a上从时钟驱动器331a耦合到时钟驱动器331b。具有布线区段330a且进一步具有布线区段330b的时钟信号线的部分330可称为i型时钟树。布线区段330a可将来自时钟驱动器331a的多个时钟信号提供到中心区310中的时钟驱动器331b。布线区段330b可将来自中心区中的时钟驱动器331b的多个时钟信号提供到接近侧301a及301b的dq核心单元380到383及383到387。
29.类似地，包含一或多个金属层(例如金属1、金属2、金属3)上的布线的时钟信号线的部分340可包含可在中心区310中在方向390a上延伸的布线区段340a及可在垂直于方向390a的方向上延伸的布线区段340b。举例来说，布线区段340b在与方向390b相反的方向上延伸及在方向390b上从中心区310延伸到侧区320a及320b以分别将另一多个时钟信号提供到多个dq核心单元380到383及384到387。通过布线区段340b提供的多个时钟信号不同于通过时钟信号线的部分330提供的多个时钟信号。布线区段340b在图3a中展示为一个布线区段，然而，部分340可包含垂直于布线区段340a且平行于布线区段340b对准的多个布线区段。布线区段340a可耦合到时钟驱动器341a。在本公开的一些实施例中，布线区段340a在半导体层上的侧301d周围耦合到时钟驱动器341a。布线区段340a可进一步耦合到在方向390a上从半导体层上的时钟驱动器341a安置的时钟驱动器341b。具有布线区段340a且进一步具有布线区段340b的时钟信号线的部分340也可称为i型时钟树。布线区段340a可将来自时钟驱动器341a的多个时钟信号提供到中心区310中的时钟驱动器341b。布线区段340b可将来自中心区310中的时钟驱动器341b的多个时钟信号提供到接近侧301a及301b的dq核心单元380到383及383到387。图4是根据本公开的实施例的i型时钟树的电路图。
30.包含一或多个金属层(例如金属1、金属2、金属3)上的布线的时钟信号线的部分350可包含可在垂直于方向390a的方向上延伸的布线区段350a。举例来说，布线区段350a可在与方向390b相反的方向上延伸及在方向390b上从中心区310延伸到侧区320a及320b以将来自时钟驱动器351a的另一多个时钟信号提供到时钟驱动器351b。通过布线区段350a提供的另一多个时钟信号不同于通过部分330及340提供的多个时钟信号。耦合到布线区段350a的时钟驱动器351b可从布线区段350a接收另一多个时钟信号。时钟驱动器351b可进一步耦合到布线区段350b。时钟驱动器351b可将布线区段350b上的另一多个时钟信号提供到侧区320a及320b中的时钟驱动器351c。时钟信号线的部分350可进一步包含耦合到时钟驱动器351c的布线区段350c。
31.举例来说，耦合到侧区320a中的时钟驱动器351c的布线区段350c可在垂直于方向390a的方向(包含与方向390b相反的方向及从侧区320a到侧301a及中心区310的方向390b)上延伸。因此，侧区320a中的时钟驱动器351c可经由布线区段350c将来自侧区320a中的布线区段350b的另一多个时钟信号提供到dq核心单元380及381，布线区段350c耦合到侧区320a中的时钟驱动器351c。侧区320a中的时钟驱动器351c可进一步经由耦合到侧区320a中的时钟驱动器351c的布线区段350c将来自侧区320a中的布线区段350b的另一多个时钟信
号提供到dq核心单元382及383。
32.类似地，耦合到侧区320b中的时钟驱动器351c的布线区段350c可在垂直于方向390a的方向(包含与方向390b相反的方向及从侧区320b到中心区310及侧301b的方向390b)上延伸。因此，侧区320b中的时钟驱动器351c可经由耦合到侧区320b中的时钟驱动器351c的布线区段350c将来自侧区320b中的布线区段350b的另一多个时钟信号提供到dq核心单元384及385。侧区320b中的时钟驱动器351c可进一步经由耦合到侧区320b中的时钟驱动器351c的布线区段350c将来自侧区320a中的布线区段350b的另一多个时钟信号提供到dq核心单元386及387。
33.在此，在图3a的实例中，一个布线区段350c耦合到每一布线区段350b。然而，在本公开的一些实施例中，垂直于布线区段350b且平行于布线区段350c对准的多个布线区段可耦合到布线区段350b。在一些实施例中，耦合到相同线上的侧区320a及320b中的时钟驱动器351c的多个布线区段350c可彼此耦合。在另一实施例中，耦合到相同线上的侧区320a及320b中的时钟驱动器351c的多个布线区段350c可彼此解耦。布线区段350a可分别在中心区310周围及在侧301d上的侧区320a及320b处耦合到半导体层上的时钟驱动器351a及时钟驱动器351b。侧区320a中的布线区段350b可在半导体层上的侧301d周围耦合到侧区320a中的时钟驱动器351b。布线区段350b可进一步耦合到侧区320a中的时钟驱动器351c，其在半导体层上在方向390a上从侧区320a中的时钟驱动器351b安置。类似地，侧区320b中的布线区段350b可在半导体层上的侧301d周围耦合到时钟驱动器351b。布线区段350b可进一步耦合到侧区320b中的时钟驱动器351c，其在半导体层上在方向390a上从侧区320b中的时钟驱动器351b安置。
34.具有垂直于方向390a的方向390b上的布线区段350a且进一步具有方向390a上的布线区段350b的时钟信号线的部分350可称为h型时钟树。布线区段350a可将来自中心区310中的时钟驱动器351a的另一多个时钟信号提供到侧区320a及320b中的时钟驱动器351b。布线区段350b可将来自时钟驱动器351b的另一多个时钟信号提供到接近侧301c的dq核心单元380到383及383到387。图5是根据本公开的实施例的h型时钟树的电路图。
35.如通过先前描述说明，方向390a上的布线区段330a及340a可经安置于中心区310中，而方向390a上的布线区段350a可经安置于侧区320a及320b中。时钟驱动器331b及341b可经安置于中心区310中，而时钟驱动器351c可经安置于侧区320及320b中。
36.图3b是根据本公开的实施例的包含存储器核心芯片上的多个时钟信号线330、340及350的时钟树的布局图。举例来说，作为i型时钟树的多个时钟信号线的部分330可包含可传输八个输入指针02信号及八个输入指针13信号的16个信号线，所述信号可用于控制存储器核心芯片(例如存储器核心芯片230)中的读取fifo电路(例如读取fifo电路203)的时序。作为i型时钟树的多个时钟信号线的部分340可包含可传输八个输出指针02信号及八个输出指针13信号的16个信号线。八个输出指针02信号及八个输出指针13信号也可用于控制存储器核心芯片中的读取fifo电路的时序。五个信号线可传输两个写入时钟信号(wclktsv)、两个读取时钟信号(rclktsv)及读取传输启用信号readtxenable。两个wclktsv信号用于可使i/f芯片(例如i/f芯片220)及存储器核心芯片互连的穿衬底通孔(tsv)。两个rclktsv信号用于可使i/f芯片及存储器核心芯片互连的tsv。作为h型时钟树的多个时钟信号线的部分350可包含可在存储器核心芯片内传输两个写入时钟信号(wclk)且在存储器核心芯片内
传输两个读取时钟信号(rclk)的四个信号线。
37.图3c是根据本公开的实施例的包含i/f芯片上的多个时钟信号线340'的时钟树的布局图。如早前提及，存储器i/f芯片可为i/f芯片220。举例来说，作为i型时钟树的多个时钟信号线340'可包含五个信号线以传输可提供到传输器tx 225的两个写入时钟信号(wclktsv)、读取时钟信号(rclktsv)及写入传输启用信号writetxenable。两个写入时钟信号(wclktsv)用于tsv(例如tsv 210)以便使i/f芯片及存储器核心芯片(例如核心芯片230)互连，其可提供到i/f芯片(例如i/f芯片220中的触发器电路223)及存储器核心芯片(例如存储器核心芯片230中的接收器206)。读取时钟信号(rclktsv)用于tsv，其可提供到i/f芯片(例如i/f芯片220中的接收器rx 226)及存储器核心芯片(例如存储器核心芯片230中的并串转换器204)。
38.上文参考图3a到3c描述的实例仅为实例。针对每一信号线选择时钟树类型可取决于数个因素。举例来说，存储器核心芯片上的tsv的写入时钟信号(wclktsv)的时钟树类型可选取为相同于耦合到存储器核心芯片的i/f芯片的tsv的写入时钟信号(wclktsv)的时钟树类型。类似地，存储器核心芯片上的tsv的读取时钟信号(rclktsv)的时钟树类型可选取为相同于耦合到存储器核心芯片的i/f芯片的tsv的读取时钟信号(rclktsv)的时钟树类型。
39.由于多个时钟信号线的部分340部分提供相同于部分340'在i/f芯片上提供的多个wclktsv及rclktsv信号，所以存储器核心芯片上的部分340可采用相同i型时钟树。另外，存储器核心芯片及i/f芯片上的wclktsv及rclktsv信号的时钟树类型可采用i型时钟树以便减少i/f芯片的布线。存储器核心芯片上的读取传输启用信号readtxenable的时钟树类型可选取为相同于写入传输启用信号writetxenable的时钟树类型。另外，readtxenable及writetxenable信号的时钟树类型可采用i型时钟树以便减少i/f芯片的布线。
40.由于h型时钟树可能使用比i型时钟树使用的更多的布线通道数目，所以大量信号线可采用i型时钟树。举例来说，输入指针02信号、输入指针13信号、输出指针02信号及输出指针13信号的数目可为总计32，因此i型时钟树可优于h型时钟树。从图4及5的电路图看，图5中的h型时钟树包含侧区，所述侧区包含在方向590a上延伸的两个布线区段及用于两个布线区段中的每一布线区段的若干时钟驱动器以将在方向590b上延伸的相同数目个布线区段驱动到dq核心单元。相比之下，图4中的i型时钟树包含一个中心区，所述中心区包含在方向490a上延伸的一个布线区段及在方向490b上延伸以将布线区段驱动到dq核心单元的多个对应布线区段的多个时钟驱动器。因此，h型时钟树可包含比i型时钟树可包含的更多的布线区段(例如布线)及时钟驱动器的数目。
41.图3d是根据本公开的实施例的半导体层中的时钟驱动器的电路图。举例来说，时钟驱动器可为反相器，其包含可构成图3a中的时钟驱动器331a、331b、341a、341b、351a、351b及351c中的任一时钟驱动器的至少一个p沟道mos晶体管及至少一个n沟道mos晶体管。由于一个区的多个时钟驱动器可占据相当大布局面积，所以使多个时钟驱动器以分布方式安置于中心区310及侧区320a及320b中可缓解区中的任一者中的拥塞。举例来说，如果一些时钟驱动器可经安置于不同于其它时钟驱动器的区中且因此所安置的每一时钟驱动器可较大，那么每一时钟驱动器的驱动能力可在中心区或侧区中增强，拥塞较少且在方向390b上没有额外区宽度。
42.图6是根据本公开的实施例的存储器核心芯片的dq核心单元600的部分的示意图。dq核心单元600可为dq核心单元380到387中的任一者。举例来说，可在引脚wclk02、wclksf02、wclk13及wclksf13处接收两对互补写入时钟信号wclk02_dq0r及wclkf02_dq0r及wclk13_dq0r及wclkf13_dq0r。类似地，可在引脚rclk02、rclksf02、rclk13及rclksf13处接收两对互补读取时钟信号rclk02_dq0r及rclkf02_dq0r及rclk13_dq0r及rclkf13_dq0r。关于通过tsv传输的时钟信号，可在引脚wclktsv、wclktsvf、rclktsv及rclktsvf处接收一对互补写入时钟信号wclktsv_dq0r及wclktsvf_dq0r及一对互补读取时钟信号rclktsv_dq0r及rclktsvf_dq0r。可在引脚rdtxen处接收读取传输启用信号rdtxen_dq0r。可在引脚seli02《8:0》及seli13《8:0》处接收输入指针信号seli02_dq0r《8:0》及seli13_dq0r《8:0》。可在引脚selo02《8:0》及selo13《8:0》处接收输出指针信号selo02_dq0r《8:0》及selo32_dq0r《8:0》。图6中展示的引脚指派仅为实例。可根据内部电路配置及外部布局配置调整指派。
43.图7a是根据本公开的实施例的存储器核心芯片的数据队列(dq)块的部分700上的时钟树的布局图。举例来说，存储器核心芯片可为存储器核心芯片230。存储器核心芯片的部分700可包含可在第一方向790a上延伸的侧701a及701b。存储器核心芯片的部分700还可包含可在垂直于第一方向790a的方向790b上延伸的侧701c及701d。存储器核心芯片的部分700可包含安置于侧701c与701d之间的中心区710、侧区720a及720b。中心区710可安置于侧区720a与720b之间。侧区720a可安置于侧701a与中心区710之间。侧区720b可安置于侧701b与中心区710之间。存储器核心芯片的部分700可包含用于接收或提供数据的多个数据队列(dq)核心单元780到787。dq块的部分700可包含多个时钟信号线730、740及750。多个时钟信号线730、740及750可包含于包含一或多个金属层的布线层中。
44.包含一或多个金属层(例如金属1、金属2、金属3)上的布线的时钟信号线的部分730可为h型时钟树。部分730可包含可在垂直于方向790a的方向上延伸的布线区段730a。举例来说，布线区段730a可在与方向790b相反的方向上延伸及在方向790b上从中心区710延伸到侧区720a及720b以将来自时钟驱动器731a的多个时钟信号提供到时钟驱动器731b。时钟驱动器731b可将可在侧区720a及720b中在方向790a上延伸的布线区段730b上的多个时钟信号提供到侧区720a及720b中的时钟驱动器731c。时钟信号线的部分730可进一步包含耦合到时钟驱动器731c的布线区段730c。
45.举例来说，耦合到侧区720a中的时钟驱动器731c的布线区段730c可在垂直于方向790a的方向(包含与方向790b相反的方向及从侧区720a到侧701a及中心区710的方向790b)上延伸。因此，侧区720a中的时钟驱动器731c可经由布线区段730c将来自侧区720a中的布线区段730b的多个时钟信号提供到dq核心单元780及781，布线区段730c耦合到侧区720a中的时钟驱动器731c。侧区720a中的时钟驱动器731c可进一步经由耦合到侧区720a中的时钟驱动器731c的布线区段730c将来自侧区720a中的布线区段730b的多个时钟信号提供到dq核心单元782及783。
46.类似地，耦合到侧区720b中的时钟驱动器731c的布线区段730c可在垂直于方向790a的方向(包含与方向790b相反的方向及从侧区720b到中心区710及侧701b的方向790b)上延伸。因此，侧区720b中的时钟驱动器731c可经由耦合到侧区720b中的时钟驱动器731c的布线区段730c将来自侧区720b中的布线区段730b的多个时钟信号提供到dq核心单元784
及785。侧区720b中的时钟驱动器731c可进一步经由耦合到侧区720b中的时钟驱动器731c的布线区段730c将来自侧区720a中的布线区段730b的多个时钟信号提供到dq核心单元786及787。
47.类似于图5中展示的h型时钟树，垂直于布线区段730b且平行于布线区段730c对准的多个布线区段可耦合到布线区段730b。在一些实施例中，耦合到相同线上的侧区720a及720b中的时钟驱动器731c的多个布线区段730c可彼此耦合。在另一实施例中，耦合到相同线上的侧区720a及720b中的时钟驱动器731c的多个布线区段730c可彼此解耦。布线区段730a可分别在中心区710周围及在侧701d周围的侧区720a及720b处耦合到半导体层上的时钟驱动器731a及时钟驱动器731b。侧区720a中的布线区段730b可分别耦合到侧701d周围的时钟驱动器731b及在半导体层上的侧区720a中在方向790a上从时钟驱动器731b安置的时钟驱动器731c。侧区720b中的布线区段730b可耦合到侧701d周围的时钟驱动器731b及在半导体层上的侧区720b中在方向790a上从时钟驱动器731b安置的时钟驱动器731c。h型时钟树的时钟信号线的部分730包含将来自中心区710中的时钟驱动器731a的多个时钟信号提供到侧区720a及720b中的时钟驱动器731b的方向790b上的布线区段730a及将来自时钟驱动器731b的多个时钟信号提供到dq核心单元780到783及783到787的方向790a上的布线区段730b。
48.包含一或多个金属层(例如金属1、金属2、金属3)上的布线的时钟信号线的部分740可为h型时钟，类似于部分730。因而，为简洁起见，将不重复部分740的h型时钟树中的组件的布局的详细描述。部分740可包含可在垂直于方向790a的方向上延伸的布线区段740a。举例来说，布线区段740a可在与方向790b相反的方向上的方向上延伸及在方向790b上从中心区710延伸到侧区720a及720b以将来自时钟驱动器741a的不同于多个时钟信号的另一多个时钟信号提供到时钟驱动器741b。时钟驱动器741b可将可在侧区720a及720b中在方向790a上延伸的布线区段740b上的另一多个时钟信号提供到侧区720a及720b中的时钟驱动器741c。时钟信号线的部分740可进一步包含耦合到时钟驱动器741c的布线区段740c。
49.举例来说，耦合到侧区720a中的时钟驱动器741c的布线区段740c可在方向(包含与方向790b相反的方向及方向790b)上延伸。因此，侧区720a及720b中的时钟驱动器741c可经由布线区段740c将来自布线区段740b的另一多个时钟信号提供到dq核心单元780到787。类似于图5中展示的h型时钟树，垂直于布线区段740b且平行于布线区段740c对准的多个布线区段可耦合到布线区段740b。在一些实施例中，耦合到相同线上的侧区720a及720b中的时钟驱动器741c的多个布线区段740c可彼此耦合。在另一实施例中，耦合到相同线上的侧区720a及720b中的时钟驱动器741c的多个布线区段740c可彼此解耦。中心区710中的时钟驱动器741a及侧区720a及720b中的时钟驱动器741b及741c可位于半导体层上。因此，h型时钟树的时钟信号线的部分740包含将来自中心区710中的时钟驱动器741a的另一多个时钟信号提供到侧区720a及720b中的时钟驱动器741b的方向790b上的布线区段740a及将来自时钟驱动器741b的另一多个时钟信号提供到dq核心单元780到783及783到787的方向790a上的布线区段740b。
50.包含一或多个金属层(例如金属1、金属2、金属3)上的布线的时钟信号线的部分750可为i型时钟树，其包含可在中心区710中在方向790a上延伸的布线区段750a及可在垂直于方向790a的方向上延伸的布线区段750b。举例来说，布线区段750b可在与方向790b相
反的方向上延伸及在方向790b上从中心区710延伸到侧区720a及720b。布线区段可分别将不同于通过时钟信号线的部分730及740提供的多个时钟信号中的任一者的另一多个时钟信号提供到多个dq核心单元780到783及784到787。布线区段750b在图7a中展示为一个布线区段，然而，部分750可包含垂直于布线区段750a且平行于布线区段750b对准的多个布线区段，如图4中展示。布线区段750a可耦合到时钟驱动器751a。在本公开的一些实施例中，布线区段750a可在中心区710中的侧701d周围耦合到时钟驱动器751a。布线区段750a可进一步在半导体层上在方向790a上从中心区710中的时钟驱动器751a耦合到时钟驱动器751b。布线区段750a可将来自时钟驱动器751a的另一多个时钟信号提供到中心区710中的时钟驱动器751b。布线区段750b可将来自中心区中的时钟驱动器751b的另一多个时钟信号提供到接近侧701a及701b的dq核心单元780到783及783到787。
51.如通过先前描述说明，方向790a上的布线区段750a可经安置于中心区710中，而方向790a上的布线区段730a及740a可经安置于侧区720a及720b中。时钟驱动器750b可经安置于中心区710中，而时钟驱动器731c及741c可经安置于侧区720及720b中。
52.图7b是根据本公开的实施例的包含存储器核心芯片上的多个时钟信号线730、740及750的时钟树的布局图。举例来说，作为h型时钟树的多个时钟信号线的部分730可包含可在存储器核心芯片内传输四个写入时钟信号(wclk)且在存储器核心芯片内传输四个读取时钟信号(rclk)的四个信号线。作为h型时钟树的多个时钟信号线的部分740可包含五个信号线以传输两个写入时钟信号(wclktsv)、两个读取时钟信号(rclktsv)及读取传输启用信号readtxenable。两个wclktsv信号用于可使i/f芯片(例如i/f芯片220)及存储器核心芯片互连的穿衬底通孔(tsv)。两个读取rclktsv信号用于可使i/f芯片及存储器核心芯片互连的tsv。作为i型时钟树的多个时钟信号线的部分750可包含可传输八个输入指针02信号、八个输入指针13信号、八个输出指针02信号及八个输出指针13信号的32个信号线。八个输出指针02信号及八个输出指针13信号可用于控制存储器核心芯片(例如存储器核心芯片230)中的读取fifo电路(例如读取fifo电路203)的时序。
53.图7c是根据本公开的实施例的包含存储器核心芯片上的多个时钟信号线7300、7400及7500的时钟树的布局图。多个时钟信号线的部分7300、7400可为h型时钟树且多个时钟信号线的部分7500可为i型时钟树，类似于部分730、740及750。因而，为简洁起见，将不重复部分7300、7400及7500中的组件的布局的详细描述。多个时钟信号线的部分7400可提供与tsv数据传输相关的时钟信号。举例来说，除五个时钟信号(即，两个wclktsv信号、两个rclktsv信号及readtxenable信号)以外，多个时钟信号线的部分7400可进一步包含用于八个输出指针02信号及八个输出指针13信号的16个信号线。因此，多个时钟信号线的部分7500可不包含用于传输八个输出指针02信号及八个输出指针13信号的16个信号线。
54.图7d是根据本公开的实施例的包含i/f芯片上的多个时钟信号线740'的时钟树的布局图。如早前提及，i/f芯片可为i/f芯片220。举例来说，作为h型时钟树的多个时钟信号线740'可包含五个信号线以传输：用于tsv(例如tsv 210)以便使i/f芯片及存储器核心芯片(例如核心芯片230)互连的两个写入时钟信号(wclktsv)，其可提供到i/f芯片(例如i/f芯片220中的触发器电路223)及存储器核心芯片(例如存储器核心芯片230中的接收器206)；用于tsv的读取时钟信号(rclktsv)，其可提供到i/f芯片(例如i/f芯片220中的接收器rx 226)及存储器核心芯片(例如存储器核心芯片230中的并串转换器204)；及写入传输
启用信号writetxenable，其可提供到传输器tx 225。
55.上文参考图7a到7c的实例仅为实例。针对每一信号线选择时钟树类型可取决于数个因素。举例来说，存储器核心芯片上的tsv的写入时钟信号(wclktsv)的时钟树类型可选取为相同于耦合到存储器核心芯片的i/f芯片的tsv的写入时钟信号(wclktsv)的时钟树类型。由于多个时钟信号线的部分740部分提供相同于部分740'在i/f芯片上提供的多个wclktsv及rclktsv信号，所以存储器核心芯片上的部分740可采用相同h型时钟树。类似地，存储器核心芯片上的tsv的读取时钟信号(rclktsv)的时钟树类型可选取为相同于耦合到存储器核心芯片的i/f芯片的tsv的读取时钟信号(rclktsv)的时钟树类型。存储器核心芯片上的读取传输启用信号readtxenable的时钟树类型可选取为相同于写入传输启用信号writetxenable的时钟树类型。
56.如早前参考图3a到3c解释，由于h型时钟树可使用比i型时钟树通常使用更多的布线通道(包含布线及时钟驱动器)数目，所以大量信号线可采用i型时钟树。举例来说，输入指针02信号、输入指针13信号、输出指针02信号及输出指针13信号的数目可为总计32，因此部分750中展示的i型时钟树可优于h型时钟树。
57.尽管已公开各种实施例，但所属领域的技术人员将理解，本公开超出特定公开实施例延伸到实施例的其它替代实施例及/或用途及其明显修改及等效物。另外，所属领域的技术人员将基于本公开容易地明白本公开范围内的其它修改。还预期，可对实施例的特定特征及方面进行各种组合或子组合，且其仍落入本公开的范围内。应理解，所公开实施例的各种特征及方面可彼此组合或替代以形成所公开实施例的变化模式。因此，希望本公开的至少一些内容的范围不应受上述特定公开实施例限制。

技术特征：

1.一种设备，其包括芯片，所述芯片包含：第一时钟树，其包含：第一布线区段，其在第一方向上延伸；及第二布线区段，其在垂直于所述第一方向的第二方向上延伸且耦合到所述第一布线区段；及第二时钟树，其包含：第三布线区段，其在所述第二方向上延伸；第四布线区段，其在所述第一方向上延伸且耦合到所述第三布线区段；及第五布线区段，其在所述第二方向上延伸且耦合到所述第四布线区段。2.根据权利要求1所述的设备，其中所述第二布线区段经配置以接收已在所述第一布线区段上驱动的第一时钟信号，且其中所述第四布线经配置以接收已在所述第三布线区段上驱动的第二时钟信号。3.根据权利要求1所述的设备，其中所述第一时钟树经配置以提供第一多个时钟信号且所述第二时钟树经配置以提供第二多个时钟信号，且其中所述第一多个时钟信号中的时钟信号的数目大于所述第二多个时钟信号中的时钟信号的数目。4.根据权利要求1所述的设备，其进一步包括第一芯片，其中所述芯片是第二芯片，其中所述第一芯片包括第三时钟树，所述第三时钟树包含：第六布线区段，其在所述第一方向上延伸；及第七布线区段，其在所述第二方向上延伸且耦合到所述第六布线区段。5.根据权利要求4所述的设备，其中所述第一时钟树经配置以提供在所述第三时钟树上提供的至少一个时钟信号。6.根据权利要求1所述的设备，其进一步包括第一芯片，其中所述芯片是第二芯片，其中所述第一芯片包括第三时钟树，所述第三时钟树包含：第六布线区段，其在所述第二方向上延伸；第七布线区段，其在所述第一方向上延伸且耦合到所述第六布线区段；及第八布线区段，其在所述第二方向上延伸且耦合到所述第七布线区段。7.根据权利要求6所述的设备，其中所述第二时钟树经配置以提供在所述第三时钟树上提供的至少一个时钟信号。8.一种设备，其包括：存储器核心芯片，其包括：多个数据队列核心单元，其经配置以接收数据，提供所述数据，进一步经配置以接收多个时钟信号；第一时钟树，其经配置以将所述多个时钟信号中的第一多个时钟信号提供到所述多个数据队列核心单元；及第二时钟树，其经配置以将所述多个时钟信号中的第二多个时钟信号提供到多个数据队列核心单元；及接口芯片，其经配置以提供所述多个时钟信号的部分，其中所述第一时钟树包含：
第一布线区段，其在第一方向上延伸；及第二布线区段，其在垂直于所述第一方向的第二方向上延伸，所述第二布线区段耦合到所述第一区段且进一步耦合到所述多个数据队列核心单元，且其中所述第二时钟树包含：第三布线区段，其在所述第二方向上延伸；第四布线区段，其在所述第一方向上延伸且耦合到所述第三布线区段；及第五布线区段，其在所述第二方向上延伸，所述第五布线区段耦合到所述第四布线区段且进一步耦合到所述多个数据队列核心单元。9.根据权利要求8所述的设备，其中在所述存储器核心芯片内提供所述第二多个时钟信号中的至少一个时钟信号。10.根据权利要求8所述的设备，其中所述第一多个时钟信号中的时钟信号的数目大于所述第二多个时钟信号中的时钟信号的数目。11.根据权利要求10所述的设备，其进一步包括经配置以接收指针信号的读取先进先出(fifo)电路，其中所述第一多个时钟信号包含所述指针信号。12.根据权利要求8所述的设备，其中所述接口芯片进一步包含第三时钟树，所述第三时钟树包含：第六布线区段，其在所述第一方向上延伸；及第七布线区段，其在垂直于所述第一方向的所述第二方向上延伸，所述第七布线区段耦合到所述第六布线区段且进一步耦合到所述多个数据队列核心单元。13.根据权利要求12所述的设备，其进一步包括经配置以使所述接口芯片及所述存储器核心芯片互连的通孔，其中所述通孔、所述第一时钟树及所述第三时钟树经配置以提供时钟信号的所述部分的至少一个时钟信号。14.根据权利要求13所述的设备，其中所述至少一个时钟信号与所述通孔上的数据传输的时序控制相关。15.根据权利要求8所述的设备，其中所述接口芯片进一步包含第三时钟树，所述第三时钟树包含：第六布线区段，其在所述第二方向上延伸；第七布线区段，其在所述第一方向上延伸且耦合到所述第六布线区段；及第八布线区段，其在所述第二方向上延伸，所述第八布线区段耦合到所述第七布线区段且进一步耦合到所述多个数据队列核心单元。16.根据权利要求15所述的设备，其进一步包括经配置以使所述接口芯片及所述存储器核心芯片互连的通孔，其中所述通孔、所述第二时钟树及所述第三时钟树经配置以提供时钟信号的所述部分的至少一个时钟信号。17.根据权利要求16所述的设备，其中所述至少一个时钟信号与所述通孔上的数据传输的时序控制相关。18.一种设备，其包括：
芯片，其包括：第一侧及第二侧，其在第一方向上延伸；第三侧及第四侧，其在垂直于所述第一方向的第二方向上延伸；第一区、第二区及第三区，其在所述第一方向上延伸于所述第三侧与所述第四侧之间，其中所述第一区安置于所述第二区与所述第三区之间，其中所述第二区安置于所述第一侧与所述第一区之间，且其中所述第三区安置于所述第二侧与所述第一区之间；及第一时钟树，其包含：第一布线区段，其在所述第一区中；及第二布线区段，其从所述第一区延伸到所述第一侧，所述第二布线区段耦合到所述第一布线区段；及第二时钟树，其包含：第三布线区段，其在所述第二方向上从所述第一区延伸；第四布线区段，其在所述第一方向上延伸于所述第二区中，所述第四布线区段耦合到所述第三布线区段；及第五布线区段，其在所述第二方向上延伸，所述第五布线区段耦合到所述第四布线区段。19.根据权利要求18所述的设备，其中所述芯片包括半导体层及布线层，其中所述布线层包含所述第三及第四布线区段，且其中所述半导体层包含在所述第二区中且耦合到所述第三布线区段且进一步耦合到所述第四布线区段的第一时钟驱动器。20.根据权利要求18所述的设备，其进一步包括第一芯片，其中所述芯片是第二芯片，其中所述第一芯片包含第三时钟树，所述第三时钟树包含：第六布线区段，其在所述第一区中；及第七布线区段，其从所述第一区延伸到所述第一侧，所述第七布线区段耦合到所述第六布线区段。21.根据权利要求18所述的设备，其进一步包括第一芯片，其中所述芯片是第二芯片，其中所述第一芯片包含第三时钟树，所述第三时钟树包含：第六布线区段，其在所述第二方向上从所述第一区延伸；第七布线区段，其在所述第一方向上延伸于所述第二区中，所述第七布线区段耦合到所述第六布线区段；及第八布线区段，其在所述第二方向上延伸，所述第五布线区段耦合到所述第七布线区段。

技术总结

描述用于提供半导体装置的时钟信号的设备。一种实例设备包含芯片，所述芯片包含第一时钟树及第二时钟树。所述第一时钟树包含在第一方向上延伸的第一布线区段及在垂直于所述第一方向的第二方向上延伸且耦合到所述第一布线区段的第二布线区段。所述第二时钟树包含在所述第二方向上延伸的第三布线区段、在所述第一方向上延伸且耦合到所述第三布线区段的第四布线区段及在所述第二方向上延伸且耦合到所述第四布线区段的第五布线区段。到所述第四布线区段的第五布线区段。到所述第四布线区段的第五布线区段。

技术研发人员：

八代郎良介 成井诚司

受保护的技术使用者：

美光科技公司

技术研发日：

2020.09.29

技术公布日：

2022/5/17