锁存电路、显示驱动电路及显示设备的制作方法

1.本技术涉及显示技术领域，特别是涉及锁存电路、显示驱动电路及显示设备。

背景技术：

2.现有技术中，在对显示装置中的像素阵列中的每一行或每一列所对应像素进行刷新时，通常需要对像素阵列中的每一行或每一列像素电路逐一发送相应的触发信号，以实现显示装置所对应画面的逐行或逐列的刷新。
3.现有技术的缺陷在于，由于触发信号生成模块(例如解码器)在向像素阵列中的一行或一列像素电路发送相应的触发信号触发像素电路的刷新时，需要经历相应的计算处理得到触发信号和持续发送计算处理得到的触发信号至对应像素电路直至刷新完成这两个流程，也即一行或一列像素电路所对应的刷新过程的时长需要包括计算处理得到触发信号和持续发送触发信号两个流程的时长，这使得像素阵列中的每一行或每一列像素电路的刷新时长较长，进而使得显示驱动效率较低。
4.为了提高显示驱动的效率，显示驱动电路需具有锁存功能。

技术实现要素：

5.本技术主要解决的技术问题是如何提供一个锁存电路和带有该锁存电路的显示驱动电路，以提高显示驱动效率。
6.为了解决上述技术问题，本技术采用的第一个技术方案是：一种锁存电路，应用于显示驱动电路，显示驱动电路包括触发信号生成模块和像素阵列模块，锁存电路的输入端与触发信号生成模块的输出端连接，锁存电路的输出端与像素阵列模块连接；锁存电路用于接收触发信号生成模块输出的触发信号并对触发信号进行存储，锁存电路还用于接收时钟信号，并基于所接收到的时钟信号将所存储的触发信号发送至像素阵列模块，触发信号用于触发像素阵列模块中的像素单元组获取像素显示数据并基于像素显示数据进行显示。
7.其中，锁存电路包括开关模块和锁存模块；开关模块的驱动端接收时钟信号，开关模块的输入端连接触发信号生成模块的一输出端，开关模块的输出端连接锁存模块的输入端，锁存模块的输出端连接一像素单元组的输入端。
8.其中，锁存模块包括与非门、第一非门和第二非门，与非门的第一输入端连接开关模块的输出端，与非门的第二输入端接收时间控制信号，与非门的输出端分别连接第一非门的输入端和第二非门的输入端，第一非门的输出端连接与非门的第一输入端，第二非门的输出端输出触发信号。
9.其中，锁存模块包括第三非门、第四非门和或非门，第三非门的输入端连接开关模块的输出端，第三非门的输出端分别连接第四非门的输入端和或非门的第一输入端，第四非门的输出端连接第三非门的输入端，或非门的第二输入端接收时间控制信号，或非门的输出端输出触发信号。
10.为了解决上述技术问题，本技术采用的第二个技术方案是：一种显示驱动电路，包
括：触发信号生成模块，触发信号生成模块包括多个输出端，触发信号生成模块的多个输出端依次输出触发信号；多个信号锁存模块，每个信号锁存模块的输入端接收触发信号生成模块的一个输出端输出的触发信号，信号锁存模块用于锁存所述触发信号，所述锁存电路还接收时钟信号，并基于所接收到的时钟信号持续输出触发信号；像素阵列模块，像素阵列模块包括多组像素单元组，每一像素单元组包括多个像素单元，每一像素单元组的输入端与对应的信号锁存模块的输出端连接，像素单元组用于在接收到触发信号时控制对应的多个像素单元分别获取像素显示数据并基于像素显示数据进行显示更新。
11.其中，每一信号锁存模块包括开关模块和锁存模块；开关模块的驱动端接收时钟信号，开关模块的输入端连接触发信号生成模块的相应输出端，开关模块的输出端连接锁存模块的输入端，锁存模块的输出端连接相应的像素单元组的输入端。
12.其中，锁存模块包括与非门、第一非门和第二非门，与非门的第一输入端连接开关模块的输出端，与非门的第二输入端接收时间控制信号，与非门的输出端分别连接第一非门的输入端和第二非门的输入端，第一非门的输出端连接与非门的第一输入端，第二非门的输出端输出触发信号。
13.其中，锁存模块包括第三非门、第四非门和或非门，第三非门的输入端连接开关模块的输出端，第三非门的输出端分别连接第四非门的输入端和或非门的第一输入端，第四非门的输出端连接第三非门的输入端，或非门的第二输入端接收时间控制信号，或非门的输出端输出触发信号。
14.其中，开关模块为传输门模块，传输门模块包括nmos管和pmos管，nmos管的第一端连接pmos管的第一端，nmos管的第二端连接pmos管的第二端，nmos管的第一端为开关模块的输入端，nmos管的第二端为开关模块的输出端；nmos管的驱动端接收时钟信号，pmos管的驱动端接收时钟信号的互补信号。
15.为了解决上述技术问题，本技术采用的第三个技术方案是：一种显示设备，包括上述显示驱动电路。
16.本技术的有益效果在于：区别于现有技术，本技术的技术方案中的显示驱动电路通过设置有多个信号锁存模块，能够将触发信号生成模块输出的触发信号进行锁存以及进行持续输出，以使触发信号生成模块能够在将触发信号发送至相应的信号锁存模块后，就可以开始下一触发信号所对应的计算处理，而无需维持触发信号的发送，基于上述方式，可使得触发信号生成模块中，下一触发信号所对应的计算处理和当前触发信号的输出同步进行，进而能够使得接收相应的触发信号进行刷新的每一行或每一列像素电路的刷新时长降低，提高了显示驱动效率。
附图说明
17.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1是本技术显示驱动电路的第一实施例的结构示意图；
19.图2是本技术显示驱动电路的第二实施例的结构示意图；
20.图3是本技术时钟信号的一实施例的时序示意图；
21.图4是本技术显示驱动电路的第三实施例的结构示意图；
22.图5是本技术显示驱动电路的第四实施例的结构示意图；
23.图6是本技术显示驱动电路的第五实施例的结构示意图；
24.图7是本技术显示设备的一实施例的结构示意图；
25.图8是本技术锁存电路、触发信号生成模块和像素阵列模块的一实施例的结构示意图。
具体实施方式
26.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本技术，而非对本技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本技术相关的部分而非全部结构。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
27.本技术中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本技术的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本技术实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
28.在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本技术的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
29.本技术首先提出一种显示驱动电路，参见图1，图1是本技术显示驱动电路的第一实施例的结构示意图，如图1所示，显示驱动电路包括触发信号生成模块11，多个信号锁存模块12和像素阵列模块13。
30.触发信号生成模块11包括多个输出端，触发信号生成模块11的多个输出端依次输出第一触发信号。触发信号生成模块11可分别对应每一个第一触发信号逐轮进行相应的计算处理，以逐个得到每一个第一触发信号，并按照预设顺序将每一个第一触发信号逐一在计算处理得到后输出。
31.每一个信号锁存模块12的输入端分别与触发信号生成模块11的多个输出端中的一个输出端连接，以接收相应输出的第一触发信号。每一信号锁存模块12的输入端还可接收时钟信号，在相应的触发信号生成模块11的输出端发送第一触发信号后，相应连接的信号锁存模块12能够基于时钟信号接收该第一触发信号，并对接收到的第一触发信号进行锁
存，以及基于锁存的第一触发信号进行显示驱动信号的输出。所述显示驱动信号可用于控制使用该显示驱动电路的显示设备进行显示数据刷新。该显示驱动信号可以就是锁存的第一触发信号，也可以是基于锁存的第一触发信号所输出的信号，此处不作限定。
32.像素阵列模块13包括多组像素单元组131，每一像素单元组131包括多个像素单元，每个像素单元组131的输入端与对应的信号锁存模块12的输出端连接，以接收相应的第一触发信号。
33.每一个像素单元组131用于在接收到第一触发信号时控制自身所包含的多个像素单元分别获取像素显示数据，每一个像素单元均用于在接收到第一触发信号时基于所获取得到的像素显示数据进行显示。
34.具体地，像素阵列模块13可包括一个由多个像素单元构成的像素阵列，每一个像素单元组131可以是对应该像素阵列中的一行或一列的若干像素单元。在某一行或某一列的若干像素单元接收到相应的第一触发信号后，该行或该列的若干个像素单元可分别从指定的数据存储模块中获取相应位置所需要显示的像素显示数据，使得各像素单元可基于获取到的像素显示数据进行像素点的刷新显示，进而通过各行或各列的像素单元依次刷新显示，最终完成一个像素阵列所对应的显示画面的整体刷新显示。
35.区别于现有技术，本技术的技术方案中的显示驱动电路通过设置有多个信号锁存模块，能够将触发信号生成模块输出的第一触发信号进行锁存以及进行持续输出，以使触发信号生成模块能够在将第一触发信号发送至相应的信号锁存模块后，就可以开始下一第一触发信号所对应的计算处理，而无需维持第一触发信号的发送，基于上述方式，可使得触发信号生成模块中，下一第一触发信号所对应的计算处理和当前第一触发信号的输出同步进行，进而能够使得接收相应的第一触发信号进行刷新的每一行或每一列像素电路的刷新时长降低，提高了显示驱动效率。
36.在一实施例中，如图2所示，触发信号生成模块11包括多个地址输入模块111和解码器112，解码器112包括多个输入端和多个输出端，地址输入模块111的输出端连接解码器112的一个输入端，解码器112的多个输出端依次输出第一触发信号。
37.每一个地址输入模块111的第一输入端均用于接收时钟电路提供的时钟信号(clk)，每一个地址输入模块111的第二输入端用于接收相应的编码信号，地址输入模块111能够对接收到的编码信号进行处理，生成并输出相应的地址信号。
38.解码器112包括多个输入端，其中解码器112的每一个输入端分别与相应的一个地址输入模块111的输出端连接，以使得解码器能够通过每一个输入端分别接收到每一个地址输入模块111所输入的地址信号，且解码器112可用于同时接收多个地址信号，或逐个接收地址信号，此处不作限定。解码器112可对接收到的地址信号按照预设顺序，逐一进行解码处理和输出解码处理得到的第一触发信号。
39.每一个信号锁存模块12的输入端分别与解码器112的多个输出端中的一个输出端连接，以接收相应输出的第一触发信号。每一信号锁存模块12的输入端还接收时钟信号，在相应的解码器112的输出端发送第一触发信号后，相应连接的信号锁存模块12能够基于时钟信号接收该第一触发信号，并对接收到的第一触发信号进行锁存，以及基于锁存的第一触发信号进行显示驱动信号的输出。所述显示驱动信号可用于控制使用该显示驱动电路的显示设备进行显示数据刷新。
40.其中，解码器112具体用于：在当前第一触发信号被相应的信号锁存电路接收后，对多个地址信号中的下一个地址信号进行解码处理。
41.当前第一触发信号可以是解码器112在第一时间基于多个地址信号中的一地址信号进行解码处理所输出的第一触发信号，而下一个地址信号则对对应为解码器112在第二时间待进行解码处理的地址信号，其中，第二时间为第一时间之后最邻近第一时间的时间。其中，第一时间和第二时间为依序相邻的两个时钟周期。
42.需要说明的是，各第一触发信号可用于对像素阵列中的一行或一列的若干像素单元进行刷新显示的触发，相应像素单元在接收到该第一触发信号后可基于相应的像素显示数据进行刷新显示。
43.在一应用场景中，如图3所示，时钟信号随时间出现了三个时钟周期：第一时钟周期a、第二时钟周期b和第三时钟周期c，基于上述显示驱动电路，以两个相邻解码处理的第一地址信号和第二地址信号为例，解码处理及显示驱动的流程如下：
44.在第一时钟周期a中，解码器112可对第一地址信号进行解码处理以得到相应的第一触发信号。
45.在第二时钟周期b中，相应的信号锁存模块12可接收该第一地址信号所对应的第一触发信号，并对第一触发信号进行锁存以及基于锁存的第一触发信号持续对外输出第一显示驱动信号，同时，解码器112可停止对第一触发信号的输出，转而开始对第二地址信号进行解码处理以得到相应的另一第一触发信号。
46.在第三时钟周期c中，相应的信号锁存模块12可接收该第二地址信号所对应的第一触发信号，并对第一触发信号进行锁存以及基于锁存的第一触发信号持续对外输出第二显示驱动信号。
47.以上示例中仅列举了两个地址信号及相关信号的相关流程，在实际中，基于上述显示驱动电路，可使得任意一个地址信号所对应的解码处理流程和第一触发信号输出流程分开到时钟信号中的两个时钟周期内进行处理，进而使得同一个时钟周期内可同时进行一个地址信号的解码处理和另一个地址信号所对应第一触发信号的锁存及输出，使得多个第一触发信号的输出间隔时间得到减少，进而减少了基于多个第一触发信号逐行进行每一行/每一列像素单元的刷新显示的总时长，提高了显示驱动的效率。
48.可选地，如图2所示，显示驱动电路还包括数据存储模块14，数据存储模块14分别与多组像素单元组131连接。
49.具体地，像素单元组131具体可用于在接收到第一触发信号时控制自身所包含的多个像素单元分别从数据存储模块14获取像素显示数据，数据存储模块14可以是一个，也可以是多个，各像素单元组131分别与存有相应像素单元组所需像素显示数据的数据存储模块14连接。
50.在一实施例中，每一信号锁存模块12包括开关模块121和锁存模块122。
51.开关模块121的驱动端接收相应的控制信号(如上述时钟信号)，开关模块121的输入端连接触发信号生成模块11的相应输出端，开关模块121的输出端连接锁存模块122的输入端，锁存模块122的输出端连接相应的像素单元组131的输入端。
52.具体地，开关模块121具体可以是传输门模块，该传输门模块可包括nmos管和pmos管，nmos管的第一端连接pmos管的第一端，nmos管的第二端连接pmos管的第二端，nmos管的
第一端为开关模块的输入端，nmos管的第二端为开关模块的输出端。nmos管的驱动端接收控制信号，pmos管的驱动端接收控制信号的互补信号。传输门模块相对于普通开关，例如单个nmos管或单个pmos管，具有更低的导通电阻和更高的截止电阻，数据传输速率更高。
53.开关模块121也可以是nmos管，nmos管的第一端为开关模块的输入端，nmos管的第二端为开关模块的输出端，nmos管的驱动端接收控制信号。
54.开关模块121还可以是pmos管，pmos管的第一端为开关模块的输入端，pmos管的第二端为开关模块的输出端，pmos管的驱动端接收控制信号的互补信号。
55.需要说明的是，开关模块121可以使任意类型的可基于控制信号导通或关断的器件，具体可根据实际需求而定，此处不作限定。
56.可选地，如图5所示，锁存模块122包括与非门1221、第一非门1222和第二非门1223，与非门1221的第一输入端连接开关模块121的输出端，与非门1221的第二输入端接收时间控制信号(tc1)，与非门1221的输出端分别连接第一非门1222的输入端和第二非门1223的输入端，第一非门1222的输出端连接与非门1221的第一输入端，第二非门1223的输出端输出第一触发信号。
57.具体地，在时间控制信号为高电平时，由与非门1221和第一非门1222构成的锁存器可将经过开关模块121接收到的第一触发信号锁存起来，并持续向第二非门1223输出，进而通过第二非门1223进行输出显示驱动信号。需要说明的是，经过与非门1221输出的信号为与第一触发信号互补的第二触发信号，因此，第二非门1223对该第二互补信号进行转换，得到原本的第一触发信号，再进行第一触发信号的输出。也即，显示驱动信号便是所述第一触发信号。
58.举例说明，如图5所示，假设与非门1221的第一输入端接收到第一触发信号，而第一触发信号为高电平信号。此时，若与非门1221的第二输入端接收到高电平信号，则与非门1221的输出端将输出与第一触发信号相反的低电平信号，进而使第二非门1223输出与第一触发信号相同的高电平信号，完成第一触发信号的传输。若与非门1221的第二输入端接收到低电平信号，则与非门1221的输出端将输出与第一触发信号同的高电平信号，进而使第二非门1223输出与第一触发信号相反的低电平信号，停止第一触发信号的传输。
59.可基于上述特点对时间控制信号中的高低电平区间的长短进行调整，以实现对第一触发信号的输出时间的调整，使得锁存模块122仅在相应的输出时间内输出第一触发信号，以保留一定的像素单元读取信号的时间，确保了相应的显示装置的刷新显示的正常进行，提高了显示驱动电路的可靠性。
60.可选地，如图6所示，锁存模块122包括第三非门1224、第四非门1225和或非门1226，第三非门1224的输入端连接开关模块121的输出端，第三非门1224的输出端分别连接第四非门1225的输入端和或非门1226的第一输入端，第四非门1225的输出端连接第三非门1224的输入端，或非门1226的第二输入端接收时间控制信号(tc2)，或非门的输出端输出第一触发信号。
61.具体地，由第三非门1224和第四非门1225构成的锁存器可将经过开关模块121接收到的第一触发信号锁存起来，并持续向或非门1226输出，进而通过或非门1226进行输出显示驱动信号。需要说明的是，经过第三非门1224输出的信号为与第一触发信号互补的第二触发信号，因此，或非门1226基于时间控制信号对该第二互补信号进行转换，得到原本的
第一触发信号，再进行第一触发信号的输出。也即，显示驱动信号便是所述第一触发信号。
62.举例说明，如图6所示，假设第三非门1224的输入端接收到第一触发信号，而第一触发信号为高电平信号，经第三非门1224的作用，锁存输出的即为低电平信号，也即或非门1226的第二输入端接收到的为低电平信号。此时，若或非门1226的第一输入端接收到低电平信号，则或非门1226的输出端将输出与第一触发信号相同的高电平信号，完成第一触发信号的传输，若或非门1226的第一输入端接收到高电平信号，则或非门1226的输出端将输出与第一触发信号相反的低电平信号，停止第一触发信号的传输，可基于该特点对时间控制信号中的高低电平区间的长短进行调整，以实现对第一触发信号的输出时间的调整，使得锁存模块122仅在相应的输出时间内输出第一触发信号，以保留一定的像素单元读取信号的时间，确保了相应的显示装置的刷新显示的正常进行，提高了显示驱动电路的可靠性。
63.本技术还公开一种显示设备，参见图7，图7是本技术显示设备的一实施例的结构示意图，如图7所示，显示设备20包括显示驱动电路21，该显示驱动电路21可以是前文任意一个实施例中的显示驱动电路，此处不作限定。
64.显示设备可以是电视机、平板电脑、台式机显示屏幕、手机和其它类型的显示设备中的任一种，具体可根据实际需求而定，此处不作限定。显示设备的屏幕可以是液晶显示屏幕，也可以是其它类型的显示屏幕，具体可根据实际需求而定，此处不作限定。
65.区别于现有技术，本技术的技术方案中的显示驱动电路通过设置有多个信号锁存模块，能够将触发信号生成模块输出的触发信号进行锁存以及进行持续输出，以使触发信号生成模块能够在将触发信号发送至相应的信号锁存模块后，就可以开始下一触发信号所对应的计算处理，而无需维持触发信号的发送，基于上述方式，可使得触发信号生成模块中，下一触发信号所对应的计算处理和当前触发信号的输出同步进行，进而能够使得接收相应的触发信号进行刷新的每一行或每一列像素电路的刷新时长降低，提高了显示驱动效率。
66.本技术还公开一种锁存电路，应用于显示驱动电路，所述显示驱动电路包括触发信号生成模块和像素阵列模块，参见图8，图8是本技术锁存电路、触发信号生成模块和像素阵列模块的一实施例的结构示意图，如图8所示，锁存电路82的输入端与触发信号生成模块81的输出端连接，锁存电路82的输出端与像素阵列模块83连接。
67.其中，锁存电路82可用于接收触发信号生成模块81输出的触发信号并对触发信号进行存储，锁存电路82还可用于接收时钟信号，并基于所接收到的时钟信号将所存储的触发信号发送至像素阵列模块83，触发信号用于触发像素阵列模块83中的像素单元组831获取像素显示数据并基于像素显示数据进行显示。需要说明的是，锁存电路82可以是任意类型的具备信号锁存能力的电路或模块或器件，此处不作限定。
68.基于上述方式，能够使显示驱动电路通过设置有多个锁存电路，以使各锁存电路将触发信号生成模块输出的触发信号进行锁存和进行持续输出，进而使触发信号生成模块能够在将触发信号发送至相应的锁存电路后，就可以开始下一触发信号所对应的计算处理，而无需维持触发信号的发送，基于上述方式，可使得触发信号生成模块中，下一触发信号所对应的计算处理和当前触发信号的输出同步进行，进而能够使得接收相应的触发信号进行刷新的每一行或每一列像素电路的刷新时长降低，提高了显示驱动效率。
69.可选地，锁存电路82包括开关模块和锁存模块。
70.触发信号生成模块81包括多个输出端，开关模块的驱动端接收时钟信号，开关模块的输入端连接触发信号生成模块81的相应输出端，开关模块的输出端连接锁存模块的输入端，锁存模块的输出端连接相应的像素单元组831的输入端。
71.进一步地，锁存模块包括与非门、第一非门和第二非门，与非门的第一输入端连接开关模块的输出端，与非门的第二输入端接收时间控制信号，与非门的输出端分别连接第一非门的输入端和第二非门的输入端，第一非门的输出端连接与非门的第一输入端，第二非门的输出端输出触发信号。
72.进一步地，锁存模块包括第三非门、第四非门和或非门，第三非门的输入端连接开关模块的输出端，第三非门的输出端分别连接第四非门的输入端和或非门的第一输入端，第四非门的输出端连接第三非门的输入端，或非门的第二输入端接收时间控制信号，或非门的输出端输出触发信号。
73.进一步地，开关模块为传输门模块，传输门模块包括nmos管和pmos管，nmos管的第一端连接pmos管的第一端，nmos管的第二端连接pmos管的第二端，nmos管的第一端为开关模块的输入端，nmos管的第二端为开关模块的输出端。nmos管的驱动端接收时钟信号，pmos管的驱动端接收时钟信号的互补信号。
74.以上所述仅为本技术的实施方式，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。

技术特征：

1.一种锁存电路，其特征在于，应用于显示驱动电路，所述显示驱动电路包括触发信号生成模块和像素阵列模块，所述锁存电路的输入端与所述触发信号生成模块的输出端连接，所述锁存电路的输出端与所述像素阵列模块连接；所述锁存电路用于接收所述触发信号生成模块输出的触发信号并对所述触发信号进行存储，所述锁存电路还用于接收时钟信号，并基于所接收到的所述时钟信号将所存储的所述触发信号发送至所述像素阵列模块，所述触发信号用于触发所述像素阵列模块中的像素单元组获取像素显示数据并基于所述像素显示数据进行显示。2.根据权利要求1所述的锁存电路，其特征在于，所述锁存电路包括开关模块和锁存模块；所述开关模块的驱动端接收所述时钟信号，所述开关模块的输入端连接所述触发信号生成模块的一输出端，所述开关模块的输出端连接所述锁存模块的输入端，所述锁存模块的输出端连接一所述像素单元组的输入端。3.根据权利要求2所述的锁存电路，其特征在于，所述锁存模块包括与非门、第一非门和第二非门，所述与非门的第一输入端连接所述开关模块的输出端，所述与非门的第二输入端接收时间控制信号，所述与非门的输出端分别连接所述第一非门的输入端和所述第二非门的输入端，所述第一非门的输出端连接所述与非门的第一输入端，所述第二非门的输出端输出所述触发信号。4.根据权利要求2所述的锁存电路，其特征在于，所述锁存模块包括第三非门、第四非门和或非门，所述第三非门的输入端连接所述开关模块的输出端，所述第三非门的输出端分别连接所述第四非门的输入端和所述或非门的第一输入端，所述第四非门的输出端连接所述第三非门的输入端，所述或非门的第二输入端接收时间控制信号，所述或非门的输出端输出所述触发信号。5.一种显示驱动电路，其特征在于，包括：触发信号生成模块，所述触发信号生成模块包括多个输出端，所述触发信号生成模块的多个输出端依次输出触发信号；多个信号锁存模块，每个所述信号锁存模块的输入端接收所述触发信号生成模块的一个输出端输出的所述触发信号，所述信号锁存模块用于锁存所述触发信号，所述锁存电路还接收时钟信号，并基于所接收到的时钟信号持续输出所述触发信号；像素阵列模块，所述像素阵列模块包括多组像素单元组，每一所述像素单元组包括多个像素单元，每一所述像素单元组的输入端与对应的所述信号锁存模块的输出端连接，所述像素单元组用于在接收到所述触发信号时控制对应的多个所述像素单元分别获取像素显示数据并基于所述像素显示数据进行显示更新。6.根据权利要求5所述的显示驱动电路，其特征在于，每一所述信号锁存模块包括开关模块和锁存模块；所述开关模块的驱动端接收时钟信号，所述开关模块的输入端连接所述触发信号生成模块的相应输出端，所述开关模块的输出端连接所述锁存模块的输入端，所述锁存模块的输出端连接相应的所述像素单元组的输入端。7.根据权利要求6所述的显示驱动电路，其特征在于，所述锁存模块包括与非门、第一非门和第二非门，所述与非门的第一输入端连接所述开关模块的输出端，所述与非门的第
二输入端接收时间控制信号，所述与非门的输出端分别连接所述第一非门的输入端和所述第二非门的输入端，所述第一非门的输出端连接所述与非门的第一输入端，所述第二非门的输出端输出所述触发信号。8.根据权利要求6所述的显示驱动电路，其特征在于，所述锁存模块包括第三非门、第四非门和或非门，所述第三非门的输入端连接所述开关模块的输出端，所述第三非门的输出端分别连接所述第四非门的输入端和所述或非门的第一输入端，所述第四非门的输出端连接所述第三非门的输入端，所述或非门的第二输入端接收时间控制信号，所述或非门的输出端输出所述触发信号。9.根据权利要求6所述的显示驱动电路，其特征在于，所述开关模块为传输门模块，所述传输门模块包括nmos管和pmos管，所述nmos管的第一端连接所述pmos管的第一端，所述nmos管的第二端连接所述pmos管的第二端，所述nmos管的第一端为所述开关模块的输入端，所述nmos管的第二端为所述开关模块的输出端；所述nmos管的驱动端接收所述时钟信号，所述pmos管的驱动端接收所述时钟信号的互补信号。10.一种显示设备，其特征在于，包括如权利要求1至4任一项所述的锁存电路或如权利要求5至9任一项所述的显示驱动电路。

技术总结

本申请公开了锁存电路、显示驱动电路及显示设备，该显示驱动电路包括：触发信号生成模块，触发信号生成模块包括多个输出端，触发信号生成模块的多个输出端依次输出触发信号；多个信号锁存模块，每个信号锁存模块的输入端接收触发信号生成模块的一个输出端输出的触发信号，信号锁存模块用于锁存并持续输出触发信号；像素阵列模块，像素阵列模块包括多组像素单元组，每一像素单元组包括多个像素单元，每一像素单元组的输入端与对应的信号锁存模块的输出端连接，像素单元组用于在接收到触发信号时控制对应的多个像素单元分别获取像素显示数据并基于像素显示数据进行显示更新。基于上述方式，可有效提高显示驱动效率。可有效提高显示驱动效率。可有效提高显示驱动效率。