MRAM存内计算电路及其控制方法与流程

mram存内计算电路及其控制方法
技术领域
1.本技术涉及存储技术领域，尤其涉及一种mram存内计算电路及其控制方法。

背景技术：

2.磁随机存储器(mram，magnetic random access memory)凭借其非易失性，高密度和近似为零的静态功耗吸引了国内外的广泛关注。相比其他非易失性存储器，mram具有更低的写入能耗与更高的存储密度，此外mram在读能效、速度和耐久力上也具有显著优势。因此，mram相比其非易失性存储器来说更适合低电压功耗场景的应用。
3.基于mram写操作的存内计算的模式可以实现在写入数据的过程中直接得到计算结果，可以有效的节省计算功耗，在某些特殊的应用场景，比如需要实现当前数据与上一时刻数据的对比时，具有一定的应用价值。存算一体架构将逻辑操作集成到了存储阵列当中，从而模糊了计算和存储阵列之间的边界，并显著降低了能耗和等待时间，基于mram的存内计算，不仅可以解决冯诺依曼架构所带来的
″
存储墙
″
问题，同时还可以解决随着工艺尺寸的减小而增大的漏电流问题，因此基于mram的存算一体架构研究具有重要意义。

技术实现要素：

4.本技术解决的技术问题是提供一种可以进行不同逻辑运算的mram存内计算电路。
5.为解决上述技术问题，本技术提供一种mram存内计算电路，包括：存储与调控模块，用于存储和调控写入状态；参考与调控模块，用于调控逻辑运算；比较模块，连接所述存储与调控模块和所述参考与调控模块，在所述存储与调控模块的写入过程中，采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果。
6.在本技术实施例中，所述存储与调控模块包括mtj(magnetic tunnel junction，磁隧道结)模块和第一mos(metal oxide semiconductor，金属氧化物半导体)管，所述参考与调控模块包括参考电阻和第二mos管；其中，所述mtj模块一端连接写入位线，另一端连接所述第一mos管的漏端，所述第一mos管的源端连接写入源线；所述参考电阻一端连接参考位线，另一端连接所述第二mos管的漏端，所述第二mos管的源端连接参考源线；所述比较模块采集所述写入位线和所述参考位线的电压值并进行比较，获得逻辑运算的结果。
7.在本技术实施例中，在所述存储与控制模块中，电流自所述写入位线流向所述写入源线，写0；电流自所述写入源线流向所述写入位线，写1。
8.在本技术实施例中，所述存储与控制模块还包括：第一位线上拉模块，一端连接所述写入位线，另一端连接第一电源；第一位线下拉模块，一端连接所述写入位线，另一端接地；第一源线上拉模块，一端连接所述写入源线，另一端连接第二电源；第一源线下拉模块，一端连接所述写入源线，另一端接地。
9.在本技术实施例中，所述第一位线上拉模块包括第一位线上拉mos管，所述第一位线下拉模块包括一个或多个串联的第一位线下拉mos管，所述第一源线上拉模块包括第一源线上拉mos管，所述第一源线下拉模块包括第一源线下拉mos管。
10.在本技术实施例中，所述参考与控制模块还包括：第二位线上拉模块，一端连接所述参考位线，另一端连接第三电源；第二位线下拉模块，一端连接所述参考位线，另一端接地；第二源线上拉模块，一端连接所述参考源线，另一端连接第四电源；第二源线下拉模块，一端连接所述参考源线，另一端接地；通过调控所述第二位线上拉模块、所述第二位线下拉模块、所述第二源线上拉模块及所述第二源线下拉模块的开关状态，调控逻辑运算。
11.在本技术实施例中，所述第二位线上拉模块包括第二位线上拉mos管，所述第二位线下拉模块包括一个或多个串联的第二源线下拉mos管，所述第二源线上拉模块包括第二源线上拉mos管，所述第二源线下拉模块包括第二源线下拉mos管。
12.在本技术实施例中，所述参考电阻的阻值等于所述mtj模块在高阻态和低阻态时相应电阻阻值的平均值。
13.在本技术实施例中，所述比较模块的正极连接所述存储与调控模块，所述比较模块的负极连接所述参考与调控模块。
14.本技术技术方案还提供一种mram存内计算电路的控制方法，采用上述的mram存内计算电路，包括：通过存储与调控模块调控写入状态，通过参考与调控模块调控逻辑运算；进行写入操作，在写入过程中通过比较模块采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果。
15.本技术技术方案的mram存内计算电路包括存储与调控模块、参考与调控模块及比较模块，所述比较模块在所述存储与调控模块的写入过程中，采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果，与现有的写入后读出来再进行比较的方式相比，计算速度得到大幅度提升。
16.所述存储与调控模块、所述参考与调控模块的电路结构基本一致，除了所述参考与调控模块的参考电阻固定设置在(r
p
+r
ap
)/2，并且所述存储与调控模块和参考与所述调控模块具有相同的控制电路结构，通过改变控制电路结构的开关状态来控制参考与调控模块的电流方向，即可方便的切换不同的逻辑运算，无需改造比较器的结构，也无需配置不同的参考电路就可以实现不同的逻辑功能。
附图说明
17.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
18.图1为一种基于mram的存内计算电路的结构示意图；
19.图2a至图2c分别为图1所示的存内计算电路在实现正常读操作、and操作及or操作时的参考电阻的配置；
20.图3为一种具有极低功耗的非易失性存内计算电路的结构示意图；
21.图4为本技术实施例的mram存内计算电路的结构示意图；
22.图5为本技术实施例的mram存内计算电路的结构示意图；
23.图6为本技术实施例的存储与控制模块的电路结构示意图；
24.图7a至图7c分别为本技术实施例的参考与控制模块在进行xor运算、nana或and运
算、or运算时的电路结构示意图；
25.图8a至图8c分别为本技术实施例的mram存内计算电路在进行xor运算、nana或and运算、or运算时的结构示意图。
具体实施方式
26.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
27.参考图1，一种基于mram的存内计算电路，其实现过程是通过设置不同的参考电阻的大小，并与将要计算的数据的电阻值进行比较，然后通过灵敏放大器读出，读出的数据就是一个存内计算的结果，该存内计算电路需要匹配不同的参考电阻，并同时配备外围电路来完成。但是由于mtj的tmr(tunneling magneto resistive，隧道式磁阻)较小，这种方式只能对memory array中的两个数据进行操作。
28.图2a、图2b、图2c分别显示了所述存内计算电路实现正常读操作and操作及or操作时的参考电阻的配置。其中，r
p
为mtj位于低阻态时的电阻，r
ap
为mtj位于高阻态时的电阻。在执行读操作时，需要将参考电阻ref_read调节至(r
p
+r
ap
)/2；在执行and操作时，需要将参考电阻调节ref_and至[r
p
(r
p
+r
ap
)]/2；在执行or操作时，需要将参考电阻ref_or调节至[r
ap
(r
p
+r
ap
)]/2；执行xor操作时，需要两个周期：第一个周期要先读出bit a的数据，并将其存入电容ch，第二个周期读出bit b的数据，并由ch中的数据决定输出out还是outb，从而实现xor操作。
[0029]
上述存内计算电路对于不同的逻辑操作需要不同的参考电阻，不具有普适性。
[0030]
参考图3，一种具有极低功耗的非易失性存内计算电路，其是在数据的读出过程中通过外围电路的辅助完成的。对灵敏放大器(sa)的结构进行了改造，增加了四个交叉采样的nmos管来控制sa的两条放电通路的开关状态和放电能力，实现外部数据a和内部数据b的逻辑运算，由于在执行逻辑操作时放电路径被切断，所以其速度比较快，功耗比较低。
[0031]
由此，上述非易失性存内计算电路是在读取的过程中得到运算结果，对于不同的逻辑操作需要配置不同的sa结构，不具有普适性，并且会引入额外的sa offset。
[0032]
基于此，本技术技术方案提出了一种mram存内计算电路，包括存储与调控模块、参考与调控模块及比较模块，其中存储与调控模块和参考与调控模块的电路结构基本一致，除了参考与调控模块的参考电阻固定设置在(r
p
+r
ap
)/2，不会随外加电流的方向改变，并且所述存储与调控模块和参考与调控模块具有相同的控制电路结构，通过改变控制电路结构的开关状态来控制参考与调控模块的电流方向，即可方便的切换不同的逻辑运算。
[0033]
下面结合实施例和附图对本技术技术方案的mram存内计算电路进行详细说明。
[0034]
参考图4，本技术实施例的mram存内计算电路，包括：存储与调控模块1、参考与调控模块2及比较模块3。其中，所述存储与调控模块1用于存储和调控写入状态，例如可以调节写入的数据为
″0″
或
″1″
，并且在逻辑运算结束后，将新的数据写入mtj的bit cell中。所述参考与调控模块2用于调控逻辑运算，例如可以调节电路的逻辑运算为and、or或xor。所
述比较模块3，与所述存储与调控模块1和所述参考与调控模块2相连，并且在所述存储与调控模块1的写入过程中，采集所述存储与调控模块1和所述参考与调控模块2的数据并比较，获得相应的逻辑运算的结果。
[0035]
参考图5，在一些实施例中，所述存储与调控模块1包括mtj模块11和第一mos管12，所述参考与调控模块2包括参考电阻21和第二mos管22。其中所述mtj模块11的一端连接写入位线bl，另一端连接所述第一mos管12的漏端，所述第一mos管12的源端连接写入源线sl，所述第一mos管12的栅端连接字线wl。所述参考电阻21的一端连接参考位线bl_ref，另一端连接所述第二mos管22的漏端，所述第二mos管22的源端连接参考源线sl_ref，所述第二mos管22的栅端连接字线wl。所述比较模块3通过采集所述写入位线bl和所述参考位线sl的电压值并进行比较，获得相应的逻辑运算结果。
[0036]
在本技术实施例中，当所述存储与控制模块1的电流自所述写入位线bl流向所述写入源线sl，写0；电流自所述写入源线sl流向所述写入位线bl，写1，在其他实施例中，也可以作其他规定。
[0037]
所述存储与控制模块1还包括第一位线上拉模块131、第一位线下拉模块132、第一源线上拉模块133以及第一源线下拉模块134。其中所述第一位线上拉模块131的一端连接所述写入位线bl，另一端连接第一电源vdd1；所述第一位线下拉模块132的一端连接所述写入位线bl，另一端接地；所述第一源线上拉模块133的一端连接所述写入源线sl，另一端连接第二电源vdd2；所述第一源线下拉模块134的一端连接所述写入源线sl，另一端接地。
[0038]
所述参考与控制模块2还包括第二位线上拉模块231、第二位线下拉模块232、第二源线上拉模块233以及第二源线下拉模块234。其中所述第二位线上拉模块231的一端连接所述参考位线bl_ref，另一端连接第三电源vdd3；所述第二位线下拉模块232的一端连接所述参考位线bl_ref，另一端接地；所述第二源线上拉模块233的一端连接所述参考源线sl_ref，另一端连接第四电源vdd4；所述第二源线下拉模块234的一端连接所述参考源线sl_ref，另一端接地。
[0039]
所述参考与控制模块2通过调控所述第二位线上拉模块231、所述第二位线下拉模块232、所述第二源线上拉模块233及所述第二源线下拉模块234的开关状态，进而调控逻辑运算在nand/and(nand和and属于一种电路结构)、or和xor中进行切换。
[0040]
在一些实施例中，所述第一源线上拉模块133、第一源线下拉模块134、第二位线上拉模块231及第二位线下拉模块232可以为理想的开关控制电路，以降低其分压，所述第一位线上拉模块131、第一位线下拉模块132、第二源线上拉模块233以及第二源线下拉模块234的驱动能力稍弱，以增大其分压，从而避免使写入位线bl处的电压过于接近vdd或vss，通过适当的选取晶体管尺寸或者电路结构可以使写入位线bl和参考位线bl_ref的电压差达到最大。
[0041]
在一些实施例中，所述第一电源vdd1和第三电源vdd3提供的电压大小可以相同，也可以不同；所述第二电源vdd2和第四电源vdd4提供的电压大小可以相同，也可以不同；所述第一电源vdd1与第二电源vdd2、第三电源vdd3和第四电源vdd4提供的电压大小不同。在本技术实施例中，所述第二电源vdd2提供的电压大于所述第一电源vdd1提供的电压，所述第四电源vdd4提供的电压大于所述第三电源vdd3提供的电压。
[0042]
参考图6，为所述存储与控制模块1的电路结构示意图，图中a为外部数据，an为外
部数据的相反数据。所述存储与控制模块1包括第一位线上拉mos管m1、一个或多个串联的第一位线下拉mos管、第一源线上拉mos管m3及第一源线下拉mos管m4，例如可以包括两个第一位线下拉mos管，分别为第一位线下拉mos管m21和第一位线下拉mos管m22，其中与写入源线bl连接的第一位线下拉mos管m21的栅端连接第五电源vdd5。当a＝0(写0)时，电流自bl流向sl；当a＝1(写1)时，电流自sl流向bl。
[0043]
参考图7a至图7c，为mram存内计算电路在不同逻辑运算时参考与控制模块2的电路结构示意图，图中a为外部数据，an为外部数据的相反数据。
[0044]
参考图7a，为mram存内计算电路在进行xor运算时参考与控制模块2的电路结构示意图。其中所参考与控制模块2包括第二位线上拉mos管m5、一个或多个串联的第二位线下拉mos管、第二源线上拉mos管m7及第二源线下拉mos管m8，例如可以包括两个第二位线下拉mos管，分别为第二位线下拉mos管m61和第二位线下拉mos管m62，与所述参考位线rl_ref连接的第二位线下拉mos管m61的栅端连接第六电源vdd6。当a＝0(写0)时，an＝1，电流自bl_ref流向sl_ref；当a＝1(写1)时，an＝0，电流自sl_ref流向bl_ref。
[0045]
参考图7b，为mram存内计算电路在进行nand/and运算时参考与控制模块2的电路结构示意图。与图7a不同的是，所述第二位线上拉mos管m5的栅端连接第七电源vdd7，所述第二位线下拉mos管m62的栅端连接第八电源vdd8，所述第二源线下拉mos管m8的栅端连接低电平vss，其中所述第七电源vdd7和所述第八电源vdd8提供的电压根据实际情况进行设计。当a＝0(写0)时，an＝1，所述第二源线上拉mos管m7关断，所述第二位线下拉mos管m61和所述第二位线下拉mos管m62放电；a＝1(写1)时，an＝0，电流自sl_ref流向bl_ref。
[0046]
参考图7c，为mram存内计算电路在进行or运算时参考与控制模块2的电路结构示意图。与图7a不同的是，所述第二位线下拉mos管m62的栅端连接低电平vss，所述第二源线上拉mos管m7的栅端连接第九电源vdd9，所述第二源线下拉mos管m8的栅端连接第十电源vdd10，所述第九电源vdd9和所述第十电源vdd10提供的电压根据实际情况进行设计。当a＝0(写0)时，电流自bl_ref流向sl_ref；a＝1(写1)时，所述第二位线上拉mos管m5关断，所述第二源线下拉mos管m8放电。
[0047]
在一些实施例中，所述第一位线上拉mos管m1、第一源线上拉mos管m3、第二位线上拉mos管m5及第二源线上拉mos管m7可以是pmos管，所述第一位线下拉mos管m21、第一位线下拉mos管m22、第一源线下拉mos管m4、第二位线下拉mos管m61、第二位线下拉mos管m62及第二源线下拉mos管m8可以是nmos管。
[0048]
结合图6和图7a至图7c，所述存储与控制模块1和所述参考与控制模块2的电路结构基本一致，主要的区别一方面在于，所述参考与控制模块2的参考电阻21为固定值，且所述参考电阻21的阻值等于所述mtj模块11在高阻态和低阻态时相应电阻阻值的平均值(r
p
+r
ap
)/2；另一方面，所述存储与控制模块1和所述参考与控制模块2中各mos管的状态会因逻辑运算的不同而具有差异。
[0049]
以下具体介绍本技术实施例的mram存内计算电路在进行不同逻辑运算时的情况。
[0050]
参考图8a，为本技术实施例的mram存内计算电路在进行xor运算时的电路结构图，所述mram存内计算电路包括存储与调控模块1a、参考与调控模块2a及比较模块3a。
[0051]
所述存储与调控模块1a包括mtj模块11a和第一mos管12a，所述mtj模块11a的一端连接写入位线bl，另一端连接所述第一mos管12a的漏端，所述第一mos管12a的源端连接写
入源线sl，所述第一mos管12a的栅端连接字线wl。所述存储与调控模块1a还包括第一位线上拉模块、第一位线下拉模块、第一源线上拉模块以及第一源线下拉模块。其中所述第一位线上拉模块的一端连接所述写入位线bl，另一端连接第一电源vdd1；所述第一位线下拉模块的一端连接所述写入位线bl，另一端接地；所述第一源线上拉模块的一端连接所述写入源线sl，另一端连接第二电源vdd2；所述第一源线下拉模块的一端连接所述写入源线sl，另一端接地。所述第一位线上拉模块包括pmos管m1a，所述第一位线下拉模块包括串联的nmos管m21a和nmos管m22a，其中nmos管m21a的栅端连接第五电源vdd5，所述第一源线上拉模块包括pmos管m3a，所述第一源线下拉模块134a包括nmos管m4a。
[0052]
写
″0″
时，所述pmos管m1a和nmos管m4a打开，nmos管m21a、nmos管m22a及pmos管m3a关闭，电流自所述写入位线bl流向所述写入源线sl；写
″1″
时，所述pmos管m1a和nmos管m4a关闭，nmos管m21a、nmos管m22a及pmos管m3a打开，电流自所述写入源线sl流向所述写入位线bl。
[0053]
所述参考与调控模块2a包括参考电阻21a和第二mos管22a，所述参考电阻21a的一端连接参考位线bl_ref，另一端连接所述第二mos管22a的漏端，所述第二mos管22a的源端连接参考源线sl_ref，所述第二mos管22a的栅端连接字线wl。所述参考与控制模块2还包括第二位线上拉模块、第二位线下拉模块、第二源线上拉模块以及第二源线下拉模块。其中所述第二位线上拉模块的一端连接所述参考位线bl_ref，另一端连接第三电源vdd3；所述第二位线下拉模块的一端连接所述参考位线bl_ref，另一端接地；所述第二源线上拉模块的一端连接所述参考源线sl_ref，另一端连接第四电源vdd4；所述第二源线下拉模块的一端连接所述参考源线sl_ref，另一端接地。其中所述第二位线上拉模块包括pmos管m5a，所述第二位线下拉模块包括串联的nmos管m61a和nmos管m62a，所述nmos管m61a的栅端连接第六电源vdd6，所述第二源线上拉模块包括pmos管m7a，所述第二源线下拉模块包括nmos管m8a。
[0054]
写
″0″
时，所述pmos管m5a和nmos管m8a打开，nmos管m61a、nmos管m62a及pmos管m7a关闭，电流自所述参考位线bl_ref流向所述参考源线sl_ref；写
″1″
时，所述pmos管m5a和nmos管m8a关闭，nmos管m61a、nmos管m62a及pmos管m7a打开，电流自所述参考源线sl_ref流向所述参考位线bl_ref。
[0055]
所述参考模块3a为灵敏放大器，所述参考模块3a的正极连接所述写入位线bl，所述参考模块3a的负极连接所述参考位线bl_ref。需要说明的是，所述参考模块3a需要在mtj模块的状态切换之前进行采样，以防止外部数据成功写入之后影响运算结果，最终形成相反的电压差，导致逻辑运算出错。
[0056]
在实际运算时，假设数据a为外部数据，数据b为存储在mtj模块中的数据。当a＝0时，即电流自所述写入位线bl流向所述写入源线sl，若b＝0，所述mtj模块11a为低阻态，则所述mtj模块11a的阻值rp低于所述参考电阻21a的阻值(r
p
+r
ap
)/2，因此写入位线bl处的电压低于参考位线bl_ref处的电压，out输出为
″0″
；若b＝1，所述mtj模块11a为高阻态，则所述mtj模块11a的阻值r
ap
高于所述参考电阻21a的阻值(r
p
+r
ap
)/2，因此写入位线bl处的电压高于参考位线bl_ref处的电压，out输出为
″1″
。
[0057]
当a＝1时，即电流自所述写入源线sl流向所述写入位线bl，若b＝0，所述mtj模块11a为低阻态，则所述mtj模块11a的阻值r
p
低于所述参考电阻21a的阻值(r
p
+r
ap
)/2，因此写入位线bl处的电压高于参考位线bl_ref处的电压，out输出为
″1″
；若b＝1，所述mtj模块11a
为高阻态，则所述mtj模块11a的阻值r
ap
高于所述参考电阻21a的阻值(r
p
+r
ap
)/2，因此写入位线bl处的电压低于参考位线bl_ref处的电压，out输出为
″0″
。
[0058]
因此本技术实施例的mram存内计算电路可以成功实现xor的运算。
[0059]
参考图8b，所述存储与调控模块1a的电路结构不变，通过调控所述参考与调控模块2a电路结构中各mos管的开关状态，使mram存内计算电路的逻辑运算为nand运算，所述参考与调控模块2a电路结构中各mos管的开关状态请参考图7b。在out输出nand运算结果的同时，还会输出一个与nand运算结果相反的结果，即and运算结果。
[0060]
当a＝0时，所述pmos管m1a和nmos管m4a打开，nmos管m21a、nmos管m22a及pmos管m3a关闭，电流自所述写入位线bl流向所述写入源线sl，而所述参考与控制模块2a的写
″0″
支路关闭，即pmos管m7a关闭，nmos管m61a和nmos管m62a放电，当参考位线bl_ref处放电至接近vss，此时写入位线bl处的电压大于所述参考位线bl_ref处的电压，out输出
″1″
。因此，当a为
″0″
时，无论b为
″0″
还是
″1″
，计算结果均为
″1″
。
[0061]
当a＝1时，即存储与控制模块1a的电流自所述写入源线sl流向所述写入位线bl，所述参考与控制模块2a的电流自所述参考源线sl流向所述参考位线bl_ref。若b＝0，所述mtj模块11a为低阻态，则所述mtj模块11a的阻值r
p
低于所述参考电阻21a的阻值(r
p
+r
ap
)/2，因此写入位线bl处的电压高于参考位线bl_ref处的电压，out输出为
″1″
；若b＝1，所述mtj模块11a为高阻态，则所述mtj模块11a的阻值r
ap
高于所述参考电阻21a的阻值(r
p
+r
ap
)/2，因此写入位线bl处的电压低于参考位线bl_ref处的电压，out输出为
″0″
。
[0062]
因此，本技术实施例的mram存内计算电路通过调控所述参考与调控模块2a电路结构中各mos管的开关状态可以成功实现nand运算，再根据所述nand运算与and运算的结果相反，进而可以得到and的运算结果。
[0063]
参考图8c，所述存储与调控模块1a的电路结构不变，通过调控所述参考与调控模块2a电路结构中各mos管的开关状态，使mram存内计算电路进行or运算，所述参考与调控模块2a电路结构中各mos管的开关状态请参考图7c。
[0064]
当a＝0时，所述存储与控制模块1a的电流自所述写入位线bl流向所述写入源线sl，所述参考与调控模块2a的电流自所述参考位线bl_ref流向所述参考源线sl。若b＝0，则写入位线bl处的电压小于参考位线bl_ref处的电压，out输出
″0″
；若b＝1，则写入位线bl处的电压大于参考位线bl_ref处的电压，out输出
″1″
。
[0065]
当a＝1，所述存储与控制模块1a的电流自所述写入源线sl流向所述写入位线bl，而将所述参考与控制模块2的写
″1″
支路关闭，即关断pmos管m5a，所述nmos管m8a呈放电状态，待所述参考位线bl_ref处的电压至接近vss，此时写入位线bl处的电压大于所述参考位线bl_ref处的电压，out输出
″1″
，即a＝1时，无论b＝1或者b＝0，计算结果均为
″1″
。
[0066]
因此，本技术实施例的mram存内计算电路同样可以通过调控所述参考与调控模块2a电路结构中各mos管的开关状态成功实现or运算。
[0067]
本技术实施例还提供上述mram存内计算电路的控制方法，包括：通过存储与调控模块调控写入状态，通过参考与调控模块调控逻辑运算；进行写入操作，在写入过程中通过比较模块采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果。
[0068]
本技术实施例的mram存内计算电路可以实现外来数据a和内部数据b之间的直接
对比，可应用于检测物体的动态变化，实现当前使刻与上一时刻数据的对比，且比较结果直接读出，与现有的写入后读出来再进行比较的方式相比，计算速度得到大幅度提升。
[0069]
传统的mram存内计算电路主要依托于读电路，并通过改造sa的结构或通过配置参考电阻来实现逻辑运算，而本技术实施例的mram存内计算电路基于stt-mram的写过程的非对称性，不需要改造sa的结构，也不需要配置不同的参考电路就可以实现不同的逻辑功能。
[0070]
综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
[0071]
应当理解，本实施例使用的术语
″
和/或
″
包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作
″
连接
″
或
″
耦接
″
至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
[0072]
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件
″
上
″
时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语
″
直接地
″
表示没有中间元件。还应当理解，术语
″
包含
″
、
″
包含着
″
、
″
包括
″
或者
″
包括着
″
，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
[0073]
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
[0074]
此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

技术特征：

1.一种mram存内计算电路，其特征在于，包括：存储与调控模块，用于存储和调控写入状态；参考与调控模块，用于调控逻辑运算；比较模块，连接所述存储与调控模块和所述参考与调控模块，在所述存储与调控模块的写入过程中，采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果。2.根据权利要求1所述的mram存内计算电路，其特征在于，所述存储与调控模块包括mtj模块和第一mos管，所述参考与调控模块包括参考电阻和第二mos管；其中，所述mtj模块一端连接写入位线，另一端连接所述第一mos管的漏端，所述第一mos管的源端连接写入源线；所述参考电阻一端连接参考位线，另一端连接所述第二mos管的漏端，所述第二mos管的源端连接参考源线；所述比较模块采集所述写入位线和所述参考位线的电压值并进行比较，获得逻辑运算的结果。3.根据权利要求2所述的mram存内计算电路，其特征在于，在所述存储与控制模块中，电流自所述写入位线流向所述写入源线，写0；电流自所述写入源线流向所述写入位线，写1。4.根据权利要求1所述的mram存内计算电路，其特征在于，所述存储与控制模块还包括：第一位线上拉模块，一端连接所述写入位线，另一端连接第一电源；第一位线下拉模块，一端连接所述写入位线，另一端接地；第一源线上拉模块，一端连接所述写入源线，另一端连接第二电源；第一源线下拉模块，一端连接所述写入源线，另一端接地。5.根据权利要求4所述的mram存内计算电路，其特征在于，所述第一位线上拉模块包括第一位线上拉mos管，所述第一位线下拉模块包括一个或多个串联的第一位线下拉mos管，所述第一源线上拉模块包括第一源线上拉mos管，所述第一源线下拉模块包括第一源线下拉mos管。6.根据权利要求4所述的mram存内计算电路，其特征在于，所述参考与控制模块还包括：第二位线上拉模块，一端连接所述参考位线，另一端连接第三电源；第二位线下拉模块，一端连接所述参考位线，另一端接地；第二源线上拉模块，一端连接所述参考源线，另一端连接第四电源；第二源线下拉模块，一端连接所述参考源线，另一端接地；通过调控所述第二位线上拉模块、所述第二位线下拉模块、所述第二源线上拉模块及所述第二源线下拉模块的开关状态，调控逻辑运算。7.根据权利要求6所述的mram存内计算电路，其特征在于，所述第二位线上拉模块包括第二位线上拉mos管，所述第二位线下拉模块包括一个或多个串联的第二源线下拉mos管，所述第二源线上拉模块包括第二源线上拉mos管，所述第二源线下拉模块包括第二源线下拉mos管。
8.根据权利要求2所述的mram存内计算电路，其特征在于，所述参考电阻的阻值等于所述mtj模块在高阻态和低阻态时相应电阻阻值的平均值。9.根据权利要求1所述的mram存内计算电路，其特征在于，所述比较模块的正极连接所述存储与调控模块，所述比较模块的负极连接所述参考与调控模块。10.一种mram存内计算电路的控制方法，其特征在于，采用权利要求1至9任一项所述的mram存内计算电路，包括：通过存储与调控模块调控写入状态，通过参考与调控模块调控逻辑运算；进行写入操作，在写入过程中通过比较模块采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果。

技术总结

本申请提供一种MRAM存内计算电路及其控制方法，所述MRAM存内计算电路，包括：存储与调控模块，用于存储和调控写入状态；参考与调控模块，用于调控逻辑运算；比较模块，连接所述存储与调控模块和所述参考与调控模块，在所述存储与调控模块的写入过程中，采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果。本申请技术方案的MRAM存内计算电路可以进行不同的逻辑运算。计算电路可以进行不同的逻辑运算。计算电路可以进行不同的逻辑运算。