一种离线驱动调整电路、方法和存储器与流程

1.本发明涉及存储器技术领域，具体涉及一种离线驱动调整电路、方法和存储器。

背景技术：

2.ocd(off-chip-driver，离线驱动调整)，主要作用于lpddr(低功耗双倍数据速率内存，low power double data rate sdram)等ddr(double data rate sdram，双倍速率同步动态随机存储器)系列的i/o(input/output)接口，用于调整i/o接口端的电压，来补偿上拉与下拉电阻值，使芯片在读取完内部数据后能够正确地传输给外部。
3.现有的第五代低功耗双倍数据速率内存(lpddr5，low power double data rate 5
th sdram)在高频时其数据传输速率能够达到6.4gbps，导致lpddr5的输出信号在高频时衰减幅度很大，信号完整性降低，并最终导致lpddr5在读取完数据后无法准确将数据传输出去，引起芯片可靠性问题。
4.因此，如何提高存储器输出数据信号的可靠性，是目前亟需解决的技术问题。

技术实现要素：

5.本发明的目的是提供一种离线驱动调整电路、方法和存储器，以提高存储器输出数据信号的可靠性。
6.为实现上述目的，本发明实施例提供了以下方案：
7.第一方面，本发明实施例提供了一种离线驱动调整电路，包括：
8.输出控制模组，输出上拉输出控制指令和/或下拉输出控制指令；
9.预加强模组，连接所述输出控制模组，接收所述上拉输出控制指令和/或所述下拉输出控制指令，在所述上拉输出控制指令的控制下，对数据输出端的输出信号进行上拉加强操作，和/或在所述下拉输出控制指令的控制下，对所述数据输出端的输出信号进行下拉加强操作。
10.在一种可能的实施例中，还包括：
11.末级驱动模组，连接所述输出控制模组，接收所述上拉输出控制指令和/或所述下拉输出控制指令，在所述上拉输出控制指令的控制下，对所述数据输出端的输出信号进行上拉操作，和/或在所述下拉输出控制指令的控制下，对所述数据输出端的输出信号进行下拉操作。
12.在一种可能的实施例中，所述预加强模组包括：第一上拉加强电路和第一下拉加强电路；
13.所述第一上拉加强电路连接工作电压端以及所述数据输出端，以利用所述工作电压端的工作电压对所述数据输出端的输出信号进行上拉加强操作；
14.所述第一下拉加强电路连接公共连接端以及所述数据输出端，以利用所述公共连接端的低电压对所述数据输出端的输出信号进行下拉加强操作。
15.在一种可能的实施例中，所述末级驱动模组包括：第一上拉电路和第一下拉电路；
16.所述第一上拉电路连接所述工作电压端以及所述数据输出端，以利用所述工作电压端的工作电压对所述数据输出端的输出信号进行上拉操作；
17.所述第一下拉电路连接所述公共连接端以及所述数据输出端，以利用所述公共连接端的低电压对所述数据输出端的输出信号进行下拉操作。
18.在一种可能的实施例中，所述输出控制模组包括：
19.第一输出控制模组，连接所述第一上拉电路以及所述第一上拉加强电路，输出所述上拉输出控制指令；
20.第二输出控制模组，连接所述第一下拉电路以及所述第一下拉加强电路，输出所述下拉输出控制指令。
21.在一种可能的实施例中，所述第一输出控制模组包括：
22.第一子输出控制模组，连接所述第一上拉电路，输出所述上拉输出控制指令；
23.第二子输出控制模组，连接所述第一上拉加强电路，输出所述上拉输出控制指令；
24.所述第二输出控制模组包括：
25.第三子输出控制模组，连接所述第一下拉电路，输出所述下拉输出控制指令；
26.第四子输出控制模组，连接所述第一下拉加强电路，输出所述下拉输出控制指令。
27.在一种可能的实施例中，所述第一上拉加强电路包括第一可控开关和第一上拉电阻；其中，所述工作电压端连接所述第一可控开关的第一通路端；所述第一可控开关的第二通路端通过所述第一上拉电阻连接所述数据输出端，所述第一可控开关的控制端连接所述第一输出控制模组；
28.所述第一下拉加强电路包括第二可控开关和第一下拉电阻；其中，所述公共连接端连接所述第二可控开关的第一通路端；所述第二可控开关的第二通路端通过所述第一下拉电阻连接所述数据输出端，所述第二可控开关的控制端连接所述第二输出控制模组。
29.在一种可能的实施例中，所述第一可控开关包括多个第一开关管；其中，每个所述第一开关管的第一通路端均连接所述工作电压端；每个所述第一开关管的第二通路端均通过所述第一上拉电阻连接所述数据输出端，且每个所述第一开关管的控制端均连接所述第一输出控制模组；
30.所述第二可控开关包括多个第二开关管；其中，每个所述第二开关管的第一通路端均连接所述公共连接端；每个所述第二开关管的第二通路端均通过所述第一下拉电阻连接所述数据输出端，且每个所述第二开关管的控制端均连接所述第二输出控制模组。
31.在一种可能的实施例中，所述第一输出控制模组控制所述第一开关管的开启数量，对所述数据输出端的输出信号实现上拉加强操作；
32.所述第二输出控制模组控制所述第二开关管的开启数量，对所述数据输出端的输出信号实现下拉加强操作。
33.在一种可能的实施例中，所述预加强模组至少包括第一上拉单元、第二上拉单元和第三上拉单元；其中，所述第一上拉单元包括1个第一上拉加强电路，所述第二上拉单元包括2个第一上拉加强电路，所述第三上拉单元包括3个第一上拉加强电路；
34.第一输出控制模组设有第一上拉输出端、第二上拉输出端和第三上拉输出端；
35.所述第一上拉输出端连接所述第一上拉单元，控制所述第一上拉单元进行上拉加强操作；
36.所述第二上拉输出端连接所述第二上拉单元，控制所述第二上拉单元进行上拉加强操作；
37.所述第三上拉输出端连接所述第三上拉单元，控制所述第三上拉单元进行上拉加强操作。
38.在一种可能的实施例中，所述预加强模组至少包括第一下拉单元、第二下拉单元和第三下拉单元；其中，所述第一下拉单元包括1个第一下拉加强电路，所述第二下拉单元包括2个第一下拉加强电路，所述第三下拉单元包括3个第一下拉加强电路；
39.第二输出控制模组设有第一下拉输出端、第二下拉输出端和第三下拉输出端；
40.所述第一下拉输出端，连接所述第一下拉单元，控制所述第一下拉单元进行下拉加强操作；
41.所述第二下拉输出端，连接所述第二下拉单元，控制所述第二下拉单元进行下拉加强操作；
42.所述第三下拉输出端，连接所述第三下拉单元，控制所述第三下拉单元进行下拉加强操作。
43.第二方面，本发明实施例提供了一种存储器，包括：
44.存储芯片；
45.离线驱动调整电路，连接所述存储芯片；其中，所述离线驱动调整电路包括第一方面中任一项所述的离线驱动调整电路。
46.第三方面，本发明实施例提供了一种离线驱动调整方法，所述方法包括：
47.获取存储芯片的数据读取信号；
48.响应于所述数据读取信号由第一电平信号变为第二电平信号，则输出上拉输出控制指令，对所述存储芯片的数据输出端的输出信号进行上拉加强操作；
49.响应于所述数据读取信号由所述第二电平信号变为第一电平信号，则输出下拉输出控制指令，对所述输出信号进行下拉加强操作。
50.在一种可能的实施例中，所述对所述存储芯片的数据输出端的输出信号进行上拉加强操作，包括：
51.控制所述上拉输出控制指令的上拉脉宽，调整所述数据读取信号的加强幅度，以对所述输出信号进行上拉加强操作；
52.所述对所述数据读取信号进行下拉加强操作，包括：
53.控制所述上拉输出控制指令的下拉脉宽，以调整所述数据读取信号的加强幅度，以对所述输出信号进行加拉加强操作。
54.本发明与现有技术相比，具有如下的优点和有益效果：
55.本发明为数据输出端配置了预加强模组，该预加强模组能够响应输出控制模组输出的控制指令，对数据输出端的输出信号进行上拉加强操作和/或下拉加强操作，加强数据输出端的输出信号的信号输出强度，减少了存储器的输出信号在高频时的衰减幅度，保证了存储器的输出信号的完整性，进而提高了存储器输出数据信号的可靠性。
附图说明
56.为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中
所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
57.图1是本发明实施例提供的一种离线驱动调整电路的结构示意图；
58.图2是本发明实施例提供的一种预加强模组的连接结构示意图；
59.图3是本发明实施例提供的一种末级驱动模组的连接结构示意图；
60.图4是本发明实施例提供的一种第一可控开关的结构连接示意图；
61.图5是本发明实施例提供的第一种离线驱动调整电路的连接示意图；
62.图6是图5所示的第一种离线驱动调整电路的控制逻辑示意图；
63.图7是图5所示的第一种离线驱动调整电路中预加强模组对dq端的加强作用效果图；
64.图8是本发明实施例提供的第二种离线驱动调整电路的连接示意图；
65.图9是图8所示的第二种离线驱动调整电路的控制逻辑示意图；
66.图10是本发明实施例提供的一种基于第二种离线驱动调整电路的测量信号完整性的仿真电路的结构连接图；
67.图11是图10所示的仿真电路输出的眼图的评估结果的示意图；
68.图12是本发明实施例还提供的一种存储器的结构示意图；
69.图13是本发明实施例提供的一种离线驱动调整方法的流程图。
70.附图标记说明：100为输出控制模组，111为第一输出控制模组，112为第二输出控制模组，121为第一子输出控制模组，122为第二子输出控制模组，123为第三子输出控制模组，124为第四子输出控制模组，131为第一预驱动单元，132为第二预驱动单元，133为第三预驱动单元，134为第四预驱动单元，200为预加强模组，201为第一上拉加强电路，202为第一下拉加强电路，300为末级驱动模组，301为第一上拉电路，302为第一下拉电路，400为存储器，410为存储芯片。
具体实施方式
71.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明实施例保护的范围。
72.请参阅图1，图1为本发明实施例提供的一种离线驱动调整电路的结构示意图，本实施例可以应用于存储器中，这里以lpddr为例，说明本实施例的具体结构以及具体实现过程，但不应当将本发明的应用场景限制在lpddr中。具体的，该离线驱动调整电路包括：输出控制模组100和预加强模组200。
73.输出控制模组100输出上拉输出控制指令和下拉输出控制指令。
74.具体的，lpddr内部设有控制器，该控制器的输出端连接输出控制模组100。当控制器判断出lpddr内部读取数据信号由低电平信号变为高电平信号时，例如lpddr内部读取数据信号由逻辑数字“0”变为逻辑数字“1”时，控制器会向输出控制模组100发出上拉控制指令(data-pull-up)，从而使输出控制模组100输出上拉输出控制指令；当控制器判断出
lpddr内部读取数据信号由高电平信号变为低电平信号时，控制器会向输出控制模组100发出下拉控制指令(data-pull-down)，从而使输出控制模组100输出下拉输出控制指令。
75.具体的，输出控制模组100能够对data-pull-up和data-pull-down，进行时域(timing domain)控制和电压摆幅的摆率(slew rate)控制，从而预加强模组200对lpddr的数据输出端dq端输出的信号进行上拉/下拉加强操作，使dq端输出的信号的波形符合jedec spec(固态技术协会即微电子产业的领导标准)的要求。
76.预加强模组200，连接输出控制模组100，接收上拉输出控制指令和/或下拉输出控制指令的控制，在上拉输出控制指令的控制下，对数据输出端(dq端)的输出信号进行上拉加强操作，和/或在下拉输出控制指令的控制下，对数据输出端(dq端)的输出信号进行下拉加强操作。
77.如图2所示为本发明实施例提供的一种预加强模组的连接结构示意图，其中，预加强模组200中设置有第一上拉加强电路201和第一下拉加强电路202，以在输出控制模组100输出的上拉输出控制指令或者下拉输出控制指令的控制下，对dq端的输出信号进行上拉加强操作和下拉加强操作。其中，第一上拉加强电路201可以由mos(metal-oxide-semiconductor field-effect transistor，金属氧化物半导体场效应管)管和上拉电阻串联组成，当然还可以由三极管等可控元件和上拉电阻串联组成；第一下拉加强电路202可以由mos管和下拉电阻串联组成，当然还可以由三极管等可控元件和下拉电阻串联组成。
78.本实施例为数据输出端配置了预加强模组，该预加强模组能够响应输出控制模组输出的控制指令，对数据输出端的输出信号进行上拉加强操作和/或下拉加强操作，加强数据输出端的输出信号的信号输出强度，减少了存储器的输出信号在高频时的衰减幅度，保证了存储器的输出信号的完整性，进而提高了存储器输出数据信号的可靠性。
79.在实际应用中，该离线驱动调整电路中还可以设置末级驱动模组300。
80.末级驱动模组300，连接输出控制模组100，接收上拉输出控制指令和/或下拉输出控制指令，在上拉输出控制指令的控制下，对数据输出端(dq端)的输出信号进行上拉操作，和/或在下拉输出控制指令的控制下，对数据输出端(dq端)的输出信号进行下拉操作。
81.具体的，末级驱动模组300中可以设置有第二上拉电路301和第二下拉电路302，以在输出控制模组100的控制下，对dq端的输出信号进行上拉操作和下拉操作。其中，第二上拉电路301可以由mos管和上拉电阻串联组成，当然还可以由三极管等可控元件和上拉电阻串联组成；第二下拉电路302可以由mos管和下拉电阻串联组成，当然还可以由三极管等可控元件和下拉电阻串联组成。
82.本实施例可以利用预加强模组200辅助末级驱动模组300对dq端的输出信号的上拉加强操作或下拉加强操作，当dq端的输出信号发生变化时，末级驱动模组300会将dq端电压拉至工作电压或公共连接电压，同时预加强模组200则产生一定宽度的脉冲信号，进一步加强dq端的信号输出强度，减少了lpddr的输出信号在高频时的衰减幅度，保证了lpddr的输出信号的完整性，进而提高了lpddr输出信号的可靠性。
83.当本实施例应用于其他存储器时，也会产生类似的技术效果，在此不予以赘述。
84.本实施例中，预加强模组200包括：第一上拉加强电路201和第一下拉加强电路202。
85.第一上拉加强电路201连接lpddr的工作电压端vddq端和数据输出端，以利用工作
电压端的工作电压对数据输出端的输出信号进行上拉加强操作；
86.第一下拉加强电路202连接lpddr的公共连接端vss端和数据输出端，以利用公共连接端的低电压对数据输出端的输出信号进行下拉加强操作，在一实施例中，公共电压端vss的电压为负电压，或者为地电压。
87.实际应用中，如图5所示，第一上拉加强电路201包括第一可控开关和第一上拉电阻；其中，vddq端连接第一可控开关的第一通路端；第一可控开关的第二通路端通过第一上拉电阻连接dq端；，第一可控开关的控制端连接第一输出控制模组111；第一下拉加强电路202包括第二可控开关和第一下拉电阻；第二可控开关的控制端连接第二输出控制模组112；其中，vss端连接第二可控开关的第二通路端；第二可控开关的第一通路端通过第一下拉电阻连接dq端。
88.这里，第一可控开关可以采用mos管、三极管等可控开关器件来进行搭建，这里以mos管为例，具体第一可控开关可以由nmos管和/或pmos管组成，这样，第一可控开关的第一通路端可以理解为其中nmos管的第一通路端和/或pmos管的第一通路端，第一可控开关的第二通路端可以理解为其中nmos管的第二通路端和/或pmos管的第二通路端。对于mos管来说，其第一通路端和第二通路端可以分别为漏极和源极，也可以分别为源极和漏极。
89.本实施例中其他可控开关均与第一可控开关类似，在此不予以赘述。
90.如图3所示为本发明实施例提供的一种末级驱动模组的连接结构示意图，与预加强模组200类似，本实施例中的末级驱动模组300可以包括：第一上拉电路301和第一下拉电路302。
91.第一上拉电路301连接工作电压端vddq端以及数据输出端dq端，以利用工作电压端的工作电压对数据输出端dq端的输出信号进行上拉操作；
92.第一下拉电路302连接公共连接端vss端以及数据输出端dq端，以利用公共连接端的低电压对数据输出端dq端的输出信号进行下拉操作。
93.具体的，公共连接端的低电压可以为地电压或负电压。
94.实际应用中，如图5所示，第一上拉电路301包括第三可控开关和第二上拉电阻；第一下拉电路302包括第四可控开关和第二下拉电阻。
95.vddq端连接第三可控开关的第一通路端，第三可控开关的第二通路端通过第二上拉电阻连接dq端，以对dq端的输出信号进行上拉操作。
96.vss端连接第四可控开关的第一通路端；第四可控开关的第二通路端通过第二下拉电阻连接dq端,以对dq端的输出信号进行下拉操作。
97.第一上拉加强电路201和第一下拉加强电路202中均设置有电阻，而jedec spec中对不同的ocd开启电阻r
on
作了不同的要求，因此在ocd开启时，需要准确确定出ocd的r
on
。具体的，常见的r
on
可以为240ω、120ω、80ω、60ω、48ω或40ω。
98.在实际应用中，可以将一个预加强模组200中的一个第一上拉加强电路201和一个第一下拉加强电路202共同作为一个slice(片)，通过调整一个slice的开启电阻，调整ocd开启电阻r
on
。
99.由于第一上拉加强电路201和第一下拉加强电路202中设置的电阻是固定阻值，而第一上拉加强电路201和第一下拉加强电路202中设置的可控开关在不同的导通电流下会存在不同的导通阻值，因此，可以通过调整可控开关的导通阻值，来调整一个slice的开启
电阻。
100.为此，本实施例中，第一可控开关设置了m个第一开关管，每个第一开关管的第一通路端均连接vddq端；每个第一开关管的控制端均连接第一输出控制模组111。如图4所示为本发明实施例提供的一种第一可控开关的结构连接示意图，每个第一开关管的第二通路端均通过所述第一上拉电阻连接dq端；m为大于等于1的整数，可以取1、2、3、4、5或6，通过根据第一可控开关的导通电流，调整第一开关管的数量，可以调整第一上拉加强电路201的导通阻值，以更好地对所述数据输出端的输出信号进行上拉加强操作。
101.第二可控开关同样也可以设置m个第二开关管，每个第二开关管的电流输出端均连接所述公共连接端；每个第二开关管的控制端均连接第二输出控制模组112；每个第二开关管的电流输入端均通过所述第一下拉电阻连接所述数据输出端，通过根据第二可控开关的导通电流，调整第二开关管的数量，可以调整第一下拉加强电路202的导通阻值，以更好地对所述数据输出端的输出信号进行下拉加强操作。
102.实际应用中，第一上拉加强电路201和第一下拉加强电路202不同时工作，若每个slice的开启电阻为240ω，则可以根据第一上拉电阻或第一下拉电阻的阻值，通过调整第一可控开关或第二可控开关中开关管的导通数量，来调整第一上拉加强电路201或第一下拉加强电路202的导通电阻，进而将每个slice的开启电阻调整为240ω。
103.为了对第一可控开关和第二可控开关实现上述控制，输出控制模组100包括：第一输出控制模组111和第二输出控制模组112。其中，第一输出控制模组111，用于控制第一开关管的开启数量，对数据输出端的输出信号实现上拉加强操作；第二输出控制模组112，用于控制第二开关管的开启数量，对数据输出端的输出信号实现下拉加强操作。
104.与第一可控开关和第二可控开关类似，本实施例的末级驱动模组300中也可以采用上述类似结构，具体的：
105.第三可控开关包括n个第三开关管，每个第三开关管的第一通路端均连接vddq端；每个第三开关管的第二通路端均通过所述第二上拉电阻连接dq端；n为大于等于1的整数，可以取1、2、3、4、5或6，通过根据第三可控开关的导通电流，调整第三开关管的数量，可以调整第一上拉电路301的导通阻值，以更好地对所述数据输出端的输出信号进行上拉操作。
106.第四可控开关可以包括n个第四开关管，每个第四开关管的第一通路端均连接vddq端；每个第四开关管的第二通路端均通过所述第二下拉电阻连接dq端，通过根据第四可控开关的导通电流，调整第四开关管的数量，可以调整第一下拉电路302的导通阻值，以更好地对所述数据输出端的输出信号进行下拉操作。
107.为对第三可控开关和第四可控开关实现上述控制，本实施例还提供了两种离线驱动调整电路的结构。
108.第一种离线驱动调整电路中，输出控制模组100包括：第一输出控制模组111和第二输出控制模组112。第一输出控制模组111连接第一上拉电路301以及第一上拉加强电路201，输出上拉输出控制指令。第二输出控制模组112连接第一下拉电路302以及第一下拉加强电路202，输出下拉输出控制指令。
109.本实施例提供的第一种离线驱动调整电路，能够采用第一输出控制模组111分别控制第一上拉电路301和第一上拉加强电路201的上拉操作，并采用第二输出控制模组112分别控制第一下拉电路302和第一下拉加强电路202的下拉操作，整体结构简单，在存储器
中占用面积较小，成本也较低。
110.如图5所示为本发明实施例提供的第一种离线驱动调整电路的连接示意图，图6所示为图5所示的第一种离线驱动调整电路的控制逻辑示意图，具体的，输出控制模组100包括：第一输出控制模组111和第二输出控制模组112。其中，第一输出控制模组111包括第一预驱动单元131、第一逻辑模块(logic)以及第一控制模块(control)；第二输出控制模组112包括第二预驱动单元132、第二逻辑模块(logic)以及第二控制模块(control)。第一逻辑模块主要包含timing domain及slew rate的控制，不同的ddr产品会有不同的timing domain及slew rate的jedec spec，在设计过程中会依据spec要求进行调整。第一控制模块主要是根据校准不同电阻时进行片数的选择，在设计ocd_slice(片选信号)通常是以ron＝240ω每片slice为标准，而jedec spec中会有不同ron(ron＝240/120/80/60/48/40/34等)电阻的开启要求，因此会根据最小ron来决定设计几片slice并联，而ron的调整会根据不同的slice片选信号来控制。
111.第一预驱动单元131中至少设有m+n个第一预驱动电路，第二预驱动单元132中至少设有m+n个第二预驱动电路。
112.m个第一开关管和n个第三开关管中的开关管，与m+n个第一预驱动电路一一对应，即一个第一预驱动电路对应一个第三开关管或第一开关管。
113.m个第二开关管和n个第四开关管中的开关管，与m+n个第二预驱动电路一一对应，即一个第二预驱动电路对应一个第四开关管或第二开关管。
114.具体的，第一预驱动单元131和第二预驱动单元132均属于一种预驱动模组pre-driver，其中的预驱动电路可以采用与门、或门、与非门以及或非门等逻辑电路来实现。pre-driver主要是由第一控制模块送出的slice片选信号及第一逻辑模块送出的经过slew rate及timing domain调整后的数据信号进行逻辑运算及反相驱动后，最终送给final-driver和pre-emphasis。
115.第一输出控制模组111中的第一逻辑模块和第一控制模块分别连接每个第一预驱动电路的控制端；每个第一预驱动电路连接与其对应的开关管的栅极。
116.第一输出控制模组111在接收到data-pull-up时，输出上拉输出控制指令，控制m+n个第一预驱动电路的通断，以调节第三可控开关和第一可控开关中的开关管通断数量，以此调整第一上拉电路301和第一上拉加强电路201的导通电阻，协助调整slice的导通电阻。
117.第一输出控制模组111具体用来根据当前ocd的r
on
需求，控制开启一定数量的第一上拉加强电路201和第一上拉电路301进行上拉操作。
118.图5的第一输出控制模组111中，data-pull-up作用于末级驱动模组300(final-driver)和预加强模组200(pre-emphasis)的数据通路；slice-ctrl-pull-up用来决定final-driver和pre-emphasis中开启的第一上拉电路301和第一上拉加强电路201的数量，pull-up-strength用来决定第一可控开关和第三可控开关中开关管的开启数量。
119.第二输出控制模组112中的第二逻辑模组和第二控制模组分别连接每个第二预驱动电路的控制端；每个第二预驱动电路连接与其对应的开关管的栅极。
120.第二输出控制模组112在接收到data-pull-down时，输出下拉输出控制指令，控制m+n个第二预驱动电路的通断，以调节第四可控开关和第二可控开关中的开关管通断数量，以此调整第一下拉电路302和第一下拉加强电路202的导通电阻，协助调整slice的导通电
阻。
121.具体的，第二输出控制模组112的结构组成和第一输出控制模组111类似，在此不予以赘述。
122.图5的第二输出控制模组112中，data-pull-down作用于final-driver和pre-emphasis的数据通路；slice-ctrl-pull-down用来决定final-driver和pre-emphasis中开启的第一下拉电路302和第一下拉加强电路202的数量，pull-down-strength用来决定第四可控开关和第二可控开关中开关管的开启数量。
123.由于常见的r
on
可以为240ω、120ω、80ω、60ω、48ω或40ω，本实施例可以将预驱动模组200中的一个slice(可将一个第一上拉加强电路201和一个第一下拉加强电路202作为一个slice)的开启电阻调整为240ω，并设置多个slice。然后通过调整预驱动模组200中slice的开启数量，将ocd的开启电阻r
on
调整为120ω(开启二个slice)、80ω(开启三个slice)、60ω(开启四个slice)、48ω(开启五个slice)或40ω(开启六个slice)。
124.实际应用中，由于避免lpddr内部空间的浪费，本实施例还精简了输出控制模组100的结构，实现对预驱动模组200中slice开启数量的高效调整。
125.这里以包含有6个slice的预驱动模组200为例，说明本实施例的调控方案。
126.预加强模组200包括6个第一上拉加强电路201；其中，6个第一上拉加强电路201分为三组；第一上拉单元包括1个第一上拉加强电路201，第二上拉单元包括2个第一上拉加强电路201，第三上拉单元包括3个第一上拉加强电路201。
127.第一输出控制模组111包括第一上拉输出端、第二上拉输出端和第三上拉输出端。
128.第一上拉输出端连接第一上拉单元中第一可控开关的控制端，用于控制6个slice中的1个slice的上拉加强操作；第二上拉输出端连接第二上拉单元中第一可控开关的控制端，用于控制6个slice中的2个slice的上拉加强操作；第三上拉输出端连接第三上拉单元中第一可控开关的控制端，用于控制6个slice中的3个slice的上拉加强操作。
129.具体的，第一上拉输出端、第二上拉输出端和第三上拉输出端分别控制不同的第一上拉加强电路201。
130.当需要1个第一上拉加强电路201进行上拉加强操作时，就利用第一上拉输出端触发上拉控制；当需要2个第一上拉加强电路201进行上拉加强操作时，就利用第二上拉输出端触发上拉控制；当需要3个第一上拉加强电路201进行上拉加强操作时，就利用第三上拉输出端触发上拉控制；当需要4个第一上拉加强电路201进行上拉加强操作时，就利用第一上拉输出端和第二上拉输出端同时触发上拉控制；当需要5个第一上拉加强电路201进行上拉加强操作时，就利用第一上拉输出端和第三上拉输出端同时触发上拉控制；当需要6个第一上拉加强电路201进行上拉加强操作时，就利用第一上拉输出端、第二上拉输出端和第三上拉输出端同时触发上拉控制。
131.预加强模组200还包括6个第一下拉加强电路202；其中，6个第一下拉加强电路202分为三组；第一下拉单元包括1个第一下拉加强电路202，第二下拉单元包括2个第一下拉加强电路202，第三下拉单元包括3个第一下拉加强电路202。
132.第二输出控制模组112包括第一下拉输出端、第二下拉输出端和第三下拉输出端。
133.第一下拉输出端连接第一下拉单元中第一可控开关的控制端，用于控制6个slice中的1个slice的下拉加强操作；第二下拉输出端连接第二下拉单元中第一可控开关的控制
端，用于控制6个slice中的2个slice的下拉加强操作；第三下拉输出端连接第三下拉单元中第一可控开关的控制端，用于控制6个slice中的3个slice的下拉加强操作。
134.具体的，第一下拉输出端、第二下拉输出端和第三下拉输出端分别控制不同的第一下拉加强电路202。
135.当需要1个第一下拉加强电路202进行下拉加强操作时，就利用第一下拉输出端触发下拉控制；当需要2个第一下拉加强电路202进行下拉加强操作时，就利用第二下拉输出端触发下拉控制；当需要3个第一下拉加强电路202进行下拉加强操作时，就利用第三下拉输出端触发下拉控制；当需要4个第一下拉加强电路202进行下拉加强操作时，就利用第一下拉输出端和第二下拉输出端同时触发下拉控制；当需要5个第一下拉加强电路202进行下拉加强操作时，就利用第一下拉输出端和第三下拉输出端同时触发下拉控制；当需要6个第一下拉加强电路202进行下拉加强操作时，就利用第一下拉输出端、第二下拉输出端和第三下拉输出端同时触发下拉控制。
136.这样，第一输出控制模组111和第二输出控制模组112只需要采用三路控制信号，即可完成6组slice的开启控制，精简了结构，节省了lpddr的面积。
137.当然，末级驱动模组300也可采用上述多slice(其中，一个第一上拉电路301和一个第一下拉电路302为一片slice)的布设结构，也可采用上述精简的slice开启控制策略。
138.在此基础上，第一种离线驱动调整电路的工作原理为：
139.lpddr工作在高频(4ghz以上)时，ocd的开启信号ocd_en和预加强的开启信号pre-emphasis_en开启，strength信号(pull-up-strength或pull-down-strength)使每一片slice(末级驱动电路)的r
on
＝240ω，slice-ctrl信号(slice-ctrl-pull-up或slice-ctrl-pull-down)根据当前所需校准的r
on
进行选择，可以调整slice的开启数量，从而调整最终ocd的r
on
。
140.当内部往外读取数据长时间为“1”(高电平)或长时间为“0”(低电平)时pre-emphasis不工作，而当数据从“1变为0”或“0变为1”时，通过数据传输的第一逻辑模块和第二逻辑模块会额外产生某一固定长度的脉冲(pulse)，一般pulse的宽度小于1ui(1ui＝1/6400mbps＝156ps)，作用于dq输出变化的第一个数据上，来加强dq端信号的输出强度。
141.如图7所示为图5所示的第一种离线驱动调整电路中预加强模组200对dq端的加强作用效果图，加了pre-emphasis后会产生某一固定长度pulse的信号作用在dq端，将dq在上升沿时boost更高，在下降沿时boost更低，从而实现数据的准确传输。
142.与传统的ocd(离线驱动调整)相比，该实现方式会在logic模块中通过timing-domain延时单独产生一条pre-emphasis data支路在pre-driver后作用于final-driver，以增强dq端的输出。
143.增强pre-emphasis的强度一般有两种方法：增大pre-emphasis作用在dq端的pulse宽度(小于等于1ui)及增大pre-emphasis在final driver级的电流驱动能力来加强数据的输出。
144.在第一种离线驱动调整电路中，末级驱动模组300中，一个第一上拉电路301和一个第一下拉电路302可以形成一片final driver slice(末级驱动薄片)，该final driver slice中可以包含有n个第二开关管和n个第四开关管；在该final driver slice中，第一预驱动单元131用于控制对应第二开关管的通断，第二预驱动单元132用于控制对应第四开关
管的通断，以调整单片final driver slice的开启电阻。
145.预加强模组200中，一个第一上拉加强电路201和一个第一下拉加强电路202可以形成一片pre emphasis slice(预加强薄片)，该pre emphasis slice中可以包含有m个第一开关管和m个第四开关管；在该pre emphasis slice中，第一预驱动单元131用于控制对应第一开关管的通断，第二预驱动单元132用于控制对应第四开关管的通断，以调整单片pre emphasis slice的开启电阻。
146.当然，还可以将pre emphasis slice合并进final driver slice中，即一片final driver slice包含有第一上拉电路301、第一下拉电路302、第一上拉加强电路201和第一下拉加强电路202。
147.当然，为了进一步节省预驱动电路的使用，本实施例中，还可以使用一个预驱动电路控制两个开关管，从而减小lpddr的尺寸大小。
148.具体的，m个第一开关管中至少包括1个第一pmos管和1个第一nmos管；第一预驱动电路单元中的一个第一预驱动电路分别连接第一pmos管的栅极和第一nmos管的栅极，当第一预驱动电路输出高电平触发信号时，第一nmos管导通，同时第一pmos管关断，实现用一路第一预驱动电路控制两路第一开关管的效果，以此减少第一预驱动电路的使用数量，减小lpddr的尺寸大小。
149.m个第二开关管中至少包括1个第二pmos管和1个第二nmos管；第二预驱动电路单元中的一个第二预驱动电路分别连接第二pmos管的栅极和第二nmos管的栅极，当第二预驱动电路输出高电平触发信号时，第二nmos管导通，同时第二pmos管关断，实现用一路第二预驱动电路控制两路第二开关管的效果，以此减少第二预驱动电路的使用数量，减小lpddr的尺寸大小。
150.第二种离线驱动调整电路在上述第一种离线驱动调整电路的基础上，进行如下改变：
151.第一输出控制模组111包括：第一子输出控制模组121和第二子输出控制模组122；第一子输出控制模组121连接第一上拉电路301，输出上拉输出控制指令；第二子输出控制模组122连接第一上拉加强电路201，输出上拉输出控制指令；
152.第二输出控制模组112包括：第三子输出控制模组123和第四子输出控制模组124；第三子输出控制模组123连接第一下拉电路302，输出下拉输出控制指令；第四子输出控制模组124连接第一下拉加强电路202，输出下拉输出控制指令。
153.第二子输出控制模组122控制第一可控开关，实现第一上拉加强电路201的上拉加强操作；第四子输出控制模组124控制第二可控开关，实现第一下拉加强电路202的下拉加强操作；第一子输出控制模组121控制第三可控开关，实现第一上拉电路301的上拉操作；第三子输出控制模组123控制第四可控开关，实现第一下拉电路302的下拉操作。
154.本实施例提供的第二种离线驱动调整电路，能够采用第一子输出控制模组121和第二子输出控制模组122分别控制第一上拉电路301的上拉操作和第一上拉加强电路201的上拉加强操作，并采用第三子输出控制模组123和第四子输出控制模组124分别控制第一下拉电路302的下拉操作和第一下拉加强电路202的下拉加强操作，相较于第一种方案，成本较高，但是提高了控制的灵活性，适合复杂场景下的使用。
155.如图8所示为本发明实施例提供的第二种离线驱动调整电路的连接示意图，图9所
示为图8所示的第二种离线驱动调整电路的控制逻辑示意图，第一输出控制模组111包括：第一子输出控制模组121和第二子输出控制模组122；第二输出控制模组112包括：第三子输出控制模组123和第四子输出控制模组124。第一子输出控制模组121包括第三逻辑模块、第三控制模块和第三预驱动单元133；第二子输出控制模组122包括第四逻辑模块、第四控制模块和第一预驱动单元131；第三子输出控制模组123包括第五逻辑模块、第五控制模块和第四预驱动单元134；第四子输出控制模组124包括第六逻辑模块、第六控制模块和第二预驱动单元132。
156.与第一种离线驱动调整电路不同的是，第一预驱动单元131包含有m个第一预驱动电路；第二预驱动单元132包含有m个第二预驱动电路；第三预驱动单元133包含有n个第三预驱动电路；第四预驱动单元134包含有n个第四预驱动电路。
157.m个第一预驱动电路与m个第一开关管一一对应；m个第二预驱动电路与m个第二开关管一一对应；n个第三预驱动电路与n个第三开关管一一对应；n个第四预驱动电路与n个第四开关管一一对应。
158.具体的，第一预驱动单元131、第二预驱动单元132、第三预驱动单元133和第四预驱动单元134均属于一种预驱动模组pre-driver，pre-driver主要是由控制模块送出的slice片选信号及logic送出的经过slew rate及timing domain调整后的数据信号进行逻辑运算及反相驱动后，最终送给final-driver或pre-emphasis。
159.第二子输出控制模组122中的第四逻辑模块和第四控制模块分别连接每个第一预驱动电路的控制端；每个第一预驱动电路连接与其对应的开关管的栅极。
160.第二子输出控制模组122在接收到preemphasis-data-pull-up时，输出上拉输出控制指令，控制m个第一预驱动电路的通断，以调节第一可控开关中的开关管通断数量，以此调整第一上拉加强电路201的导通电阻，协助调整slice的导通电阻。
161.第二子输出控制模组122具体用来根据当前ocd的r
on
需求，控制开启一定数量的第一上拉加强电路201进行上拉加强操作。
162.具体的，第二子输出控制模组122可以包括第四逻辑模块(logic)和第四控制模块(control)。第四逻辑模块主要包含timing domain及slew rate的控制，不同的ddr产品会有不同的timing domain及slew rate的jedec spec，在设计过程中会依据spec要求进行调整。第四控制模块主要是根据校准不同电阻时进行片数的选择，在设计ocd_slice(片选信号)通常是以ron＝240ω每片slice为标准，而jedec spec中会有不同ron(ron＝240/120/80/60/48/40/34等)电阻的开启要求，因此会根据最小ron来决定设计几片slice并联，而ron的调整会根据不同的slice片选信号来控制。
163.图8的第二子输出控制模组122中，preemphasis-data-pull-up作用于预加强模组200(pre-emphasis)的数据通路；preemphasis-slice-ctrl-pull-up用来决定pre-emphasis中开启的第一上拉加强电路201的数量，preemphasis-pull-up-strength用来决定第一可控开关中开关管的开启数量。
164.第四子输出控制模组124中的第六逻辑模块和第六控制模块分别连接每个第二预驱动电路的控制端；每个第二预驱动电路连接与其对应的开关管的栅极。
165.第四子输出控制模组124在接收到preemphasis-data-pull-down时，输出下拉输出控制指令，控制m个第二预驱动电路的通断，以调节第二可控开关中的开关管通断数量，
emphasis slice的开启电阻。
179.第二种离线驱动调整电路的工作原理为：
180.lpddr工作在高频时，ocd_en及pre-emphasis_en开启，slice-ctrl根据当前所需校准的ron进行选择，strength信号使每一片ocd slice的ron＝240ω。
181.当内部往外读取数据长时间为“1”(高电平)或长时间为“0”(低电平)时pre-emphasis不工作，而当数据从“1变为0”或“0变为1”时，ocd(离线驱动调整)前面的data生成模块就会使pre-emphasis的data产生一定长度的pulse，一般pulse的宽度等于1ui(1ui＝1/6400mbps＝156ps)，作用于dq输出变化的第一个数据上，来加强dq端信号的输出强度，将dq在上升沿时boost更高，在下降沿时boost更低，从而实现数据的准确传输。
182.当然，为了进一步节省预驱动电路的使用，本实施例中，还可以使用一个预驱动电路控制两个开关管，从而减小lpddr的尺寸大小。
183.具体的，m个第一开关管中至少包括1个第一p开关管和1个第一n开关管；第一预驱动电路单元中的一个第一预驱动电路分别连接第一p开关管的栅极和第一n开关管的栅极，当第一预驱动电路输出高电平触发信号时，第一n开关管导通，同时第一p开关管关断，实现用一路第一预驱动电路控制两路第一开关管的效果，以此减少第一预驱动电路的使用数量，减小lpddr的尺寸大小。
184.m个第二开关管中至少包括1个第二pmos管和1个第二nmos管；第二预驱动电路单元中的一个第二预驱动电路分别连接第二pmos管的栅极和第二nmos管的栅极，当第二预驱动电路输出高电平触发信号时，第二nmos管导通，同时第二pmos管关断，实现用一路第二预驱动电路控制两路第二开关管的效果，以此减少第二预驱动电路的使用数量，减小lpddr的尺寸大小。
185.第一种离线驱动调整电路和第二种离线驱动调整电路的区别在于：
186.(1)第一种方式是通过logic中的延时等模块实现pre-emphasis的上拉加强操作以及下拉加强操作，第二种方式是通过ocd(离线驱动调整)之前的data生成的数字模块产生四路数据分别送给main ocd(离线驱动调整)和pre-emphasis，二者都可以实现pre-emphasis加强dq输出；
187.(2)第一种方式因为采用的是logic延时方式，因此所产生的pre-emphasis宽度小于一个data的宽度(1ui)，第二种方式采用的是数字模块单独送给pre-emphasis的data，因此其pre-emphasis最大的pulse宽度可以达到1ui(等于1ui)；
188.(3)由于加强dq端数据的输出，可通过增大pre-emphasis作用在dq上的pulse宽度(小于等于1ui)和pre-emphasis的片数(个数)来实现，因此在对预加重强度所需较高时可采用第二种(1ui pre-emphasis pulse宽度)方案，对预加重所需不高时采用第一种(小于1ui pre-emphasis pulse宽度)实现方案。
189.基于与方法同样的发明构思，本发明实施例还提供了一种低功耗双倍数据速率内存，其包括如上文任一所述的离线驱动调整电路，能够实现lpddr高频下数据的可靠输出。
190.为了说明本发明实施例能够保证存储器输出数据信号的完整性，本实施例还提供了验证结果。
191.如图10所示为本发明实施例提供的一种基于第二种离线驱动调整电路的测量信号完整性的仿真电路的结构连接图，具体包括以下执行步骤：
192.a.通过data generator(数据生成器)产生四组data信号分别送给pull-up/pull-down/preemphasis-pullup/preemphasis-pulldown；
193.b.slice ctrl的片数选择信号控制ocd final driver电阻选择40/48/60/80/120/240；
194.c.pre-emphasis slice ctrl控制pre-emphasis开启数量，使pre-emphasis的强度随片数增大而加强；
195.d.pull-up-strength/pull-down-strength用来调节final-driver中电流的驱动能力；
196.e.pre-emphasis_en是pre-emphasis开启的使能信号，ocd_en是ocd(离线驱动调整)开启的使能信号。
197.f.ocd输出的data信号，需要再经过die package(第一晶圆封装)，一段长pcb线，mc(第二晶圆)的package(封装)以及rcv(接收端)的ibis model(基于v/i曲线的对i/obuffer建模的方法，用来反映芯片驱动和接收的电气特性)，最终的输出信号dqsc_o的眼图si代表着整个ocd的drive信号能力。
198.该仿真电路通过数据生成器data generator产生两组最高频率为6.4gbps且高低频随机切换的数据信号，分别送给pull-up/pull-down，data generator在pull-up和pull-down data变化时产生两组固定pulse宽度(1ui)的preemphasis-pull-up/preemphasis-pull-down，并通过data作用于dq，并在经过die package，一段长pcb线，mc的package以及rcv的ibis model后，在dqsc_o处观察眼图的信号完整性。
199.如图11所示为图10所示的仿真电路输出的眼图的评估结果的示意图，经过对比，随着pre-emphasis开启及开启片数的增加，眼图中眼高(eye-height)和aperture time这两个最重要的指标有大幅提高。pre-emphasis开4slice和disable(关)对比，eye-height增大了50％，通过数据能力的aperture time眼眶增大了76％。
200.表1为图11所示的眼图的评价结果表，具体为：
201.表1
[0202] eye-width(ps)eye_height(mv)a-time_50(ps)skew/jitter(ps)preemph_disable12611241.431.2preemph_pu/preemph_pd＝1/1,pulse_width:1ui1271326029preemph_pu/preemph_pd＝2/2,pulse_width:1ui12815069.528.5preemph_pu/preemph_pd＝3/3,pulse_width:1ui12816272.828.4preemph_pu/preemph_pd＝4/4,pulse_width:1ui12816872.829.4
[0203]
其中，eye-width为眼宽；eye-height为眼高；a-time(aperture-time)为数据通过能力；skew/jitter为数据信号的抖动。
[0204]“preemph_disable”的含义为：关闭pre-emphasis的情况；
[0205]“preemph_pu/preemph_pd＝1/1,pulse_width:1ui”的含义为开启一组pre-emphasis的情况，其中，每组pre-emphasis设有1个第一上拉加强电路201和1个第一下拉加强电路202；
[0206]“preemph_pu/preemph_pd＝2/2,pulse_width:1ui”的含义为开启二组pre-emphasis的情况，其中，每组pre-emphasis设有1个第一上拉加强电路201和1个第一下拉加强电路202；
[0207]“preemph_pu/preemph_pd＝3/3,pulse_width:1ui”的含义为开启三组pre-emphasis的情况，其中，每组pre-emphasis设有1个第一上拉加强电路201和1个第一下拉加强电路202；
[0208]“preemph_pu/preemph_pd＝4/4,pulse_width:1ui”的含义为开启四组pre-emphasis的情况，其中，每组pre-emphasis设有1个第一上拉加强电路201和1个第一下拉加强电路202。
[0209]
基于与方法同样的发明构思，本发明实施例还提供了一种存储器，如图12为该存储器的结构示意图，该存储器400包括存储芯片410和如上文任一所述的离线驱动调整电路。
[0210]
该存储器400上设置有数据输出端，离线驱动调整电路能够加强该数据输出端输出信号的强度。
[0211]
基于与方法同样的发明构思，本发明实施例还提供了一种离线驱动调整方法，可以应用于上文所述的存储器中。
[0212]
图13所示为该方法的流程图，该方法实施例可以基于上文所述任一存储器来具体实施，该方法包括步骤11至步骤13。
[0213]
步骤11，获取存储芯片的数据读取信号。
[0214]
具体的，这里以lpddr为例，当lpddr在读取数据时，lpddr内部的控制器就能够获取数据读取信号。
[0215]
步骤12，响应于所述数据读取信号由第一电平信号变为第二电平信号，则输出上拉输出控制指令，对所述存储芯片的数据输出端的输出信号进行上拉加强操作。
[0216]
具体的，lpddr在读取数据时，数据通常以第一电平信号和第二电平信号来表示，第一电平信号可以为低电平信号，指代“0”，第二电平信号可以为高电平信号，指代“1”。
[0217]
若所述输出信号由0变为1，则生成上拉输出控制指令，对所述存储芯片的数据输出端的输出信号进行上拉加强操作，加强所述存储芯片的数据输出端的加强幅值。
[0218]
步骤13，响应于所述输出信号由所述第二电平信号变为第一电平信号，则输出下拉输出控制指令，对所述输出信号进行下拉加强操作。
[0219]
若读取数据时，数据由1变为0，则生成下拉输出控制指令，对所述输出信号进行下拉加强操作，加强所述数据输出端的信号输出强度。
[0220]
在一种可能的实施例中，所述对所述输出信号进行上拉操作和上拉加强操作，加强所述数据输出端的信号输出强度，包括：
[0221]
步骤21，控制所述上拉输出控制指令的上拉脉宽，调整所述输出信号的加强幅度，以对所述输出信号进行上拉加强操作。
[0222]
所述对所述输出信号进行下拉操作和下拉加强操作，加强所述数据输出端的信号输出强度，包括：
[0223]
步骤31，控制所述上拉输出控制指令的下拉脉宽，以调整所述输出信号的加强幅度，以对所述输出信号进行加拉加强操作。
[0224]
本发明实施例中提供的技术方案，至少具有如下技术效果或优点：
[0225]
本发明实施例为数据输出端配置了预加强模组，该预加强模组能够响应输出控制模组输出的控制指令，对数据输出端的输出信号进行上拉加强操作和/或下拉加强操作，加
强数据输出端的输出信号的信号输出强度，减少了存储器的输出信号在高频时的衰减幅度，保证了存储器的输出信号的完整性，进而提高了存储器输出数据信号的可靠性。
[0226]
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

技术特征：

1.一种离线驱动调整电路，其特征在于，包括：输出控制模组，输出上拉输出控制指令和/或下拉输出控制指令；预加强模组，连接所述输出控制模组，接收所述上拉输出控制指令和/或所述下拉输出控制指令，在所述上拉输出控制指令的控制下，对数据输出端的输出信号进行上拉加强操作，和/或在所述下拉输出控制指令的控制下，对所述数据输出端的输出信号进行下拉加强操作。2.根据权利要求1所述的离线驱动调整电路，其特征在于，还包括：末级驱动模组，连接所述输出控制模组，接收所述上拉输出控制指令和/或所述下拉输出控制指令，在所述上拉输出控制指令的控制下，对所述数据输出端的输出信号进行上拉操作，和/或在所述下拉输出控制指令的控制下，对所述数据输出端的输出信号进行下拉操作。3.根据权利要求2所述的离线驱动调整电路，其特征在于，所述预加强模组包括：第一上拉加强电路和第一下拉加强电路；所述第一上拉加强电路连接工作电压端以及所述数据输出端，以利用所述工作电压端的工作电压对所述数据输出端的输出信号进行上拉加强操作；所述第一下拉加强电路连接公共连接端以及所述数据输出端，以利用所述公共连接端的低电压对所述数据输出端的输出信号进行下拉加强操作。4.根据权利要求3所述的离线驱动调整电路，其特征在于，所述末级驱动模组包括：第一上拉电路和第一下拉电路；所述第一上拉电路连接所述工作电压端以及所述数据输出端，以利用所述工作电压端的工作电压对所述数据输出端的输出信号进行上拉操作；所述第一下拉电路连接所述公共连接端以及所述数据输出端，以利用所述公共连接端的低电压对所述数据输出端的输出信号进行下拉操作。5.根据权利要求4所述的离线驱动调整电路，其特征在于，所述输出控制模组包括：第一输出控制模组，连接所述第一上拉电路以及所述第一上拉加强电路，输出所述上拉输出控制指令；第二输出控制模组，连接所述第一下拉电路以及所述第一下拉加强电路，输出所述下拉输出控制指令。6.根据权利要求5所述的离线驱动调整电路，其特征在于，所述第一输出控制模组包括：第一子输出控制模组，连接所述第一上拉电路，输出所述上拉输出控制指令；第二子输出控制模组，连接所述第一上拉加强电路，输出所述上拉输出控制指令；所述第二输出控制模组包括：第三子输出控制模组，连接所述第一下拉电路，输出所述下拉输出控制指令；第四子输出控制模组，连接所述第一下拉加强电路，输出所述下拉输出控制指令。7.根据权利要求5所述的离线驱动调整电路，其特征在于，所述第一上拉加强电路包括第一可控开关和第一上拉电阻；其中，所述工作电压端连接所述第一可控开关的第一通路端；所述第一可控开关的第二通路端通过所述第一上拉电阻连接所述数据输出端，所述第一可控开关的控制端连接所述第一输出控制模组；
所述第一下拉加强电路包括第二可控开关和第一下拉电阻；其中，所述公共连接端连接所述第二可控开关的第一通路端；所述第二可控开关的第二通路端通过所述第一下拉电阻连接所述数据输出端，所述第二可控开关的控制端连接所述第二输出控制模组。8.根据权利要求7所述的离线驱动调整电路，其特征在于，所述第一可控开关包括多个第一开关管；其中，每个所述第一开关管的第一通路端均连接所述工作电压端；每个所述第一开关管的第二通路端均通过所述第一上拉电阻连接所述数据输出端，且每个所述第一开关管的控制端均连接所述第一输出控制模组；所述第二可控开关包括多个第二开关管；其中，每个所述第二开关管的第一通路端均连接所述公共连接端；每个所述第二开关管的第二通路端均通过所述第一下拉电阻连接所述数据输出端，且每个所述第二开关管的控制端均连接所述第二输出控制模组。9.根据权利要求8所述的离线驱动调整电路，其特征在于，所述第一输出控制模组控制所述第一开关管的开启数量，对所述数据输出端的输出信号实现上拉加强操作；所述第二输出控制模组控制所述第二开关管的开启数量，对所述数据输出端的输出信号实现下拉加强操作。10.根据权利要求2所述的离线驱动调整电路，其特征在于，所述预加强模组至少包括第一上拉单元、第二上拉单元和第三上拉单元；其中，所述第一上拉单元包括1个第一上拉加强电路，所述第二上拉单元包括2个第一上拉加强电路，所述第三上拉单元包括3个第一上拉加强电路；所述第一输出控制模组设有第一上拉输出端、第二上拉输出端和第三上拉输出端；所述第一上拉输出端连接所述第一上拉单元，控制所述第一上拉单元进行上拉加强操作；所述第二上拉输出端连接所述第二上拉单元，控制所述第二上拉单元进行上拉加强操作；所述第三上拉输出端连接所述第三上拉单元，控制所述第三上拉单元进行上拉加强操作。11.根据权利要求2所述的离线驱动调整电路，其特征在于，所述预加强模组至少包括第一下拉单元、第二下拉单元和第三下拉单元；其中，所述第一下拉单元包括1个第一下拉加强电路，所述第二下拉单元包括2个第一下拉加强电路，所述第三下拉单元包括3个第一下拉加强电路；所述第二输出控制模组设有第一下拉输出端、第二下拉输出端和第三下拉输出端；所述第一下拉输出端，连接所述第一下拉单元，控制所述第一下拉单元进行下拉加强操作；所述第二下拉输出端，连接所述第二下拉单元，控制所述第二下拉单元进行下拉加强操作；所述第三下拉输出端，连接所述第三下拉单元，控制所述第三下拉单元进行下拉加强操作。12.一种存储器，其特征在于，包括：存储芯片；离线驱动调整电路，连接所述存储芯片；其中，所述离线驱动调整电路包括上述权利要
求1至11任一项所述的离线驱动调整电路。13.一种离线驱动调整方法，其特征在于，所述方法包括：获取存储芯片的数据读取信号；响应于所述数据读取信号由第一电平信号变为第二电平信号，则输出上拉输出控制指令，对所述存储芯片的数据输出端的输出信号进行上拉加强操作；响应于所述数据读取信号由所述第二电平信号变为第一电平信号，则输出下拉输出控制指令，对所述输出信号进行下拉加强操作。14.根据权利要求13所述的离线驱动调整方法，其特征在于，所述对所述存储芯片的数据输出端的输出信号进行上拉加强操作，包括：控制所述上拉输出控制指令的上拉脉宽，调整所述输出信号的加强幅度，以对所述输出信号进行上拉加强操作；所述对所述输出信号进行下拉加强操作，包括：控制所述上拉输出控制指令的下拉脉宽，以调整所述输出信号的加强幅度，以对所述输出信号进行加拉加强操作。

技术总结

本发明涉及存储器技术领域，具体涉及一种离线驱动调整电路、方法和存储器。该离线驱动调整电路中，输出控制模组，输出上拉输出控制指令和/或下拉输出控制指令；预加强模组，连接输出控制模组，接收上拉输出控制指令和/或下拉输出控制指令，在上拉输出控制指令的控制下，对数据输出端的输出信号进行上拉加强操作，和/或在下拉输出控制指令的控制下，对数据输出端的输出信号进行下拉加强操作。本发明为数据输出端配置了预加强模组，该预加强模组能够进行上拉加强操作和/或下拉加强操作，加强数据输出端的输出信号的信号输出强度，减少了输出信号在高频时的衰减幅度，保证了存储器的输出信号的完整性，进而提高了存储器输出数据信号的可靠性。信号的可靠性。信号的可靠性。