(10)申请公布号 (43)申请公布日 2010.06.30*CN101764921A*
(21)申请号 200910248821.6
(22)申请日 2009.12.25
H04N 5/08(2006.01)
H04N 7/015(2006.01)
(71)申请人大连科迪视频技术有限公司
地址116023 辽宁省大连市高新园区礼贤街
32号创业园B 座
(72)发明人周春雷 刘兴华
(74)专利代理机构大连八方知识产权代理有限
公司 21226
代理人
任洪成
(54)发明名称
(57)摘要
本发明涉及一种3G-SDI 数字视频帧同步系
统，包括同步分离器(1)、时钟发生器(2)、帧存储
器(3)、FPGA 芯片(4)、指示和控制单元(5)、串行
器(6)、解串器(7)及电源(8)。同步分离器(1)
与FPGA 芯片(4)及时钟发生器(2)相连接，帧存
储器(3)、指示和控制单元(5)、串行器(6)、解串
器(7)及电源(8)与FPGA 芯片(4)相连接。该系
信号来源或不同的传输路径造成的时基误差或抖
动现象，提供更精确、更方便的方式解决视频图像
切换抖动、扭曲、不同步、台标迭加不稳定等问题。(51)Int.Cl.
(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书 1 页 说明书 3 页 附图 2 页CN 101764921 A
C N 101764921 A
1.3G-SDI高清数字视频帧同步系统，其特征在于，该系统包括同步分离器(1)、时钟发生器(2)、帧存储器(3)、FPGA芯片(4)、指示和控制单元(5)、串行器(6)、解串器(7)及电源(8)，同步分离器(1)与FPGA芯片(4)及时钟发生器(2)相连接，帧存储器(3)、指示和控制单元(5)、串行器(6)、解串器(7)及电源(8)均与FPGA芯片(4)相连接。
2.3G-SDI高清数字视频帧同步处理方法，其特征在于，处理步骤是： 首先，数字视频信号经过均衡和解串器(7)进行串并转换处理转换为多位的并行数据输入至FPGA芯片(4)，FPGA芯片(4)分离出其中的H(行)、V(场)信号，通过FPGA芯片(4)内部程序识别出每一帧图像的起始信号，并对起始信号进行标记、生成存入机制，再根据存入机制将标记后的数字视频信号存入帧存储器(3)内的规定地址； 其次，基准信号输入至同步分离器(1)中分离出H、V信号并分别输送给FPGA芯片(4)和时钟发生器(2)，时钟发生器(2)对H、V信号进行锁相：使其时钟与H、V信号对齐并产生3种不同频率的时钟信号并输入至FPGA芯片(4)；
然后，在FPGA芯片(4)内，以基准信号的H、V信号为参考生成读取机制，并按照由时钟发生器(2)发出的时钟速率从帧存储器(3)中读出视频信号；此时，FPGA芯片(4)对读出的视频信号进行检测，通过检测读取出的数字视频信号中SAV(有效视频起始标志)和EAV(有效视频结束标志)，判断在此帧同步处理
过程中是否出现错误，同时对比输入数字信号和基准信号的H、V信号，确保帧同步处理的精准；
最后，将处理过的并行数字视频信号发送至串行器(6)进行并串转换处理，最终输出SDI数字视频信号。
3.根据权利要求2所述的3G-SDI高清数字视频帧同步处理方法，其特征在于，所述的数字视频信号为传输速率高达3Gbps的全高清数字视频信号或SDI数字视频信号或SD-SDI 数字视频信号。
4.根据权利要求2所述的3G-SDI高清数字视频帧同步处理方法，其特征在于，所述的3种不同频率的时钟信号为：标清格式27MHz的时钟速率、高清格式74.25MHz的时钟速率和3G格式148.5MHz的时钟速率。
5.根据权利要求2所述的3G-SDI高清数字视频帧同步处理方法，其特征在于，FPGA芯片(4)内具有高达16通道的嵌入音频处理方案，对读出的并行数字视频信号进行数字音频处理，包括音频插入、擦除，静音，音频混合及调整。
3G-SDI高清数字视频帧同步系统
技术领域
[0001] 本发明属于电子信息领域中的视音频技术领域，涉及一种数字视频帧同步系统。
背景技术
[0002] 3G-SDI(3Gbps传输速率的串行数字接口)视频信号是目前乃至未来若干年广播电视及媒体传播行业内的主流顶级信号格式，其信号图像质量和音频质量能够充分满足专业级广播电视以及大众的专业或娱乐需要。与此同时，3G-SDI信号的传输标准也比HD-SDI(高清晰度的串行数字接口)信号和SD-SDI(标准清晰度的串行数字接口)信号的标准高得多，其信号传输速率为2.97Gbps，是HD-SDI信号通道内传输速率的2倍，是SD-SDI信号通道内传输速率的11倍。因其信号频率高，3G-SDI视频信号产生的抖动更加难以控制，信号间同步也难以实现，常因信号不同步而产生视频画面切换的晃动现象。
发明内容
[0003] 本发明针对上述问题，设计一种3G-SDI数字视频帧同步系统，其目的旨在利用3G-SDI处理技术设计一种全高清数字视频帧同步系统。它能够在3Gbps的信号传输速率下校正由于不同的信号来源或不同的传输路径造成的时基误差或抖动，提供更精确、更方便的方式解决视频图像切换抖动、扭曲、不同步、台标迭加不稳定等问题。使得多路视频信号可以同步锁相，实现各信号间切换无抖动、信号中断应急切换时不出现黑场。
[0004] 为了实现上述目的，本发明的技术方案是：3G-SDI高清数字视频帧同步系统包括同步分离器1、时钟发生器2、帧存储器3、FPGA芯片4、指示和控制单元5、串行器6、解串器7及电源8。同步分
离器1与FPGA芯片4及时钟发生器2相连接，帧存储器3、指示和控制单元5、串行器6、解串器7及电源8均与FPGA芯片4相连接。
[0005] 应用上述3G-SDI高清数字视频帧同步系统进行数字视频信号帧同步处理的步骤是：
[0006] 首先，数字视频信号经过均衡和解串器7进行串并转换处理转换为多位的并行数据输入至FPGA芯片4，FPGA芯片4分离出其中的H(行)、V(场)信号，通过FPGA芯片4内部程序识别出每一帧图像的起始信号，并对起始信号进行标记、生成存入机制，再根据存入机制将标记后的数字视频信号存入帧存储器3内的规定地址；
[0007] 其次，基准信号输入至同步分离器1中分离出H、V信号并分别输送给FPGA芯片4和时钟发生器2，时钟发生器2对H、V信号进行锁相：产生3种不同频率(标清格式27MHz、高清格式74.25MHz和3G格式148.5MHz)的时钟速率并使其与H、V信号对齐，输入至FPGA 芯片4；
[0008] 然后，在FPGA芯片4内，以基准信号的H、V信号为参考生成读取机制，并按照由时钟发生器2发出的时钟速率从帧存储器3中读出视频信号；此时，FPGA芯片4对读出的视频信号进行检测，通过检测读取出的数字视频信号中SAV(有效视频起始标志)和EAV(有效视频结束标志)，判断在此帧同步处理过程中是否出现错误，同时对比输入数字信号和基
准信号的H、V信号，确保帧同步处理精准可靠；
[0009] FPGA芯片4内具有高达16通道的嵌入音频处理方案，在这一步骤中，可以对读出的并行数字视频信号进行相关的数字音频处理，包括音频插入、擦除，静音，音频混合、调整等。
[0010] 最后，将处理过的并行数字视频信号发送至串行器6进行并串转换处理，最终输出SDI数字视频信号。
[0011] 该信号的H、V信号与基准信号的H、V信号保持一致，达到帧同步目的。[0012] 所述的数字视频信号为传输速率高达3Gbps的全高清数字视频信号或SDI数字视频信号或SD-SDI数字视频信号。
[0013] 本发明的有益效果是：该信号发生系统以FPGA为核心，通过对其内部IP核的编写，可实现对3G-SDI数字视频信号的帧同步处理，并兼容HD-SDI和SD-SDI信号，能够精确对比基准信号与同步信号的H、V信号同步率，保持输出同步信号的时钟抖动小于0.2UI，达到SMPTE规定标准；FPGA内部具有检测功能，可以检测一行视频信号内数据的错误，使该帧同步系统能够保持稳定的无抖动画面输出；可输出多模式、多格式的信号；在本处理系统的基础上只需简单增加A/D和D/A转化模块，就可实现对模拟信号的帧同步处理功能。
附图说明
[0014] 图1是3G-SDI数字视频帧同步系统的结构图；
[0015] 图2是3G-SDI数字视频帧同步系统实物图的正面部分；
[0016] 图3是3G-SDI数字视频帧同步系统实物图的背面部分。
具体实施方式
[0017] 下面结合附图和具体实施例对本发明做详细说明，但不局限于该实施例。[0018] 如图1所示，3G-SDI数字视频帧同步系统包括同步分离器1、时钟发生器2、帧存储器3、指示和控制单元5、串行器6、解串器7、电源8以及系统处理核心FPGA芯片4。同步分离器1与FPGA芯片4及时钟发生器2相连接，帧存储器3、指示和控制单元5、串行器6、解串器7及电源8与FPGA芯片4相连接。
[0019] 下面根据图1，对该系统的工作原理做出具体说明：
[0020] 首先，数字视频信号经过均衡和解串器7进行串并转换处理转换为多位的并行数据输入至FPGA芯片4，FPGA芯片4对其进行同步分离处理，分离出H、V信号，通过内部的算法识别每帧图像的起始信号，据此生成数据存入机制；FPGA芯片4根据存入数据机制，将视频信号存入帧存储器3内的规定地址.
[0021] 其次，基准信号输入至同步分离器1中分离出H、V信号并分别输送给FPGA芯片4和时钟发生器2，时钟发生器2对H、V信号进行锁相：产生3种不同频率(标清格式27MHz、高清格式74.25MHz和3G
格式148.5MHz)的时钟速率，并使其与H、V信号对齐，输入至FPGA 芯片4；
[0022] 然后，在FPGA芯片4内，根据基准信号的H、V信号为参考生成读取机制，并按照由时钟发生器2发出的时钟速率从帧存储器3中读出视频信号；此时，FPGA芯片4对读出的视频信号检测，通过检测读取出的数字视频信号中SAV(有效视频起始标志)和EAV(有效
视频结束标志)，判断在此帧同步处理过程中是否出现错误，同时对比输入数字信号和基准信号的H、V信号，确保帧同步处理精准可靠；
[0023] 若要对数字视频信号中的嵌入音频进行相关处理，FPGA芯片4可以在此步骤对并行数字音频(模拟音频经A/D转换后)进行嵌入、擦除、静音、混合、调整等相关处理。[0024] 最后，将处理过的并行数字视频信号发送至串行器6进行并串转换处理，最终输出SDI数字视频信号。
[0025] 该系统能够对传输速率高达3Gbps的全高清数字视频信号进行帧同步处理，并兼容HD-SDI和SD-SDI信号，能够稳定保持画面切换无抖动。
[0026] 同步分离芯片1可以使用LMH1981，能够处理的基准信号格式有：复合视频信号，S 端子的Y/C信号，分量视频信号以及电脑视频接口的VGA信号。
[0027] 时钟发生器2可以使用LHM1982或GS4911，同时输出3种制式的时钟速率：标清格式27MHz的
时钟速率、高清格式74.25MHz的时钟速率和3G格式148.5MHz的时钟速率，使同步信号的时钟速率更加精准，与基准信号的误差降至最低。
[0028] 帧存储器3作为数字视频帧数据的暂存器，可以使用FIFO(先入先出)存储芯片，SDRAM(同步动态随机存取存储器)或DDR(双倍速内存)芯片等；
[0029] 指示和控制单元5是系统的对外连接部分，操作人员通过此部分以控制整个系统的处理范畴，并通过指示部分得到系统信息的反馈；
[0030] 串行器6和解串器7对数字视频信号的并/串或串/并转换进行处理，可以支持3G-SDI串行信号的芯片，并且电路上设有断电直通装置，如果有意外掉电，数字视频信号将直接输出到监视器上，避免出现黑屏，提高显示可靠性。
[0031] 电源8为整个3G-SDI数字视频帧同步系统供电。
[0032] 本发明支持对3Gbps的全高清视频信号的帧同步处理，并兼容对270Mbps的SD-SDI信号和1.485Gbps的HD-SDI信号的处理，该系统支持复合信号或分量信号作为基准信号，能够处理信号的格式有：NTSC、PAL、SECAM、480i/p、576i/p、720p和1080i/p。[0033] 图2为本系统实施例外观的正面视图：上电初始化后，通过对控制面板4个方向键操作选择功能，按下ENTER键确认，按下LCOK键
锁定操作。方向键左侧有2个视频特殊功能键，分别对SDI视频信号进行直接操作；有1个音频特殊功能键和3个状态指示灯，来显示当前该系统对音频的操作状态。该系统配有VFD显示屏，可以显示帧同步系统的操作状态。
[0034] 图3为本系统实施例外观的背面视图：有1路3G-SDI信号输入，1路3G-SDI信号环路输出，2路3G-SDI信号输出；若意外掉电，系统将直接连接SDI输入至1路SDI输出上，避免出现画面中断，更加提高了可靠性。
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